JPH07506471A - ２フェーズ動作のための非同期論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ２フ工−ズ動作のための非同期論理回路本発明は、請求の範囲第１項の上位概念 による非同期論理回路に関する。

この種の論理回路は１例えばドイツ特許庁に出願された特許願第４１１５０８１ ．３号に記載されており、特許法Ｓａ　（２）／ＥＰＵ　第５４条（３）の趣旨 で従来技術とされる。ここでは、入力線路の多数がｎチャネル電界効果トランジ スタからなる論理ブロックとも、ｐチャネルトランジスタからなる反転論理ブロ ックとも接続された論理回路（スプリントトランジスタスイッチロジック）が取 り扱われ、２つのブロックはそれぞれプレチャージトランジスタともチャージト ランジスタとも接続されており、第１のブロックと接続されたトランジスタは直 接、他方の論理ブロックと接続されたトランジスタはインバータを介して間接的 に問い合わせ信号により制御され、問い合わせ信号の第１の状１（ｌｏｗ）では プレチャージが行われ、第２の状態（ｈｉｇｈ）では充電、ないし論理ブロック により設定された論理結合に相応して評価が行われる。

本発明の課題は、従来通常の４フ工−ズ動作（状態制御）では作動せず、２フ工 −ズ動作（パルスエツジ制御）で作動することができ、できるだけわずがな回路 コストしか必要としない非同期論理回路を提供することである。

この課題は本発明により、請求の範囲第１項に記載された構成によって解決され る。

請求の範囲第２項および第３項は本発明の論理回路の有利な実施例を示す。

本発明により得られる利点は、エツジ制御されるこの非同期論理回路により、公 知の状態制御される論理回路に対してスループットを２倍にすることができるこ とである。

本発明を以下、図面に基づいて詳細に説明する。

図１は、公知の非同期論理回路の回路図。

図２は１本！！明の非同期論理回路の回路図。

図３は、図２の本発明の非同期論理回路の機能を説明するための線図である。

非同期または「セルフタイミング」回路は、μｍｆｊｌＩ域以下での将来有望な 回路原理とみなされる。というのは、現在通常の全体クロック制御では将来の非 常に複雑で非常に高速の回路においてクロック供給に伝搬時間の問題（クロック スキュー）が生じるがらである。

そのため相応する装置の構成が制限されたり、処理速度が低減されたりするよう になる。「ハンドシェーク」方式により相互に通信する非同期回路では、この中 央クロックに起因する問題が生じない。

このような非同期回路に対する基礎として、問い合わせ信号（リクエスト）に基 づいてできるだけ高速に論理結合を実行し、有効なデータと共に準備通報信号（ レディ）を論理回路の出力側にできるだけ規則的かつ反転された形で出力する非 同期論理回路が必要である。

図】には、４フ工−ズ動作（状態制御）用の公知の非同期論理回路が示されてい る。この回路では、第１の論理ブロックＮＬがｎチャネルトランジスタからなり 、第２の論理ブロックＰＬがｐチャネルトランジスタからなる。そして第２の論 理ブロックは第１の論理ブロックに対して反転ロジックを有する（スプリントト ランジスタスイッチロジック）。第１の論理ブロックも第２の論理ブロックも論 理回路の入力側！の多数と接続されている。第１の論理ブロックＮＬは出力側Ｏ ＮＩで、ｐチャネルプレチャージトランジスタ３を介して供給電圧ＶＤＤと接続 されており、出力側ＯＮ２でｎチャネルチャージトランジスタ４を介して基準電 位■ＳＳと接続されている。相応にして、第２の論理クロックＰＬは出力側ＯＰ Ｉでｎチャネルプレチャージトランジスタ２を介して基準電位ｖｓｓと接続され 、出力側ＯＰ２でｐチャネルチャージトランジスタを介して供給電圧ＶＤＤと接 続されている。論理回路の問い合わせ入力側ＲＥＱは直接、プレチャージトラン ジスタ２のゲートおよびチャージトランジスタ４のゲートと接続されており、イ ンバータ■３を介して間接的に、プレチャージトランジスタ２のゲートおよびチ ャージトランジスタ１のゲートと接続されている。

出力側ＯＮＩは非同期論理回路ＡＬの出力側ＯＵＴを形成し、出力側ＯＰＩは論 理回路ＡＬの反転出力側０ＵＴＮとなる。非同期論理回路ＡＬには別のｎチャネ ルプレチャージトランジスタ５と排他的ＮＯＲ回路Ｅがある。この別のｎチャネ ルプレチャージトランジスタ５はインバータ■１を介して制御される。さらに排 他的ＮＯＲ回路Ｅは入力側は論理回路ＡＬの出力側Ｐ０１とＯＮＩに直接接続さ れている。別のプレチャージトランジスタ５はプレチャージトランジスタ２に並 列に接続されており、別のプレチャージトランジスタ６はプレチャージトランジ スタ３に並列に接続されている。インバータ■１の入力側は出力側ＰＯＩと、イ ンバータ■２の入力側は出力側ＯＮＩと接続されている。これにより、出力側Ｏ ＰＩとＯＮＩの相互接続が得られる。排他的ＮＯＲ回路の出力側は同時に、非同 期論理回路ＡＬの準備通報出力側ＲＤＹである。

図２には、２フ工−ズ動作（エツジ制御）用の本発明の非同期論理回路ＦＡＬが 示されている。この回路は２つの出力側ＯＵＴ　１と０ＵＴ２を有する。本発明 の論理回路ＦＡＬは図１に示された公知の論理回路と同じように構成されており 、相互に相応する回路素子には２つの図で同じ符号が付しである。本発明の非同 期論理回路ＦＡＬと公知の非同期論理回路ＡＬとの第１の相違は、トランジスタ １と２がインバータＩ３を介してではなく、問い合わせ入力側ＲＥＱの信号によ り直接制御されることである。２つの非同期回路ＡＬとＦＡＬとの別の相違は、 本発明の非同期回路ＦＡＬはインバータ１１とＩ２も排他的ＮＯＲ回路Ｅも有さ ず、そのために別のｐチャネルトランジスタ７と別のｎチャネルトランジスタ８ だけが設けられていることである。ここでトランジスタ５と８の第１の接続点は 基準電位と、これらトランジスタの第２の接続点は準備通報出力側ＲＤＹと接続 されており、トランジスタ６と７の第１の接続点は準備通報出力側ＲＤＹと、こ れらトランジスタ６と７の第２の接続点は供給電圧ＶＤＤと接続されている。出 力側ＯＰＩは同時に本発明の論理回路ＦＡＬの出力側０ＵＴ２を形成し、トラン ジスタ５のゲートと接続されており、出力側ＯＮＩは同時に本発明の非同期論理 回路の出力側ＯＵＴ　１を形成し、トランジスタ６のゲートと直接接続されてい る。

さらに出力側ＯＰ２はトランジスタ７のゲートと直接、出力側ＯＮ２はトランジ スタ８のゲートと直接接続されている。

第３図には直接順次連続する時間領域Ｔｏ、、Ｔ２に、入力側Ｉの多数の信号、 問い合わせ入力側ＲＥＱの信号、論理ブロック出力側ＯＰ２．ＯＰＩ、ＯＮＩお よびＯＮ２の信号、並びに本発明の論理回路ＦＡＬの準備出力側ＲＲＤＹの信号 が示されている。ここでそれぞれの時間領域は、入力側■での有効な入力データ の存在により開始し、新たな有効入力データの存在により終了する。時間領域Ｔ ｏ内では、問い合わせ入力側ＲＥＱが、例えばここに示すように基準電位ｖＳＳ にあり、これによりトランジスタ１と３はスイッチオンし、トランジスタ２と４ はスイッチオフし、出力側ＯＰ２とＯＮＩじやそれにより供給電圧ＶＤＤに予充 電され、準備通報出力側ＲＤＹはＶＤＤから分離される。ここでたとえば論理ブ ロックＰＬがスイッチオンしていれば、本発明の論理回路ＦＡＬの出力側ＯＰ１ ないし０ＵＴ２は供給電圧ＶＤＤを有する。しかしこれがスイッチオフしていれ ば、論理回路ＦＡＬの出力側ＯＰＩないし出力側０ＵＴ２は基準電位に接続され る。論理ブロックＮＬは論理ブロックＰＬに反転したロジックを有するから、論 理ブロックＮＬは論理ブロックＰＬがスイッチオンするとただちにスイッチオフ し、出力側ＯＰＩがＶＤＤを導通するとき出力側ＯＮ２は基準電位となり、接続 点ＯＰＩが破線で示すように基準電位■ＳＳであるとき出力側ＯＮ２は破線で示 すように電圧ＶＤＤ−ＶＴである。電圧ＶＤＤ−Ｖ丁は供給電圧ＶＤＤをカット オフ電圧ＶＴだけ低減した電圧である。カットオフ電圧ＶＴは、ｐチャネルトラ ンジスタ３と論理ブロックＮＬのｎチャネルトランジスタとの直列回路により生 じるものである。次に時間領域Ｔｌ内で問い合わせ入力側ＲＥＱの信号に上昇エ ツジＦ１が発生すると、トランジスタ１と３はスイッチオフされ、トランジスタ ２と４はスイッチオンされ、本発明の論理回路の出力側ＯＰＩないし０ＵＴ２は 、Ｆｌを基準にしてやや遅延されて基準電位ｖＳＳに放電される。例えば、入力 側！に供給された入力データの処理後に、論理ブロックＰＬがスイッチオンされ ると、出力側ＯＰ２では供給電圧ＶＤＤからカットオフ電圧ＶＴへの移行が生じ 、本発明の論理回路の出力側ＯＮＩないし出力側０υＴ１では、これが反転ロジ ックであるためスイッチオフしているから、供給電圧ＶＤＤはこの場合保持され たままである。破線で示したのは、入力側に供給された入力データの処理後に論 理ブロックＰＬがスイッチオフしたままであり、論理ブロックＮＬがスイッチオ ンした場合である。この場合は、出力側ＯＰ２で供給電圧ＶＤＤが保持されたま まで、出力側ＯＮＩないし本発明の論理回路の出力側ＯＵＴ　１は基準電位ＶＳ Ｓとなる。論理ブロックＯＰ２またはこれに反転した論理ブロックＮＬのどちら かがスイッチオンするので、トランジスタ６またはトランジスタ７のどちらかが スイッチオンし、これにより準備通報出力側ＲＤＹは供給電圧ＶＤＤとなり、し たがってＦｌによりトリガされ、出力側０ＵＴ１に供給される有効処理結果Ｅ１ が通報される。次に時間領域Ｔ２で、問い合わせ入力側ＲＥＱの信号に下降エツ ジＦ２が発生すると、トランジスタ１と３は再びスイッチオンし、トランジスタ ２と４は再びスイッチオフし、出力側ＯＰ２とＯＮＩないし本発明の論理回路の 出力側ＯＵＴ　１はその結果、Ｆ２を基準にしてやや遅延して供給電圧ＶＤＤに 予充電される。例えば入力側■に供給される別の入力データの処理後に、論理ブ ロックＰＬがスイッチオンすると、出力側ＯＰＩないし本発明の論理回路の出力 側０ＵＴ２では基準電位からＶＤＤへの移行が生じ、接続点ＯＮ２では、これが 反転ロジックであるのでスイッチオフしているから、基準電位のままである。破 線で示したのは、論理ブロックＰＬがスイッチオフされたままであり、論理ブロ ックＮＬがスイッチオンする場合である。この場合、出力側ＯＰｌないし本発明 の論理回路の出力側０ｔＪＴ２では基準電位ＶＳＳのままであり、出力側ＯＮ２ はカットオフ電圧だけ低減された供給電圧ＶＤＤ−ＶＴとなる。ここでも論理ブ ロックＰＬまたはこれに反転した論理ブロックＮＬのどちらかがスイッチオンす るので、トランジスタ５またはトランジスタ８のどちらかがスイッチオンし、こ れにより準備通報出力側ＲＤＹは基準電位ＶＳＳとなり、したがってエツジＦ２ によりトリガされ１本発明の論理回路の出力側０ＵＴ２に供給される別の有効処 理結果Ｅ２が通報される。

補正書の翻訳文提出書（特許法第１８４条の８）平成　６年１１月　７０

Claims (3)

【特許請求の範囲】
1. １．入力線路（Ｉ）の多数が、第１の論理ブロック（ＮＬ）および第２の論理ブ ロック（ＰＬ）と接続されておリ、 前記第１の論理ブロック（ＮＬ）は第１の導電形式（ｎ）の電界効果トランジス タからだけなリ、前記第２の論理ブロック（ＰＬ）は第２の導電形式（ｐ）の電 界効果トランジスタからだけなリ、第２の論理ブロック（ＰＬ）は第１の論理ブ ロック（ＮＬ）に対して反転したロジックを有し（スプリットトランジスタスイ ッチロジック）、第１の論理ブロック（ＮＬ）の第１の出力側（ＯＮ１）は第２ の導電形式の第１の電界効果トランジスタ（３）の第１の端子と接続されておリ 、第１の論理ブロック（ＮＬ）の第２の出力側（ＯＮ２）は第１の導電形式の第 １の電界効果トランジスタ（４）の第１の端子と接続されておリ、第２の論理ブ ロック（ＰＬ）の第１の出力側（ＯＰ１）は第１の導電形式の第２の電界効果ト ランジスタ（２）の第１の端子と接続されておリ、第２の論理ブロック（ＰＬ） の第２の出力側（ＯＰ２）は第２の導電形式の第２の電界効果トランジスタ（１ ）の第１の端子と接続されておリ、第２の導電形式の第１の電界効果トランジス タ（３）の第２の端子および第２の導電形式の第２の電界効果トランジスタ（１ ）の第２の端子は供給電圧端子（ＶＤＤ）に接続されておリ、 第１の導電形式の第２の電界効果トランジスタ（２）の第２の端子および第１の 導電形式の第１の電界効果トランジスタ（４）の第２の端子は別の供給電圧端子 （ＶＳＳ）に接続されておリ、第１の論理ブロック（ＮＬ）の第１の出力側（Ｏ Ｎ１）は非同期論理回路の第１の出力側（ＯＵＴ，ＯＵＴ１）であリ、 第２の論理ブロック（ＰＬ）の第１の出力側（ＯＰ１）っは非同期論理回路の第 ２の出力側（ＯＵＴＮ，ＯＵＴ２）であリ、 第２の導電形式の第１の電界効果トランジスタ（３）のゲートと第１の導電形式 の第１の電界効果トランジスタ（４）のゲートは、非同期論理回路の問い合わせ 入力側（ＲＥＱ）と直接接続されておリ、第１の導電形式の少なくとも１つの第 ３の電界効果トランジスタ（５）と第２の導電形式の第３の電界効果トランジス タ（６）とが設けられておリ、第１の導電形式の第３の電界効果トランジスタ（ ５）の第１の端子と第２の導電形式の第３の電界効果トランジスタ（６）の第１ の端子とは供給電圧端子（ＶＤＤ）に接続されている形式の非同期回路において 、 第１の導電形式の第３の電界効果トランジスタ（５）の第２の端子と第２の導電 形式の第３の電界効果トランジスタ（６）の第２の端子とは準備通報出力側（Ｒ ＤＹ）と接続されておリ、 第１の導電形式の第３の電界効果トランジスタ（５）のゲートは第２の論理ブロ ック（ＰＬ）の第１の出力側（ＯＰ１）と接続されておリ、第２の導電形式の第 ３の電界効果トランジスタ（６）のゲートは第１の論理ブロック（ＮＬ）第１の 出力側（ＯＮ１）と接続されておリ、第１の導電形式の第３の電界効果トランジ スタ（５）には第１の導電形式の第４の電界効果トランジスタ（８）が並列に接 続されておリ、該第１の導電形式の第４の電界効果トランジスタ（８）のゲート は第１の論理ブロック（ＮＬ）の第２の出力側と接続されておリ、 第２の導電形式の第３の電界効果トランジスタ（６）には第２の導電形式の第４ の電界効果トランジスタ（７）が並列に接続されておリ、該第２の導電形式の第 ４の電界効果トランジスタ（７）のゲートは第２の論理ブロック（ＰＬ）の第２ の出力側と接続されておリ、 両方の第４の電界効果トランジスタ（７、８）のそれぞれの端子は準備通報出力 側（ＲＤＹ）に接続されている、ことを特徴とする非同期論理回路。
2. ２．第１の論理ブロック（ＮＬ）はｎチャネル電界効果トランジスタからだけな リ、第２の論理ブロック（ＰＬ）はｐチャネル電界効果トランジスタからだけな る請求の範囲第１項記載の論理回路。
3. ３．第１の論理ブロック（ＮＬ）はｐチャネル電界効果トランジスタからだけな リ、第２の論理ブロック（ＰＬ）はｎチャネル電界効果トランジスタからだけな る請求の範囲第１項記載の論理回路。