JPH07506471A - 2フェーズ動作のための非同期論理回路 - Google Patents
2フェーズ動作のための非同期論理回路Info
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- JPH07506471A JPH07506471A JP5518836A JP51883693A JPH07506471A JP H07506471 A JPH07506471 A JP H07506471A JP 5518836 A JP5518836 A JP 5518836A JP 51883693 A JP51883693 A JP 51883693A JP H07506471 A JPH07506471 A JP H07506471A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
2フ工−ズ動作のための非同期論理回路本発明は、請求の範囲第1項の上位概念
による非同期論理回路に関する。
この種の論理回路は1例えばドイツ特許庁に出願された特許願第4115081
.3号に記載されており、特許法Sa (2)/EPU 第54条(3)の趣旨
で従来技術とされる。ここでは、入力線路の多数がnチャネル電界効果トランジ
スタからなる論理ブロックとも、pチャネルトランジスタからなる反転論理ブロ
ックとも接続された論理回路(スプリントトランジスタスイッチロジック)が取
り扱われ、2つのブロックはそれぞれプレチャージトランジスタともチャージト
ランジスタとも接続されており、第1のブロックと接続されたトランジスタは直
接、他方の論理ブロックと接続されたトランジスタはインバータを介して間接的
に問い合わせ信号により制御され、問い合わせ信号の第1の状1(low)では
プレチャージが行われ、第2の状態(high)では充電、ないし論理ブロック
により設定された論理結合に相応して評価が行われる。
本発明の課題は、従来通常の4フ工−ズ動作(状態制御)では作動せず、2フ工
−ズ動作(パルスエツジ制御)で作動することができ、できるだけわずがな回路
コストしか必要としない非同期論理回路を提供することである。
この課題は本発明により、請求の範囲第1項に記載された構成によって解決され
る。
請求の範囲第2項および第3項は本発明の論理回路の有利な実施例を示す。
本発明により得られる利点は、エツジ制御されるこの非同期論理回路により、公
知の状態制御される論理回路に対してスループットを2倍にすることができるこ
とである。
本発明を以下、図面に基づいて詳細に説明する。
図1は、公知の非同期論理回路の回路図。
図2は1本!!明の非同期論理回路の回路図。
図3は、図2の本発明の非同期論理回路の機能を説明するための線図である。
非同期または「セルフタイミング」回路は、μmfjlI域以下での将来有望な
回路原理とみなされる。というのは、現在通常の全体クロック制御では将来の非
常に複雑で非常に高速の回路においてクロック供給に伝搬時間の問題(クロック
スキュー)が生じるがらである。
そのため相応する装置の構成が制限されたり、処理速度が低減されたりするよう
になる。「ハンドシェーク」方式により相互に通信する非同期回路では、この中
央クロックに起因する問題が生じない。
このような非同期回路に対する基礎として、問い合わせ信号(リクエスト)に基
づいてできるだけ高速に論理結合を実行し、有効なデータと共に準備通報信号(
レディ)を論理回路の出力側にできるだけ規則的かつ反転された形で出力する非
同期論理回路が必要である。
図】には、4フ工−ズ動作(状態制御)用の公知の非同期論理回路が示されてい
る。この回路では、第1の論理ブロックNLがnチャネルトランジスタからなり
、第2の論理ブロックPLがpチャネルトランジスタからなる。そして第2の論
理ブロックは第1の論理ブロックに対して反転ロジックを有する(スプリントト
ランジスタスイッチロジック)。第1の論理ブロックも第2の論理ブロックも論
理回路の入力側!の多数と接続されている。第1の論理ブロックNLは出力側O
NIで、pチャネルプレチャージトランジスタ3を介して供給電圧VDDと接続
されており、出力側ON2でnチャネルチャージトランジスタ4を介して基準電
位■SSと接続されている。相応にして、第2の論理クロックPLは出力側OP
Iでnチャネルプレチャージトランジスタ2を介して基準電位vssと接続され
、出力側OP2でpチャネルチャージトランジスタを介して供給電圧VDDと接
続されている。論理回路の問い合わせ入力側REQは直接、プレチャージトラン
ジスタ2のゲートおよびチャージトランジスタ4のゲートと接続されており、イ
ンバータ■3を介して間接的に、プレチャージトランジスタ2のゲートおよびチ
ャージトランジスタ1のゲートと接続されている。
出力側ONIは非同期論理回路ALの出力側OUTを形成し、出力側OPIは論
理回路ALの反転出力側0UTNとなる。非同期論理回路ALには別のnチャネ
ルプレチャージトランジスタ5と排他的NOR回路Eがある。この別のnチャネ
ルプレチャージトランジスタ5はインバータ■1を介して制御される。さらに排
他的NOR回路Eは入力側は論理回路ALの出力側P01とONIに直接接続さ
れている。別のプレチャージトランジスタ5はプレチャージトランジスタ2に並
列に接続されており、別のプレチャージトランジスタ6はプレチャージトランジ
スタ3に並列に接続されている。インバータ■1の入力側は出力側POIと、イ
ンバータ■2の入力側は出力側ONIと接続されている。これにより、出力側O
PIとONIの相互接続が得られる。排他的NOR回路の出力側は同時に、非同
期論理回路ALの準備通報出力側RDYである。
図2には、2フ工−ズ動作(エツジ制御)用の本発明の非同期論理回路FALが
示されている。この回路は2つの出力側OUT 1と0UT2を有する。本発明
の論理回路FALは図1に示された公知の論理回路と同じように構成されており
、相互に相応する回路素子には2つの図で同じ符号が付しである。本発明の非同
期論理回路FALと公知の非同期論理回路ALとの第1の相違は、トランジスタ
1と2がインバータI3を介してではなく、問い合わせ入力側REQの信号によ
り直接制御されることである。2つの非同期回路ALとFALとの別の相違は、
本発明の非同期回路FALはインバータ11とI2も排他的NOR回路Eも有さ
ず、そのために別のpチャネルトランジスタ7と別のnチャネルトランジスタ8
だけが設けられていることである。ここでトランジスタ5と8の第1の接続点は
基準電位と、これらトランジスタの第2の接続点は準備通報出力側RDYと接続
されており、トランジスタ6と7の第1の接続点は準備通報出力側RDYと、こ
れらトランジスタ6と7の第2の接続点は供給電圧VDDと接続されている。出
力側OPIは同時に本発明の論理回路FALの出力側0UT2を形成し、トラン
ジスタ5のゲートと接続されており、出力側ONIは同時に本発明の非同期論理
回路の出力側OUT 1を形成し、トランジスタ6のゲートと直接接続されてい
る。
さらに出力側OP2はトランジスタ7のゲートと直接、出力側ON2はトランジ
スタ8のゲートと直接接続されている。
第3図には直接順次連続する時間領域To、、T2に、入力側Iの多数の信号、
問い合わせ入力側REQの信号、論理ブロック出力側OP2.OPI、ONIお
よびON2の信号、並びに本発明の論理回路FALの準備出力側RRDYの信号
が示されている。ここでそれぞれの時間領域は、入力側■での有効な入力データ
の存在により開始し、新たな有効入力データの存在により終了する。時間領域T
o内では、問い合わせ入力側REQが、例えばここに示すように基準電位vSS
にあり、これによりトランジスタ1と3はスイッチオンし、トランジスタ2と4
はスイッチオフし、出力側OP2とONIじやそれにより供給電圧VDDに予充
電され、準備通報出力側RDYはVDDから分離される。ここでたとえば論理ブ
ロックPLがスイッチオンしていれば、本発明の論理回路FALの出力側OP1
ないし0UT2は供給電圧VDDを有する。しかしこれがスイッチオフしていれ
ば、論理回路FALの出力側OPIないし出力側0UT2は基準電位に接続され
る。論理ブロックNLは論理ブロックPLに反転したロジックを有するから、論
理ブロックNLは論理ブロックPLがスイッチオンするとただちにスイッチオフ
し、出力側OPIがVDDを導通するとき出力側ON2は基準電位となり、接続
点OPIが破線で示すように基準電位■SSであるとき出力側ON2は破線で示
すように電圧VDD−VTである。電圧VDD−V丁は供給電圧VDDをカット
オフ電圧VTだけ低減した電圧である。カットオフ電圧VTは、pチャネルトラ
ンジスタ3と論理ブロックNLのnチャネルトランジスタとの直列回路により生
じるものである。次に時間領域Tl内で問い合わせ入力側REQの信号に上昇エ
ツジF1が発生すると、トランジスタ1と3はスイッチオフされ、トランジスタ
2と4はスイッチオンされ、本発明の論理回路の出力側OPIないし0UT2は
、Flを基準にしてやや遅延されて基準電位vSSに放電される。例えば、入力
側!に供給された入力データの処理後に、論理ブロックPLがスイッチオンされ
ると、出力側OP2では供給電圧VDDからカットオフ電圧VTへの移行が生じ
、本発明の論理回路の出力側ONIないし出力側0υT1では、これが反転ロジ
ックであるためスイッチオフしているから、供給電圧VDDはこの場合保持され
たままである。破線で示したのは、入力側に供給された入力データの処理後に論
理ブロックPLがスイッチオフしたままであり、論理ブロックNLがスイッチオ
ンした場合である。この場合は、出力側OP2で供給電圧VDDが保持されたま
まで、出力側ONIないし本発明の論理回路の出力側OUT 1は基準電位VS
Sとなる。論理ブロックOP2またはこれに反転した論理ブロックNLのどちら
かがスイッチオンするので、トランジスタ6またはトランジスタ7のどちらかが
スイッチオンし、これにより準備通報出力側RDYは供給電圧VDDとなり、し
たがってFlによりトリガされ、出力側0UT1に供給される有効処理結果E1
が通報される。次に時間領域T2で、問い合わせ入力側REQの信号に下降エツ
ジF2が発生すると、トランジスタ1と3は再びスイッチオンし、トランジスタ
2と4は再びスイッチオフし、出力側OP2とONIないし本発明の論理回路の
出力側OUT 1はその結果、F2を基準にしてやや遅延して供給電圧VDDに
予充電される。例えば入力側■に供給される別の入力データの処理後に、論理ブ
ロックPLがスイッチオンすると、出力側OPIないし本発明の論理回路の出力
側0UT2では基準電位からVDDへの移行が生じ、接続点ON2では、これが
反転ロジックであるのでスイッチオフしているから、基準電位のままである。破
線で示したのは、論理ブロックPLがスイッチオフされたままであり、論理ブロ
ックNLがスイッチオンする場合である。この場合、出力側OPlないし本発明
の論理回路の出力側0tJT2では基準電位VSSのままであり、出力側ON2
はカットオフ電圧だけ低減された供給電圧VDD−VTとなる。ここでも論理ブ
ロックPLまたはこれに反転した論理ブロックNLのどちらかがスイッチオンす
るので、トランジスタ5またはトランジスタ8のどちらかがスイッチオンし、こ
れにより準備通報出力側RDYは基準電位VSSとなり、したがってエツジF2
によりトリガされ1本発明の論理回路の出力側0UT2に供給される別の有効処
理結果E2が通報される。
補正書の翻訳文提出書(特許法第184条の8)平成 6年11月 70
Claims (3)
- 1.入力線路(I)の多数が、第1の論理ブロック(NL)および第2の論理ブ ロック(PL)と接続されておリ、 前記第1の論理ブロック(NL)は第1の導電形式(n)の電界効果トランジス タからだけなリ、前記第2の論理ブロック(PL)は第2の導電形式(p)の電 界効果トランジスタからだけなリ、第2の論理ブロック(PL)は第1の論理ブ ロック(NL)に対して反転したロジックを有し(スプリットトランジスタスイ ッチロジック)、第1の論理ブロック(NL)の第1の出力側(ON1)は第2 の導電形式の第1の電界効果トランジスタ(3)の第1の端子と接続されておリ 、第1の論理ブロック(NL)の第2の出力側(ON2)は第1の導電形式の第 1の電界効果トランジスタ(4)の第1の端子と接続されておリ、第2の論理ブ ロック(PL)の第1の出力側(OP1)は第1の導電形式の第2の電界効果ト ランジスタ(2)の第1の端子と接続されておリ、第2の論理ブロック(PL) の第2の出力側(OP2)は第2の導電形式の第2の電界効果トランジスタ(1 )の第1の端子と接続されておリ、第2の導電形式の第1の電界効果トランジス タ(3)の第2の端子および第2の導電形式の第2の電界効果トランジスタ(1 )の第2の端子は供給電圧端子(VDD)に接続されておリ、 第1の導電形式の第2の電界効果トランジスタ(2)の第2の端子および第1の 導電形式の第1の電界効果トランジスタ(4)の第2の端子は別の供給電圧端子 (VSS)に接続されておリ、第1の論理ブロック(NL)の第1の出力側(O N1)は非同期論理回路の第1の出力側(OUT,OUT1)であリ、 第2の論理ブロック(PL)の第1の出力側(OP1)っは非同期論理回路の第 2の出力側(OUTN,OUT2)であリ、 第2の導電形式の第1の電界効果トランジスタ(3)のゲートと第1の導電形式 の第1の電界効果トランジスタ(4)のゲートは、非同期論理回路の問い合わせ 入力側(REQ)と直接接続されておリ、第1の導電形式の少なくとも1つの第 3の電界効果トランジスタ(5)と第2の導電形式の第3の電界効果トランジス タ(6)とが設けられておリ、第1の導電形式の第3の電界効果トランジスタ( 5)の第1の端子と第2の導電形式の第3の電界効果トランジスタ(6)の第1 の端子とは供給電圧端子(VDD)に接続されている形式の非同期回路において 、 第1の導電形式の第3の電界効果トランジスタ(5)の第2の端子と第2の導電 形式の第3の電界効果トランジスタ(6)の第2の端子とは準備通報出力側(R DY)と接続されておリ、 第1の導電形式の第3の電界効果トランジスタ(5)のゲートは第2の論理ブロ ック(PL)の第1の出力側(OP1)と接続されておリ、第2の導電形式の第 3の電界効果トランジスタ(6)のゲートは第1の論理ブロック(NL)第1の 出力側(ON1)と接続されておリ、第1の導電形式の第3の電界効果トランジ スタ(5)には第1の導電形式の第4の電界効果トランジスタ(8)が並列に接 続されておリ、該第1の導電形式の第4の電界効果トランジスタ(8)のゲート は第1の論理ブロック(NL)の第2の出力側と接続されておリ、 第2の導電形式の第3の電界効果トランジスタ(6)には第2の導電形式の第4 の電界効果トランジスタ(7)が並列に接続されておリ、該第2の導電形式の第 4の電界効果トランジスタ(7)のゲートは第2の論理ブロック(PL)の第2 の出力側と接続されておリ、 両方の第4の電界効果トランジスタ(7、8)のそれぞれの端子は準備通報出力 側(RDY)に接続されている、ことを特徴とする非同期論理回路。
- 2.第1の論理ブロック(NL)はnチャネル電界効果トランジスタからだけな リ、第2の論理ブロック(PL)はpチャネル電界効果トランジスタからだけな る請求の範囲第1項記載の論理回路。
- 3.第1の論理ブロック(NL)はpチャネル電界効果トランジスタからだけな リ、第2の論理ブロック(PL)はnチャネル電界効果トランジスタからだけな る請求の範囲第1項記載の論理回路。
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