JPH07504286A

JPH07504286A - コンピュータ・バスとネットワークとの間のデータ伝送用システム

Info

Publication number: JPH07504286A
Application number: JP6514879A
Authority: JP
Inventors: パルデイオス，ジヤツキ
Original assignee: ブル・エス・アー
Priority date: 1992-12-22
Filing date: 1993-12-21
Publication date: 1995-05-11
Also published as: FR2699706A1; EP0627102A1; WO1994015295A1; US5642482A; FR2699706B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】コンピュータ・バスとネットワークとの間のデータ伝送用システム本発明は、コンピュータｅパスとネットワークとの間のデータ伝送用システムに関する。本発明は詳しくは、その伝送媒体が（ＡＮＳＩでｌ！参照記号Ｘ　３　Ｄ　９−５１．：　ヨッテ、＊た１、Ｓ。

０、（国際標準化機構）でも標準化されている）光ファイノくで構成されるＦＤＤＩ型のデータ伝送ネットワークに適用可能である。

通信ネットワークは、伝送結線によって互いに接続されている複数の端末またはステージ目ンによって構成されている（その伝送媒体は、ＦＤＤＩ型のネットワークの場合には、光ファイバで構成されている）。このような結線に接続されたコンピュータは端末と見なされる。

多くの新しいネットワークが同じ基準モデルにしたがって機能することは知られている。最も知られているものは、Ｏ８１基準モデルまたはさらにＴＣＰ−Ｉ　Ｐである。これらのモデルは、標準化された層状のネットワークのアーキテクチャという定義に関して類似している。すなわち、Ｏ８Ｉモデルでは異なる７つの活動層が存在し、最下層（層１）は信号の物理伝送に相当し、最上層はアプリケージ９ン・プログラム及び当該ネットワークのユーザによって実行される機能に相当する。

また、ネットワーク上で、様々なステーションによって発信された情報メツセージは複数の通信フレームから構成される。

すべての通信フレームは、制御の最初と最後に置かれた制御文字によって時間が限られる有用データから構成される。

ネットワークの技術的進展の傾向、及びさらに増加し続ける端末の利用は、ネットワークにおける他のステーシランとの通信の管理の一部を実行して、中央演算処理装置の負担を軽減する目的を持つプログラム式通信プロセッサの発達をもたらしている。

その上、通信ネットワークと情報システムの極めて急速な発達は、各種オペレーティング・システムを使用する各種のコンピュータを１つの同じネットワークに接続させることになつた。

データ伝送システムとも呼ばれる通信プロセッサの目標は、コンピュータに関連するコンピュータ・バス上の情報伝送条件を、ネットワーク上の伝送条件に適合させることであり、これらの伝送条件は全く異なっている。さらに、このデータ伝送システムによって、各種コンピュータのオペレーティング・システムを互いに対話させることができる。具体的には、第１コンピユータのオペレーティング・システムの様々な通信層を、同じネットワークに接続された他のコンピュータのオペレーティング・システムの様々な通信層と対話させることができる。

例えば、データ伝送システムとも呼ばれるこのような通信プロセッサは周知である。このようなプロセッサは、第１図に示す簡略化されたアーキテクチャを有する。このようなアーキテクチャは、例えば本発明の出願者によって１９９２年１１月１３日に出願された［ネットワーク・コードのシミュレーション・ツール」と題するフランス特許出願第９２１３６５３号に記載されている。

ＮＣＣと呼ばれるこのような通信プロセッサは、Ｏ８で表されるオペレーティング・システムを有する内部バスＰＳＢを備えたコンピュータＨＯ８Ｔと、例えばＦＤＤ　Ｉ型のネットワークＲＥとの間の、データ転送の管理を保証することができる。

バスＰＳＢは、例えばＩＥＥＥ１２９６　（アメリカ電気・電子通信学会）の標準にしたがって標準化されたＭＵＬＴ　Ｉ　ＢＵＳＩＩ　（ＩＮ置社の登録商標）と呼ばれるバスである。

通信プロセッサＮＣＣは下記の３つの主要部分から成る。

−ＧＰＵ（汎用装置）部分。これは例えば、ＢＵＬＬ社によって１９９１年７月１５日に出願された［コンピュータ・バスを周辺装置群の制御装置に結合させる汎用装置］と題するフランス特許出願第９１０８９０８号に記載されているモデルである。この部分は、例えば同じ出願者によって同じ日に出願された「コンピュータ・バスをネットワークの特定結線に結合する汎用装置のためのオペレーティング・システム」と題するフランス特許出願第９１０８９０７号に記載されている型式のオペレーティング・システムを備えている。このＧＰＵ部分の目的は、一方では１組のカップラＮＣＣの初期化を保証し、他方では、このバスの使用規格を遵守し、かつコンピュータＨＯ８Ｔのオペレーティング・システムＯ８の性質に合わせて、バスＰＳＢを介してコンピュータＨＯ８Ｔとの対話を保証することである。また、ＧＰＵ部分はバスＰＳＢと第２のＤＥＡ部分、すなわちネットワークＲＥに直接接続されているアダプタ装置との間のデータの物理転送を保証する。このＤＥＡ部分の機能を次に説明する。

−ＤＥＡ部分。これは、例えばハードウェア部分については「コンピュータ・バスを環状光ファイバ・ネットワークに接続するブリッジ装置」と題する特許第２６５０４１２号に、またはソフトウェア部分については特許出願第９２１１０５４号に記載されている。このＤＥＡ部分は、ＧＰＵ部分とネットワークＲＥとの間のデータの物理伝送、並びにネットワークへの物理接続を保証することである。

−第３の部分。これはＰＰＡと呼ばれ、実際、Ｏ８Ｉモデルの、またはさらにＴＣＰ−Ｉ　Ｐモデルの遠隔通信の各層を管理することを特に目的とする通信コプロセッサである。０８１モデル並びにＴＣＰ−ＩＰＰモデル関しては、ＰＰＡ部分は通信層Ｃ４、Ｃ３、Ｃ２すなわちそれぞれトランスボート層、ネットワーク層、データ・リンク層の３層の管理を保証する。

通信層０２〜Ｃ４は、これらの間で、隣接する２つの層が互いに対話できるようにする原始機能を介して通信する。また２つの層Ｃ２、Ｃ３は一組の機能ＳＴ２を介して互いに通信し、また層Ｃ３、Ｃ４は一組の機能ＳＴ３を介して互いに通信する。

さらにＣ４は、外界と、すなわち例えば外部アプリケージ３ンと、インターフェースＳ　Ｈを介して通信する。

本発明の好ましい一実施例では、機能群ＳＴ２、ＳＴ３、ＳＨは、ＳＴＲＥＡＭＳの名で現実に周知の機能である。これらの標準機能は、例えば下記の資料中で定義されている。

−ＵｎｉｘシステムＶリリース４−４−３ＴＨＥＡプログラマ−の手引き、ＡＴＴ第１刷。

−ＵｎｊｘシステムＶリリース３．２−２−３ＴＲＥＡプログラマ−の手引き、ＡＴＴ　（ＩＳＢＮ：０−１３−９４４８１（１１）：１９８９年。

第１図の実施例では、コンピュータＨＯＳ　ＴがメツセージをネットワークＲＥに送るか、またはメツセージがネットワークＲ，Ｅから来ると、このメツセージは、それがそれぞれＤＥＡまたはＧＰＵに向かって伝送されるのに応じて、先入れ先出しメモリすなわちＦＦＩまたはＦＦ２を介してＰＰＡの層Ｃ２〜Ｃ４を横切る。コンピュータ）ＩＯ３Ｔから来る接続要求を確立すべきときは、この要求はインターフェースＳ　Ｈを介して渡され、いったん接続が確立した後、ネットワークに接続されたステーションの全部または一部に向かってメツセージを送るべきときは、メツセージは層Ｃ４〜Ｃ２を直接通過する。

層Ｃ２〜Ｃ４と様々な機能ＳＴ２、ＳＴ３、Ｓ　Ｈｌ並びにＰＰＡ部分のオペレーティング・システムは、通信コプロセッサＰＰＡによって実施される通信層コードＣＣを構成する。

通信コプロセッサＰＰＡの重要な役割は、ネットワークへの、またはネットワークからのデータ伝送速度に関して、通信プロセッサＮＣＣの非常に高い性能を保ちながら、ホスト・システムが通常行っている通信層管理の負担を軽減させることである。

本発明は、データ伝送速度に関して要求される性能を得ることを可能にする通信コプロセッサＰＰＡの特に有利な実施態様に関する。

本発明によれば、コンピュータ・バスとネットワークとの間のデータ伝送システムは、１、バスに接続され、かつインターフェースを介してネットワークに接続されたアダプタ装置と通信する、結合汎用装置を含み、一前記汎用装置が、・第１メモリと関連し、このメモリに含まれるオペレーティング・システムを実行する第１マイクロプロセツサと、・バスとアダプタ装置との間に配置され第２バスを介してアダプタ装置に接続されたデュアル・ボート・メモリを含む、バスからアダプタ装置に、及びその逆に通信フレームを転送する手段とを含み、２、また、結合汎用装置に接続された、少なくともトランスポート層、ネットワーク層、及びデータ・リンク層を管理するための通信コプロセッサを含み、前記コプロセッサが、一各層について対応する通信プロトコルを実行し、このプロトコルに適合する検査データの各通信フレームを備え、そのデータ・バスが第２バスに接続され、その制御バスが第１マイクロプロセツサの内部バスに接続されている、第２マイクロプロセツサと、一部２マイクロプロセッサとデュアル・ボート・メモリとの間のデータの転送を直接メモリ・アクセスによって管理する、第３マイクロプロセツサをを含むことを特徴とする。

本発明のその他の特徴と利点は、添付の図面を参照して非限定的な例として示す以下の説明から明らかになろう。

これらの図面において、 −第１図は、通信プロセッサの各主要構成要素を示す図である。

−第２図は、第１図の通信プロセッサの各主要構成部分の詳細図である。

−第３図は、本発明による通信プロセッサの各主要構成要素を横切る通信フレームの循環に使用されるデータ経路を示す図である。

−第４図は、本発明による通信プロセッサに属する通信コプロセッサを構成する、各種要素の内部の優先データ経路を示す図である。

通信プロセッサＮＣＣを構成する主要部分の各々について、それらの構成要素を示す第２図について考慮する。

まず初めに、結合汎用装置ＧＰＵを検討するが、これは前記の特許出願第９１０８９０８に詳述されている。したがって、ここではこれを構成する要素の各々の役割を極めて一般的に定義するにとどめる。

これらの要素は、それ自体下記の副次要素から構成される装置・事実上、ＧＰＵ装置の中央装置を構成するマイクロプロセッサＣＰＵＩ。これはアダプタ装置ＤＥＡに向けてコマンドを送るための内部バスＢｌｌを備えている。このマイクロプロセッサは消去可能なプログラム式メモリＥＦＲＯＭＩ、スタティック・メモリＳＲＡＭＩ、及び割込み管理機構ＭＦＰＩと関連し、ＥＰＲＯＭＩ、ＳＲＡＭＩ、ＭＦＰＩはすべてＢｌｌに接続されている。

−　ＶＲＡＭで表されるデュアル・ポート・ビデオＲＡＭ型のメモリ。

・一方ではバスＢ２に接続されてメモリＶＲＡＭに結合され、他方ではバスＢ３に接続されてコプロセッサＭＰＣから形成される部分ＨＩＡに結合される、直接メモリ・アクセス制御装置ＤＭＡＣ．ＭＰＣ自体はバスＰＳＢに接続されている。このＨＩＡ部分は、ホスト●アダプタとも呼ぶことができ、ホスト内部バスＨＯＳＴの性質に応じて決まる。バスがＭＵＬＴ　Ｉ　ＢＵ８１１バスである場合には、コプロセッサＭＰＣは、例えばＩＮＴＥＬ社製のＶＮ８２ｃ３８９型である。

−メモリＶＲＡＭをアダプタ装置ＤＥＡに接続するバスＢ１。

マイクロプロセッサＣＰＵＩは、ここに説明する実施例では、ＭＯＴＯＲＯＬＡ社製の６８０３０型である。

消去可能なスタティック・メモリＥＦＲＯＭ１は、ＧＰＵの自己テスト及び初期化プログラムを含んでいる。

メモリＳＲＡＭＩは、ＧＰＵの初期化を担当するＣＰＵＩのオペレーティング・システムを含んでいる。

一マイクロプロセッサＣＰＵＩのオペレーティング・システムは、例えば前記の特許出願第９１０８９０７号に記載の型式のものである。

一直接アクセス制御装置ＤＭＡＣは、一方ではメモリＶＲＡＭとコプロセッサＭＰＣとの間に、他方ではコプロセッサＭＰＣとＣＰＵＩのバスＢｌｌとの間に直列に接続されている。

この制御装置ＤＭＡＣの詳細な説明は、本発明の出願人によって１９９１年１２月１９日に出願された［複数のメモリと１つのコンピュータ・バスとの間の複合データの転送制御装置」と題するフランス特許出願第９１１５８１４号に記載されている。

さらに、装置ＧＰＵは、ＤＭＡＣとＢｌｌとの間に配置された排他論理演算装置Ｌｌｌと、バスＢ１とＢｌｌとの間に配置された他の排他論理演算装置ＬＩ２を含む。これらの排他演算装置によって、ホストＨＯＳＴから来てネットワークＲＥに向かう有用データがマイクロプロセッサＣＰＵＩの内部バスＢｌ１を通過することを避けることができ、こうしてこのマイクロプロセッサの性能の低下を避けることができる。

マイクロプロセッサＣＰＵＩは、結合装置ＧＰＵの頭脳であるのみならず、通信プロセッサＮＣＣの頭脳でもある。すなわち、これはデータの転送を初期化し、そのオペレーティング−システムを実行し、ＨＯＳＴとＤＥＡとの間でまたはその逆に有用データを転送し、ＤＥＡ及びＰＰＡそれぞれと対話し、これらとコマンド及び状況を交換する。したがって、これはその固有の作業のみならず装置ＰＰＡ，ＤＥＡの作業もリアルタイムで管理する。

アダプタ装置ＤＥＡは、前記のフランス特許出願第９２１１０５４号に詳述されている。

したがって、この装置ＤＥＡは下記のものを含む。

・第２マイクロプロセツサＣＰＵ２とその内部バスＢＩ２から構成され、その内部バスに第２の消去可能なプログラム式メモリＥＰＲＯＭ２、メモリＳＲＡＭ２、及び割込み管理機構すなわちＭＦＰ２が接続されている、第２処理装置ＵＴ２、・ネットワーク会アクセス制御装置ＣＡＲ。

・ネットワーク物理適応装置ＤＡＰＲ０処理装置ＵＴ２は、第１マイクロプロセツサＣＰＵＩとコマンドを交換しながら、ＧＰＵ及びＤＥＡとネットワークＲＥとの間でまたその逆に通信フレームの転送を編成する。

ネットワーク・アクセス制御装置ＣＡＲは、バスＢ１からＤＡＰＲとＢ１に物理的に接続されているバスＢ４とを介しネットワークＲＥにデータを物理的に転送できるようにする。

メモリＶＲＡＭとネットワークＲＥとの間で情報を転送する方式、及びＣＰＵＩとＣＰＵ２がメモリＶＲＡＭ中に配置された制御線を介して対話する方式は、前記の特許出願第９２１１０５４号に詳述されている。具体的には、メモリＶＲＡＭ中に配置され、一方ではそれら自体で、他方ではマイクロプロセッサＣＰＵＩのオペレーティング・システムと、メモリＶＲＡＭ中に配置された「メール・ボックス」を介して、またはメモリＶＲＡＭ中に配置された制御線を介して、もしくはその両方を介して通信することができる、互いに独立したソフトウェア・モジュールが記載されている。

第２図に示す本発明による通信コプロセッサＰＰＡは下記のものを含む。

−処理装置ＵＴ３、 −　直接メモリ・アクセス装置ＤＭＡＴ０処理装置ＵＴ３は、通信コードＣＣをその固有のオペレーティング・システムＳＥ３の制御下で実施する。このオペレーティング・システムは、例えば本発明の出願人である会社が開発し市販するＣＮ５−Ａｌ型であってもよい。したがって処理装置ＵＴ３は、ホストＨＯ３ＴによりＭＰＡとＤＭＡＣを介して伝送される有用データをメモリＶＲＡＭ中で探索することになり、これに、通信フレームの前後に置かれた制御文字を加える。

これらの制御文字の各々は、参照モデルＯ３ＩまたはＴＣＰ−ＩＰの層Ｃ２〜Ｃ４中でそれぞれ使用される種々の通信プロトコルに合致する。メモリＶＲＡＭから処理装置ＵＴ３へ、及びこの装置ＵＴ３からメモリＶＲＡＭへの有用データの転送は（後者の場合は、有用データはＵＴ３によってそれらの文字を備えている）、直接メモリ・アクセス装置ＤＭＡＴによって実施される。

処理装置ＵＴ３は次の基本的要素を含む。

内部バスＢＩ３を備え、その内部バスに、消去可能プログラム式メモリＤＲＡＭ３、メモリＳＲＡＭ３、及び割込み管理機構ＭＦＰ３がそれぞれ接続されている、第３のマイクロプロセッサＣＰＵ３゜第３マイクロプロセツサＣＰＵ３は、例えばＭ　ＯＴ　ＯＲ，ＯＬＡ社製の６８ＬＣＯ４０型とすることができる。

メモリＳＲＡＭ３は、容量が例えば４メガバイトのメモリであり、メモリＤＲＡＭ３は例えば１６メガバイトの容量を有する。

割込み管理機構ＭＦＰ３は、例えば割込み管理機構ＭＦＰＩ、ＭＦＰ２と同じである。

メモリＳＲＡＭ３は、通信コードＣＣ並びにマイクロプロセッサＣＰＵ３のオペレーティング拳システムＳＥ３を含む。したがって、このメモリは種々の層Ｃ２〜Ｃ４のプロトコルの処理に使用されると言うことができる。

メモリＤＲＡＭ３は、ホストＨＯＳ　ＴまたはネットワークＲＥから受け取られてメモリＶＲＡＭに格納された有用データの通信フレームを受け取ることを目的とする複数のメモリ位置（英語ではバッファ）を形成するために使用される。したがって、これらの有用データはメモリＶＲＡＭ中に一時的に格納され、通信コードＣＣを使用するマイクロプロセッサＣＰＵ３が、ホストｌ（ＯＳ　Ｔまたは場合によってはネットワークＲＥへ通信フレームを送るために必要な制御文字を、前記の有用データに供給し終えるのを待つ。

直接メモリ・アクセス装置１ＤＭＡＴは、マイクロプロセッサＣＰＵ４、消去可能読取り専用メモリＦＲＯＭ４、及びランダム・アクセス・メモリＳＲＡＭ４を含み、これらの要素はすべてＣＰＵ４の内部バスＢＩ４に接続されている。

マイクロプロセッサＣＰＵ４は、例えばＭＯＴＯＲＯＬＡ社製の６８ＬＣＯ４０型であり、例えば４メガビツトの容量を有し、メモリＦＲＯＭ４は例えば２５６キロビツトの容量を有する。管理機構ＭＦＰ４は、処理装置ＵＴＩ〜ＵＴ３の同等の管理機構ＭＦＰＩ〜ＭＦＰ３と同じ６８９０１型である。ＦＲＯＭ４は、マイクロプロセッサＣＰＵ３、ＣＰＵ４のテスト−プログラムと初期化プログラムを含む。ＣＰＵ４は初期化するとすぐに、これらのプログラムを、一方ではそれ自体に関するものについてはその関連メモリＳＲＡＭ４中に転送し、他方ではＣＰＵ４に関するものについてはメモリＶＲＡＭ中に転送する。

これらのプログラムがＣＰ　Ｕ　３及びＣＰＵ４によって実施されるとすぐに、ＣＰＵ４の機能コードを、ホストＨＯＳ　ＴからＤＭＡＣを経てＳ　Ｒ，Ａ　Ｍ　４中に、またＣＰＵ３の機能コードをＳＲＡＭａ中に、すなわちＳＦ３もＣＣも遠隔ロードすることができる。

処理装置ＵＴ３と直接メモリ・アクセス装置ＤＭＡＴの２本の内部バスＢＩ３、ＢＩ４は、共に同じデータ・バスＢＳに接続されている。ＢＩ４は論理分離装置ＬＩ３を介してバスＢ１に接続されている。さらに、バスＢＩ３の、処理装置ＵＴＩとＵＴ３との間の対話を編成するためのコマンドを伝達スルコとを目的とする部分は、制御バスＣＢを構成し、この制御バスＣＢは論理分離装置ＬＩ４を介して装置ＵＴＩの内部バスＢｌｌに接続されている。またＭＦＰ４はバスＣＢに接続されている。

処理装置ＵＴ３はＰＲＯＭ型のメモリを配置せず、その結果、マイクロプロセッサＣＰＵ３はゼロにリセットされるたびにブロックされることに留意すべきである。装置ＵＴ３のバスＢ１３は、直接メモリ・アクセス装置ＤＭＡＴまたはマイクロプロセッサＣＰＵＩによって制御される。装置ＵＴ３のマイクロプロセッサＣＰＵ３は、２つの要素ＤＭＡＴまたはＣＰＵＩのいずれかによって解放される。

マイクロプロセッサＣＰＵＩとＣＰＵ４はその固有バス上でマスクである。さらに、３つのプロセッサＣＰＵＩ、ＣＰＵ４、ＣＰＵ３のいずれかが、バスＢＩ３の制御を確保することができる。調停装置が、下に列挙する条件にしたがってこれら３つのマイクロプロセッサのいずれかによるＵＴ３のバスへのアクセスを制御する。この調停装置はＵＴａ中の、ＢＩ３の制御バス部分上に含まれている。

これは、第２図では簡単にするために図示されていない。マイクロプロセッサＣＰＵ３は、他の２つのマイクロプロセッサのいずれかからの要求がない場合には、デフオールドによりバスＢＩ３を得る。ＣＰＵＩとＤＭＡＴは、それらの取得要求の調停と肯定応答の後にバスＢＩ３を得る。

マイクロプロセッサＣＰＵＩは、直接メモリ・アクセス装置ＤＭＡＴについて優先権を持つ。

要約すれば、各要素ＶＲＡＭＳＤＲＡＭ３、ＳＲＡＭ３、ＤＭＡＴへのアクセスを支配するのは、下記の要素である。

・マイクロプロセッサＣＰＵＩによって管理される直接メモリー７クセＸ制御１装置１ＤＭＡｃは、ＭＵＬＴＩＢＵＳＩＩ　ＰＳＢからメモリＶＲＡＭへのアクセスを支配することを想起されたい。

マイクロプロセッサＣＰＵＩは、メモリＶＲＡＭへのアクセス、２つのメモリＳＲＡＭ３、ＤＲＡＭ３へのアクセス、並びにＤＭＡＴの制御を支配する。

マイクロプロセッサＣＰＵ３は、前述の調停条件の下では、その関連メモリＳＲＡＭ３またはＤＲＡＭ３へのアクセスだけを支配する。装置ＤＭＡＴは、前述の調停条件の下では、メモリＶＲＡＭ、またはメーｔ−リＳＲＡＭ３またはＤＲＡＭ３へのアクセスだけを支配する。

第４図は、前記の内容を要約したものである。この図では、例えばＣＰＵ３は２つのメモリＳＲＡＭ３、ＤＲＡＭ３へのアクセス、並びにその割込み管理機構ＭＦＰ３へのアクセスを有し、これは矢印Ｆ１で示されている。さらに、直接メモリ・アクセス装置ＤＭＡＴのマイクロプロセッサＣＰＵ４は、メモリＳＲＡＭ３、ＤＲＡＭ３への直接アクセスを有することができ、これはマイクロプロセッサＣＰＵ３に関する矢印よりもはっきりした矢印Ｆ３で示されている。

また、マイクロプロセッサＣＰＵＩとメモリＳＲＡＭ３、ＤＲＡＭ３との間の制御データ経路を示す斜線ハツチを付けた矢印Ｆ２がある。さらにまた、プロセッサＣＰＵ４によるメモリＶＲＡＭの制御ボートを示す両方向矢印Ｆ４が示されている。

次に、ＧＰＵ、ＰＰＡ、ＤＥＡによって構成される一組の機能を説明する第３図を考察する。

先ず、ネットワークＲＥから来る通信フレームを受け取ると仮定する。これらの通信フレームは、前記の特許出願第９２１１０５４号に記載されているように、先ずアダプタ装置ＤＥＡ。

すなわち物理適応装置１ＤＡＰＲ，次にネットワーク・アクセス制御装置ＣＡＲを横切る。これは第３図で矢印１で示されている。それから通信フレームのデータは一時的に先入れ先出しメモリＦＦ２中に格納される。このメモリはメモリＶＲＡＭ中にある。次にこれらのデータはＦＦ２からメモリＳＲＡＭ３の、そのために確保されたバッファ中に送られる。第３図の矢印２で示すデータの転送は、マイクロプロセッサＣＰＵ４の指導の下で、マイクロプロセッサＣＰＵＩの制御下で、事実上、直接メモリ・アクセス装置ＤＭＡＴによって実施される。

ＣＰＵＩとＣＰＵ４との間の対話を通じてこれらのデータの転送を実施する方法は、例えば、出願人である会社によって１９９０年８月９日と１９９０年１０月１７日にそれぞれ出願された、それぞれ「コンピュータ及び複数のＲＮＩＳ型端末との間の通信制御装置」及び「コンピュータ及びＣ８ＭＡ／ＣＤ型ネットワークに属する複数の端末との間の通信制御装置」と題する特許出願第９０１０１７９号と同第９０１２８２６号のいずれかに記載されているものと類似している。

これらの特許出願のいずれも実際に、第１マイクロプロセツサによって制御される基本装置と第２マイクロプロセツサによって制御される周辺装置との間で通信制御装置を通してデータ転送を実施する方法を記載しており、これらの第１及び第２マイクロプロセツサは、ＣＰＵ１やＣＰＵ４並びにこれらの関連メモリと同じ役割を演する。

いったんメモリＳＲＡＭ３に到達すると、マイクロプロセッサＣＰＵ３は通信コードＣＣを実行して、層Ｃ２〜Ｃ４のプロトコルの処理を行うことができる。実際に、マイクロプロセッサＣＰＵ３は、通信フレームの前後に置かれ、ネットワークＲＥ上で使用されるプロトコルに適合する制御文字を、ＧＰＵとコンピュータＨＯ３Ｔとの間で使用される層Ｃ２〜Ｃ４のプロトコルに適合する制御文字に変換する。

層Ｃ２〜Ｃ４に関して実際にプロトコルの適応であるこの処理が行われると直ちに、バスＣＢ上を循環するコマンドを用いてマイクロプロセッサＣＰＵ４から通知を受けたマイクロプロセッサＣＰＵＩは、こうして新たに構成されたデータの通信フレームを、メモリＳＲＡＭ３からメモリＶＲＡＭ中に含まれる先入れ先出しメモリＦＦ１に転送する。これは、直接メモリ・アクセス装置ＤＭＡＴの制御下で実施される。この転送は、第３図では矢印３によって示されている。

こうしてＦＦ２中に到達したデータは、マイクロプロセッサＣＰＵＩのコマンド上でコンピュータＨＯ８Ｔに送られる。データの物理的経路指定は直接メモリ・アクセス装置ＤＭＡＣによって、前記のフランス特許出願第９１１５８１４号に示された方法で行われる。このＰＢＳを介したメモリＶＲＡＭとコンピュータＨＯ８Ｔとの間のデータの転送は、第３図では矢印４で示されている。

コンピュータＨＯ３ＴとネットワークＲＥとの間でデータの転送を望む場合には、データが通る経路は前とは厳密に逆である。したがってこれは第３図では矢印１゛、２°、３′、４゜で示されている。矢印１°は、直接メモリ・アクセス装置ＤＭＡＣを介してＣＰＵＩの制御下で、ホストＨＯ３ＴとメモリＶＲＡＭとの間におけるデータ転送を示し、矢印２°は、先入れ先出しメモリＦＦＩとメモリＳＲＡＭ３との間におけるデータ転送を示す。データは、データ処理装置！ＵＴ３によって層ｃ２〜Ｃ４のプロトコルを調節して処理される。いったんこれが行われると、データはメモリＳＲＡＭ３から先入れ先出しメモリＦＦＩにデータ経路３′を介して転送され、それからこの先入れ先出しメモリから、バスＢｌ、Ｂ４及びアダプター装置ＤＥＡの要素ＣＡＲとＤＡＰＲを介してネットワークＲＥに転送される（矢印４゛）。

Claims

【特許請求の範囲】

１．コンピュータ（ＨＯＳＴ）のバス（ＰＢＳ）とネットワーク（ＲＥ）との間のデータ伝送システム（ＮＣＣ）であって、１）バスに接続され、かつそれ自体がネットワークに接続されたアダプタ装置を有する通信手段を備えた汎用結合装置（ＧＰＵ）を含み、前記汎用装置（ＧＰＵ）が、・第１メモリと関連し、このメモリに含まれるオペレーティング・システムを実行する第１マイクロプロセッサと、・バスとアダプタ装置との間に配置され前記の通信手段（ＦＦ２、Ｂ１、Ｂ４）を介してアダプタ装置に接続されたデュアル・ポート・メモリを含む、バスからアダプタ装置に、及びその逆に通信フレームを転送する手段とを含み、２）また、結合汎用装置（ＧＰＵ）に接続された、少なくともトランスポート層、ネットワーク層、及びデータ・リンク層（Ｃ４、Ｃ３、Ｃ２）を管理するための通信コプロセッサ（ＰＰＡ）を含み、前記コプロセッサ（ＰＰＡ）が、各層（Ｃ２〜Ｃ４）について対応する通信プロトコルを実行し、このプロトコルに適合する制御データと情報の各通信フレームを備え、その内部バスが前記の通信手段に接続されたデータ・バス（ＢＩ３）と、第１マイクロプロセッサの内部バス（ＢＩ１）に接続された制御バスを有する、第２マイクロプロセッサ（ＣＰＵ３）と、第２マイクロプロセッサ（ＣＰＵ３）とデュアル・ポート・メモリ（ＶＲＡＭ）との間のデータの転送を直接メモリ・アクセスによって管理する、第３マイクロプロセッサ（ＣＰＵ４）とを含むことを特徴とするデータ伝送システム。
２．第２マイクロプロセッサ（ＣＰＵ３）が、バスに接続され、原始機能（ＳＴ２、ＳＴ３）を介して互いに通信する前記の通信層（Ｃ４、Ｃ３、Ｃ２）を構成する通信コード（ＣＣ）を含む第２メモリ（ＳＲＡＭ４）と関連し、トランスポート層が、コンピュータ（ＨＯＳＴ）との通信インターフェース（ＳＨ）を介してシステム外部のアプリケーションと通信することを特徴とする、請求の範囲第１項に記載の伝送システム。
３．第２マイクロプロセッサ（ＣＰＵ３）が第３メモリ（ＤＲＡＭ３）に関連し、この第３メモリが複数のバッファー・メモリを含み、これらのバッファー・メモリが、コンピュータ（ＨＯＳＴ）から、またはデュアル・ポート・メモリを介してネットワークから来る有用データの通信フレームを受け取り、第２マイクロプロセッサが通信コードを実施しながら各層に固有の制御情報を通信フレームに提供する間に、これらを格納することを特徴とする、請求の範囲第２項に記載の伝送システム。
４．第３マイクロプロセッサが消去可能な読取り専用メモリ（ＰＲＯＭ４）を含み、これが第３マイクロプロセッサの内部バス（ＢＩ４）に接続され、かつ第２及び第３マイクロプロセッサ（ＣＰＵ３、ＣＰＵ４）のテスト・プログラム及び初期化プログラムを含むことを特徴とする、請求の範囲第１項または第３項に記載の伝送システム。
５．第３マイクロプロセッサに関連する第４メモリ（ＳＲＡＭ４）を含み、この第４メモリが第３マイクロプロセッサの内部バス（ＢＩ４）に接続され、そのデータ・バス部分が前記通信手段に接続され、制御バスが第１マイクロプロセッサの内部バス（ＢＩ１）に接続され、第４メモリ（ＳＲＡＭ４）が、第３マイクロプロセッサの初期化を行うとすぐに、読取り専用メモリ（ＰＲＯＭ４）から来る第３マイクロプロセッサの前記テスト・プログラムを受け取り、第３マイクロプロセッサが同時に第２マイクロプロセッサのテスト・プログラムを第２メモリ（ＳＲＡＭ３）に転送することを特徴とする、請求の範囲第４項に記載の伝送システム。
６．第１及び第３マイクロプロセッサ（ＣＰＵ１、ＣＰＵ４）がその固有内部バス（ＢＩ１、ＢＩ４）を支配し、第２マイクロプロセッサの内部バス（ＢＩ３）の制御は３つのマイクロプロセッサのいずれかによって確保でき、第２マイクロプロセッサの内部バス（ＢＩ３）に列に置かれた調停装置が、最高の優先順位から最低の優先順位までの優先順位が、それぞれ第１、第２、第３マイクロプロセッサ（ＣＰＵ１、ＣＰＵ２、ＣＰＵ４）に付与されることを考慮に入れて、第２マイクロプロセッサへのアクセスを制御することを特徴とする、請求の範囲第５項に記載の伝送システム。