JPH07500440A - 高スループットを有するコンピュータシステム，およびそれから得られるメモリ・コンポーネントおよびメモリ・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高スループツトを有するコンピュータシステム、およびそれから得られるメモリ ・コンポーネントおよびメモリ・コントローラ 本発明は高スループツトを有するコンピュータシステムに関し、また同じく、そ うしたコンピュータシステム内で稼働できるメモリ・コンポーネントおよびメモ リ・コントローラにも関する。

コンピュータシステムは、１つの中央サブシステムと１つ以上の周辺サブシステ ムから構成されており、中央サブシステムは入出カニニットを介して周辺サブシ ステムとの間で通信することができる。大規模システムにおける中央サブシステ ムは通常複数個のプロセッサを含んでおり、それらはバスを介して中央メモリお よび入出カニニットに接続されている。

それぞれのプロセッサの役目は、中央メモリ内に人ワているプログラムの命令を 実行することである。命令と、命令の実行に必要なデータは、中央メモリのアド レス手段により、プロセッサからアクセスできる。しかしながら、中央メモリ内 ではアクセス時間が比較的長いことを考慮して、プロセッサは通常、キャッシュ ・メモリと呼ばれるインタフェースを介して中央メモリに接続される。このメモ リは中央メモリよりずっと速いが、しかしその中身は、中央メモリの内容をいく つか抜粋したものに限られている。キャッシュ・メモリは、データ・メモリと、 それらのデータのアドレスを示すディレクトリから構成されている。データ・メ モリは、一般にスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）からで きており、またい（っかのレベルにおいて連想メモリを形作っている。このメモ リは、あらかじめ決められた同じ大きさのブロックに分割されている。

このブロックは、現在のところ通常６４オクテツトであり、またこのブロックを 単位として、中央メモリとの間で情報交換が行われる。

最高級プロセッサは現在のところ、最高で２００Ｍ１ｐｓ。

すなわち１秒間に２億の命令を処理している。この処理量と結び付いた問題の重 大さは、以下の分析から直ちに明らかとなる。

命令は、キャッシュ・メモリを通じて中央メモリを参照する本来の意味での命令 と、場合によっては、キャッシュ・メモリを通じて中央メモリ内でデータの読み 書きを行わせるコマンドとを含んでいる。平均して、また概算的に、この種のプ ロセッサによって処理される命令のうち、３つに１つはデータの読出しを含み、 また処理される命令の１０個に１個はデータの書込みを含んでいると推定されて いる。言い替えると、１つの命令は、平均して本来の意味での命令のために１回 のメモリ参照と、読出しのために約０．３回のメモリ参照と、書込みのために約 ０．１回のメモリ参照、すなわち合計で約１．４回のメモリ参照に対応している 。これらの参照はまずキャッシュ・メモリで処理される。ある命令がキャッシュ ・メモリ内に見いだされない確率はほぼ５％、っまり５Ｘ１０−’と推定されて いる。言い替えると、キャッシュ・メモリへの１００回のアクセスに対し、平均 して５回程度の中央メモリへのアクセスが必要となる。この場合、キャッシュ・ メモリは中央メモリの中で、通常６４オクテツトから成るキャッシュ・メモリの １ブロツクの内容を読み取ることになる。

結局、２００Ｍ１ｐｓのプロセッサは中央メモリに関して、次の平均値を持った スルーブツトＤを必要とする。

Ｄ＝２００ｘｌＯ’　ｘｉ、４Ｘ５Ｘ１０−”ｘ６４＝０．９ｘ従って中央メモ リは、１秒当りギガオクテツト程度のスルーブツトを持たなければならない。

中央メモリはメモリ素子から構成され、それぞれのメモリ素子は、通常１６メガ ビツトの集積ダイナミック・メモリ・チップＤＲＡＭ　（ダイナミック・ランダ ム・アクセス慟メモリ）からできている。現在、このメモリの１ビツトへのアク セス時間オクテツトという必要スループットを得るには、８００個のチップが必 要となる。各チップが１６メガビツトで構成されていることを知れば、プロセッ サが２００　Ｍ　ｉ　ｐ　ｓを処理できるためには、中央メモリは１．６ギガオ クテツト含んでいなければならない。８００個のチップを並列に配置すること、 およびそれに費用は、解決すべき大きな間層となる。

従来の解決策は、プロセッサと中央メモリとの間のインタフェースとして、キャ ッシュ学メモリを複数のレベルで使用することであった。第ルベルのキャッシュ ・メモリはプロセッサと接続され、そのため一般に私用キャッシュ・メモリと呼 ばれている。このメモリは複数の第２レベル・キャッシュｅメモリとつながって おり、こうした第２レベル・キャッシュ・メモリは、一般に複数の私用キャッシ ュ・メモリ間で共用され、しかも中央メモリと接続されている。別のレベルをそ れに付は加えることができる。しかしながら、この解決策はキャッシュ・メモリ のインタフェースと階層管理が大いに複雑となるという不都合を有しており、し かもインタフェースと階層管理は、キャッシュ・メモリを同期させ、またキャッ シュ・メモリのディレクトリの一貫性を保つために、この解決策の根幹を成して いる。

さらに、キャッシュ・メモリは極めて高速であり、しかもまた極めて高価なスタ ティック・ランダム・アクセス・メモリＳＲＡＭである。その他に、このインタ フェースはすべてのアプリケーションをカバーすることはできない。

従ってこの解決策は、これまでに示したような、そして急速に成長しつつある高 いスルーブツトに対して、複雑さやコストに限界がある。

従来の手法では、メモリは内部編成を持っており、つまりそれぞれ１ビツトの記 憶点から成る１つ以上のマトリックスを構成している。マトリックスはｎ行、ｐ 列を含み、例えば１６メガビツトのＤＲＡＭメモリならば２１４行、２ＩＯ列、 すなわちそれぞれが１ビツトを表現している１６．０００程度の行と、１０２４ 列を含んでいる。マトリックスは、行デコーダと列セレクタを含んだ入出力イン タフェースを持っている。マトリックス内のあるビットのアドレスはアドレス信 号によって与えられる。このアドレス信号は、行デコーダの入力に印加される行 アドレス信号ＲＡＳ　（行アクセスやストローブ）と、列セレクタの入力に印加 される列アドレス信号ＣＡＳ　（列アクセス・ストローブ）から構成されている 。マトリックス内の１ビット読取りモードにおいて、行アドレス信号ＲＡＳは、 要求したビットを含んでいるビット行を選択する。その行のすべてのビットが列 セレクタのそれぞれの入力点に印加され、列セレクタは列アドレス信号ＣＡＳに 応答して、要求したビットを選択するためのマルチプレクサとして働く。逆に、 マトリックス内への１ビット書込みモードでは、行アドレス信号と列アドレス信 号力（、希望する記憶点で交差する行と列を指定する。従って、２つのモードに おいて、そのビットを含んでいる行全体が検証される。

言い替えると、同一行内の別の記憶点へのアクセスは、別の行内の記憶点へのア クセスより速い。従ってメモリＤＲＡＭの通過帯域を制限しているのはそのメモ リのインタフェースであって、その内部アーキテクチャではない。以上の分析か ら、プロセッサと中央メモリ間のインタフェースについて最近２つの解決策が導 かれた。

インタフェースの方法および装置に関する第１の解決策はＷＯ−Ａ−９１／１６ ６８０に示されている。このインタフェース装置は木質上、少なくとも１つのプ ロセッサと、少なくとも１つのメモリとの間に高性能バスを含んでいる。このバ スを通じての交換は、９ビツトから成るワード（８個のデータ・ビットと１個の パリティ・ビット）に細分したパケットによって行われる。バスはこの９ビツト のための通路を形成し、また２５０ＭＩ（ｚの周波数で作動する。提案されたこ の解決策は、その行の全ビットをバッファ・レジスタ内に格納するため、ビット 行全体がインタフェースによって選択されるという利点を有している。第１ワー ドは、メモリの所定アクセス時間の終わりに使用可能となる。これに反し、後続 のワードはそれぞれ所定の周期で、例えば２ナノ秒の周期で順次アクセスされる 。

２５０ＭＨｚのクロック周波数において、インタフェースのスルーブツトは１秒 当り５００メガオクテツトである。その上、バッファ・レジスタはプロセッサに 組み込まれたキャッシュ・メモリとして機能できるので、従って同一行への新た なアクセスは、かなり短縮された時間内に行われる。従ってこの解決策は非常に 大きなデータ・ブロックの転送に適している。しかしながらこれは３つの大きな 不都合をもたらす。

第１の不都合はメモリに関するものである。一方では、推奨されるバッファ・レ ジスタは、バスを通じて転送しなければならない個々のデータ・オクテツトに第 ９ビツト（パリティΦビット）が追加されているので、従来のＤＲＡＭの４メガ ビツトの代わりに、４．５メガビツトのＤＲＡＭメモリとなる。このメモリは２ つのパンクに分かれ、それぞれのバンクは２５６行、１０２４列を有し、行と列 はそれぞれ９ビツトの深さに及んでいる。言い替えると、１行の大きさは９ビツ トから成るワード１０２４個分である。この解決策で得られる２ナノ秒周期の転 送スループットは、従ってメモリの行の大きさ、すなわち１０２４ワードによっ て制限される。他方では、メモリの構造が従来のＤＲＡＭ構造ではないことを見 てきた。しかもこの解決策は、アドレス、データ、転送の種類（書込み／続出し ）、転送したいデータの大きさといった、個々のパケットに含まれる情報を転送 するために特定のプロトコルに基づいている。メモリの制御論理を、選択したプ ロトコルに適合させなければならない。その上、メモリの外部インタフェースは 、アドレス、データ、そしてコマンドがすべてそのプロトコルに従ってバスを通 過するために、別の編成を必要としている。

第２の不都合は形態に関してである。バスの全物理長さを伝わる信号の伝播時間 は、信号のクロック周期によって制限される。選択した周期が２ナノ秒のとき、 バスの長さは約１０センチメートルに制限される。現在、この長さでは、最大３ ２個のＤＲＡＭメモリを接続することが可能である。この制限は極めて拘束力が 大きい。メモリの拡張は、それぞれ３２個のＤＲＡＭメモリを備えたモジュール によって行うことができるが、それらのメモリはメモリ・コントローラと呼ばれ る制御ユニットを介して、主バスと同じ型式の補助バスを通じて接続されている 。しかしながら、主バスにはたった１０個のモジュールしか接続できず、またメ モリ・コントローラの存在が、メモリアセンブリの管理を大いに複雑にしている 。この不都合はまた、クロック周波数に対する制限としても跳ね返ってくる。バ スのスループットを向上させるためにクロック周波数を増加させようとすると、 その分だけバスの最大物理長さを短縮し、ノ（ツファ・メモリの個数とメモリ・ モジュールの個数を減らすことになる。

第３の不都合は、インタフェース装置を構成しているバスの働きと結び付いてい る。バスが３２個のＤＲＡＭメモリに接続されていると仮定すれば、それらのう ちただ１つがプロセッサと対話し、その間、残りのメモリは非活動状態（待機状 態）にる。最大スループットを得るためにはそれだけ速いインタフェースが必要 となるが、しかしこれは極めて高速のＤＲＡＭメモリによってのみ達成可能とな る。こうしたメモリは従来メモリに比べて著しく高価であり、また著しく多くの 熱を散逸させる。

この問題はメモリ・モジュールの存在によってさらに太き（なる。例えば、１０ 個のモジュールのうちただ１つが活動しており、しかもその活動モジュール内で は、３２個のメモリのうちただ１つだけが活動している。

少なくとも１個のプロセッサと、少なくとも１個のメモリとの間のインタフェー スに対する第２の解決策が、電気電子技術者協会（Ｉｎｔ口ｌ５ｌｅ　ｏｌ　Ｅ ｌｅｃｊｒｉｅ＊Ｉ　ｒ＋＋ｄ　ＥＩ＊ｃｌｔｏｍｉｃ＊　ＥＢｉａ＠ｅｒＩ。

Ｉｎｃ、）によって、１９９２年１月８日のＳＣＩ信号技術に基づくメモリ側高 帯域幅インタフェース（旧（１−Ｌａｄｖｉｄｌｋ　Ｍｅｍｏｒｙ１１ｓ＋ｌ５ ｃｅ　ＢａＩｅｄ　ｏｎ　ＳＣＩ　ＳｉＨ＊ｌＩ目ｇ　ＴｔｃｈＩｌｏｌｏ（り という題名の参照文書Ｐ１５９６．４Ｄ０．１１の中に示されている。このイン タフェースはＲａｍＬｉｎｋという名称で知られている。

この文書の表題中にも示されたとおり、このインタフェースは５ＣＩ（スケーラ プル・コヒーレント・インタフェース）技術に基づいており、このＳＣＩ技術と は、１つのプロセッサを含むそれぞれのコンポーネントに結び付いたメモリを持 つ余地のあるシステム（スケーラプル・システム）の枠内で、緊密につながれた （緊密に、つまり堅く結合した）多数のマルチプロセッサの物理的相互接続を定 義するものである。このインタフェースはメモリ装置とメモリ・コントローラと の間で、リング状の相互接続によって作られ、また２点間間期リンクを構成する 。

伝送は３種類のパケットで行われる。物理リンクは１０本の導線を含んでおり、 それぞれ１つのクロック信号用、１つの標識信号（フラッグ）用、そして８つの データ信号用である。伝送スルーブツトは、４ナノ秒のクロック周期に対する２ ナノ秒周期でのデータ・オクテツト、すなわち１秒間に５００メガビツトという スループットである。メモリ・コントローラは最大６４個までのメモリに接続で きる。それぞれのメモリはサブリングのコントローラとして振る舞うことができ 、サブリングはやはり最大６４個までのメモリを含むことができる。従って、６ ４個のサブリングを備えたリングは、最大４０９６個のメモリを含むことができ る。従ってこのインタフェース装置は性能が良い。しかしながら、これもやはり 不都合を生じる。

この解決策の大きな不都合は、構成がリングに限定されることである。このイン タフェースはバスを使用していないとはいえ、やはりメモリのうちで、ただ１つ しか活動状態にすることができず、残りは非活動状態（待機状態）に留まってい なければならない。従ってスループットは、メモリのうちの１つと、主コントロ ーラとの間の唯一のリンクのスループットに制限されている。その上、各リンク は、それのメモリ個数に比例する潜伏時間を持っている。従って現実のスルーブ ツトはインタフェースの大きさとともに低下する。これに、交換用プロトコルが さらに一定の低下を招く。

本発明は、容易に拡張でき、しかも管理が容易なスルーブツトの高いインタフェ ースを提供することで、こうした不都合が生じるのを防ぐ。

本発明は、少なくとも１個のプロセッサを含み、そのプロセッサが少なくとも１ 個のメモリーコンポーネントにインタフェースによってつながっているようなシ ステムのうちで、そのインタフェースが双方向シリアル・リンクを含むことを特 徴とするコンピュータシステムを目的としている。

本発明はまた派生的に、列アドレス信号を受信する列セレクタに接続されたメモ リ・マトリックスを含むメモリ・コンポーネントにおいて、列セレクタに接続さ れ、また情報送信器および受信器を直列に含んでいるメモリ側インタフェースを 備えていることを特徴とするメモリ・コンポーネントを目的としている。

本発明はまた派生的に、メモリ・コントローラのうちで、双方向シリアル伝送に 適したコントローラ側インタフェースを少なくとも１つ含むことを特徴とするメ モリ・コントローラをもう１つの目的としている。

本発明の特徴と利点は、好ましい実施例として記載され、付属図面を参照しなが ら行う以下の説明から明らかとなる。

第１図は、本発明による第１のコンピュータシステムの概略図である。

第２図は、第１図に示したコンピュータシステム内で実施したシリアル・リンク 装置の概略図である。

第３Ａ図および第３Ｂ図は、第１図に示したコンピュータシステム内におけるメ モリとメモリのインタフェースとを管理する２通りの方法を説明する情報ブロッ クの概略図である。

第４図は、第１図に示したコンピュータシステム内で使用されるメモリ・コンポ ーネントの概要図である。

第５図は、本発明に準拠した第２のコンピュータシステムの概略図である。そし て 第６図は、本発明に準拠した第３のコンピュータシステムの概略図である。

第１図に概略を示したコンピュータシステム１０は、プロセッサ１１とメモリ１ ２を含んでいる。メモリ１２は、ｎ個の、図示した例では８個の個別メモリ、す なわちメモリ・コンポーネントＭ（ＭＯｌＭｌｌ、、、Ｍ４１．、、Ｍ７）から 構成されている。インタフェース１３はプロセッサ１１をメモリ１２につないで いる。

第１図に図示した例において、インタフェース１３は８個の双方向シリアル・リ ンクＳＬ　（ＳＬＯｌＳＬＩｌ、、、５Ｌ４１、、、ＳＬ？）で構成され、それ らがそれぞれプロセッサ１１をメモリＭＯ−Ｍ７につないでいる。図示した例で 用いられている各双方向シリアル・リンクは双方向通信線路１４を含んでおり、 線路１４はそれの両端にそれぞれコントローラ側インタフェース１５と、メモリ 側インタフェース１６とを備えており、メモリ側インタフェースはそれぞれのメ モリ・コンポーネントＭに組み込まれている。コントローラ側インタフェース１ ５は、一般にメモリ・コントローラと呼ばれるプロセッサ１１の入出力制御装置 １７内に組み込まれており、また図示した例においては、双方向パラレル・リン ク１８を介してプロセッサ１１につながれている。

第１図に示したようなただ１本の双方向通信線路を使う代わりに、１方向通信線 路を２本使用することも当然可能である。

第２図に、互いに逆向きの２本の１方向通信線路１４０を含むシリアル・リンク ＳＬを概要図の形で”示す。このシリアル・リンクの詳細な説明は、本出願人に よる特許出願ＥＰ−Ａ−０４４１６８４、ＥＰ−Ａ−０４６６５９１、ＥＰ−Ａ −０４６６５９２、ＥＰ−Ａ−０４６６５９３の中に記載されている。第２図に 示したリンクを実現するために使用できる遅延回路の詳細な実施例が、本出願人 による特許出願ＥＰ−Ａ−０４９３１４９およびＥＰ−Ａ−０４９３１５０に記 載されている。

要するに、第２図に概要を示した例においては、コントローラ側インタフェース １５とメモリ側インタフェース１６は、同じものであり、またそれぞれが、２本 の線路１４０のいずれかを通じて送信するための送信器４０と、もう一方の線路 １４０の受信器５０とを含んでいる。各送信器４０はデータ用パラレル入力端子 Ｄｉｎと、クロック信号ＣＬの入力端子と、ゼロ・リセット信号Ｒ３の入力端子 と、そしてシリアル出力端子Ｓ−０を含んでいる。送信器には、データ用パラレ ル入力端子Ｄｉｎとクロック信号入力端子ＣＬに接続され、またパラレル・デー タ信号を送り出す入力バッファ４１と、クロック信号ＣＬとゼロ・リセット信号 Ｒ３とパラレル・データ信号ＤＳとを受信し、シリアル伝送信号ＴＳを送り出す シリアル化エンコーダ４２と、シリアル伝送信号ＴＳを送信器のシリアル出力端 子Ｓ−ｏに印加する出力増幅器４３が組み込まれている。

各受信器５０はシリアル入力端子Ｓ−ｉとパラレル出力端子Ｄｏｕｔを備えてお り、また線路１４０から受信したシリアル伝送信号ＴＳを波形整形する入力増幅 器５１と、入力増幅器５１から出力信号ＴＳを受信して、その信号からクロブク 信号ｃＬＩＩ元するクロックコレクタ５２と、人力増幅器５１からの出力信号Ｔ Ｓと復元したクロック信号ＣＬとを受信し、パラレル・データ信号ＲＤを送り出 す非シリアル化デコーダ５３と、パラレル・データ信号ＲＤと復元したクロック 信号ＣＬを受信して、パラレル出力信号を出力端子Ｄｏｕｔに供給するバッファ ５４とを含んでいる。それぞれの線路１４０は、情報ブロックのアドレスを搬送 することができる。その上、前述の参照書類での実施例において説明したとおり 、クロック信号ＣＬをシリアル伝送信号の中に暗号化し、そうすることで透明化 することができる。

第１図に示したように、ただ１本の線路を介して双方向通信を実現するためには 、本出願人の特許出願書ＥＰ−Ａ−０５０４０６０、ＥＰ−Ａ−０５０４０６１ 、ＥＰ−Ａ−０５０４０６２およびＥｒ’−Ａ−０５０４０６３を参照すればよ い。この場合、コントローラ側インタフェース１５とメモリ側インタフェース１ ６は第２図に図示したものと似ており、また同一線路１４を通じて双方向通信を 実現するために、それぞれが第４図に示す追加手段６０を含んでいる。同様に、 双方向線路１４も情報ブロックのアドレスを搬送することができ、またクロック 信号ＣＬをシリアル伝送信号ＴＳ中に暗号化できる。

プロセッサ１１によるメモリ１２およびシリアル・リンクＳＬの管理は、コンピ ュータシステム１０の特定の用途に合わせて選択される多くの方法に従って行う ことができる。例えば、それぞれのシリアル−リンクＳＬが１秒当り１ギガビツ トのスループットを持ち、また希望する全スルーブツトが１秒当り１ギガオクテ ツト、すなわち１つのシリアル０リンクＳＬの８倍の速さであると仮定する。従 ってこの場合、インタフェース１３は８つのシリアル・リンク５ＬＯ−３Ｌ７で 構成される。

従って、インタフェース１３の中では、すべてのリンク５ＬＯ−３Ｌ７が同時に 、並列に機能している。故にインタフェース１３は、各メモリーコンポーネント Ｍの平均スループットと比較して諸元を決定でき、しかもその平均スループット を、本発明により、各シリアル・リンクＳＬの最大スルーブツト、現在のところ １秒当り１ギガビット程度とすることができる。

また、メモリ１１へのアクセス時間６４ナノ秒のうちに、６４ビツトから成るブ ロック１９を格納できるものと仮定する。

各ブロック１９はプロセッサ１１によって、パラレル・リンク１８を通じてメモ リ・コントローラ１７へと伝送される。メモリ１２とそのインタフェース１３を 管理する方法の第１の実施例に従えば、情報をコントローラ１７によって分割し 、その各ブロック１９を、８つのシリアル・リンク５ＬＯ−８Ｌ７のぞれぞれに 次々と伝送する。

第３Ａ図と第３Ｂ図はブロック１９の概略図であるが、この場合のブロックは、 メモリ１１およびインタフェース１３の管理方法について、今説明したばかりの 特性を持ったあと２つの可能な実施例を説明するように編成されている。この２ つの実施例では、第１図には示されていない９番目のメモリ・コンポーネントＭ ８を差し挟むのが有利であるが、しかしこれも他のメモリ・コンポーネントＭＯ −Ｍ７と同じように、９番目の双方向シリアル・リンクＳＬ８を介して接続する ことになる。メモリ・コンポーネントＭ８は、説明した実施例の８つのメモリ・ コンポーネントＭＯ−Ｍ７から成るグループのうちで、故障したメモリ・コンポ ーネントの代用メモリとして役立つ。９番目のメモリＭ８の使用については、文 書ＥＰ−Ａ−０３７３０４３に説明がある。

第３Ａ図に示した第１の実施例に従えば、６４ビツトから成るブロック１９は８ つのオクテツト２０に分割され、第３Ａ図の中で水平矢印で概略的に図示したと おり、それらのオクテツトをメモリ・コントローラ１７が８つのリンク５ＬＯ− ８Ｌ７を介してそれぞれ８つのメモリ・コンポーネントＭＯ−Ｍ７に伝送する。

さらに、パリティ・オクテツト２１をブロック１９に付は加える。パリティ・オ クテツト２１は、オクテツト２０の第１ビツトを分析することで、次いで第２ビ ツトを分析することで、次いでオクテツト２０の８番目の最終ビットまでパリテ ィを反復分析することで得られる。パリティ分析は、第３図の中でパリティ・オ クテツト２１の方を向いた垂直矢印線によって表されている。パリティ・オクテ ツト２１は９番目のメモリ・コンポーネントＭ８に、対応するシリアル・リンク ＳＬ８を介して伝送される。８つのメモリ・コンポーネントＭＯ−Ｍ７のうちの いずれか、あるいは８つのシリアル・リンク５ＬＯ−８Ｌ７のうちのいずれかが 故障しても、故障メモリ内に含まれた情報は失われないことが理解される。実際 、９番目のメモリ・コンポーネントＭ８中のパリティ・オクテツト２１を使用す ることで、故障コンポーネント内に含まれていた情報の復元が可能となる。９番 目のコンポーネントを使用するもう１つの利点は、故障コンポーネントを修理す るのに、通電したままでそれを切り離すことが可能となることと、メモリ１２と そのインタフェース１３の保守がかなり易しくなることである。

第３Ｂ図は、第３Ａ図のブロックと類似したブロック１９０図であり、メモリ１ ２とそのインタフェース１３の管理方法の別の実施例を説明している。この方法 に従えば、第３Ｂ図において垂直の矢印線で示したとおり、８つのオクテツト２ ０の第１ビツトから作られるオクテツトを１番目のシリアル・リンクＳＬＯを通 じて１番目のメモリ・コンポーネントに伝送し、８つのオクテツト２０の第２ビ ツトから作られるオクテツトを２番目のメモリーコンポーネントＭ１に伝送し、 これを、８つのオクテツトの最終ビットから作られる８番目のオクテツトを８番 目のメモリ・コンポーネントＭ７に伝送するまで反復して続ける。パリティ・オ クテツト２１は、８つのオクテツト２０の８つのパリティ・ビットから作られ、 ９番目の双方向シリアル・リンクＳＬ８を介して９番目のメモリ・コンポーネン トＭ８に伝送される。

第４図は、本発明に準拠したメモリ１２のメモリ・コンポーネントＭの概要図で ある。各メモリ・コンポーネントＭは、従来どおりの方法により、メモリ・マト リックス２２から作られている。マトリックス２２の各点は、１ビツトを格納す るのに割り当てられている。図示した実施例は、本出願の導入部に記載した実施 例であり、これに従えば、メモリ・コンポーネントＭは１６メガビツトのＤＲＡ Ｍであり、２１４行、２”（１０２４）列のマトリックスで構成されている。メ モリ・マトリックス２２は、行アドレス信号ＲＡＳを受信する行デコーダ２３に 接続されている。このように、行デコーダ２３はマトリックス２２の中で、１０ ２４ビツトで構成され、ＲＡＳ信号によって指定されたアドレスを持つ行りを選 択する。メモリ・マトリックス２２はまた、列セレクタ２４にも接続されており 、この列セレクタは列アドレス信号ＣＡＳを受信し、またマルチプレクサとして 働く。選択された情報行りは、第４図の矢印によって概略的に示したとおり、列 セレクタ２４に入力される。従来メモリの列セレクタ２４は、行りの１０２４ビ ツトの中から、ＣＡＳ信号によって指定された列に置かれたビットを選択する。

この選択は、メモリφアドレッシングのサイクルごとに、つまりメモリへのアク セスごとに行われる。ただ１つのビットを選ぶこの従来の場合には、アドレッシ ングには２４ビツト使用する必要がある。本発明に準拠した前述の実施例におい て、ビットは６４ビツトから成るブロック１９ごとにメモリーコンポーネントＭ に入りたり、出たりすることができたことを見てきた。

従って、行りはこの場合、６４ビツトから成る１６個のブロック１９に分けられ 、またセレクタ２４は、メモリ・アドレッシング・サイクルごとに、本発明に準 拠したメモリ・コンポーネントＭ内で使用されているＣＡＳ信号によって指定さ れたアドレスを持ったブロック１９を選択するだけでよい。本発明に準拠したメ モリ・コンポーネントＭのセレクタ２４は、従って、より単純にでき、また列ア ドレス信号ＣＡＳは、前述の例における２４ビツトの代わりに、１８ビツトしか 必要としない。選択されたブロック１９は、やはり第１図と第２図に示したとお り、シリアル・リンクＳＬのメモリ側インタフェース１６に印加される。第４図 に示した実施例において、メモリ側インタフェース１６は、第２図に示したよう に送信器４０と受信器５０を含んでおり、また同様に、双方向伝送制御装置！６ ０は送信器４０と受信器５０を入出力端子５−ｉｏにつなぎ、その入出力端子は シリアル・リンクＳＬのただ１本の伝送線路１４に接続される。送信器４０の入 力端子Ｄｉｎと受信器５０の出力端子Ｄｏｕｔは列セレクタ２４に接続される。

ここに図示した実施例において、アドレス信号がシリアル・リンクＳＬによって 伝送される情報に組み込まれていると仮定すると、メモリ側インタフェース１６ はアドレス発生器２５を含み、アドレス発生器は送信器４０と受信器５０の端子 ＤｉｎおよびＤｏｕｔに接続される。アドレス発生器２５はアドレス信号からＲ ＡＳ信号およびＣＡＳ信号を抜き出し、またＲＡＳ信号およびＣＡＳ信号は、メ モリ・マトリックス２２の中でブロック１９の書込みおよび読出しを行うために 、それぞれ行デコーダ２３と列セレクタ２４に印加される。本発明に準拠したメ モリ・コンポーネントＭ内に、メモリ側インタフェース１６の受信器５０から出 されたブロック１９を書き込むことは、前に説明したのと同じ方法で、ただしそ れを逆向きに適用して処理される。しかしながら、アドレス信号を、シリアル債 リンクＳＬを構成している線路とは別の線路によって伝送することも可能なこと は明らかである。その場合、アドレス発生器２５はその別の線路に直接接続され て、アドレス信号ＲＡＳおよびＣＡＳを生み出す。

本発明の重要なもう１つの利点は、メモリ・コンポーネントＭのハードウェアの 実現法にある。各コンポーネントは入出力端子を４つしか持つことができず、そ れらは第２図に示した実施例において、シリアル入力端子５−ｉ（シリアル・イ ン）、シリアル出力端子５−０（シリアル・アウト）、そして２つの電源端子（ 例えば、電界効果型ＭＯ３技術によるコンポーネントについてはＶ。およびＶｌ 、）である。またこの端子数を、第４図に示したメモリ・コンポーネントの実施 例においては３に減らすことができる。つまりこの場合の実施例では、ただ１本 の線路１４上のシリアル伝送信号の入出力のために、ただ１個の端子５−ｉｏＬ か使用しない。従って、各コンポーネントＭ内にメモリ側インタフェース１６を 追加したための費用の増加は、メモリ・コンポーネントのカプセル封じが容易な ことからもたらされる利益と比較して、最小にすることができる。このようにし て価格を下げながら、同時にスループットと有効通過帯域幅についても、より良 い性能を提供することができる。

第５図に、本発明に準拠したコンピュータシステム１０の実施変形例を概略的に 表す。この変形例は、ある階層構造に従うメモリ１２を、メモリ・コントローラ １７を（第ルベルの）メイン・コントローラとして使用し、またメモリ・コント ローラ１７゛を２次のメモリ・コントローラとして使用して、深さについて従来 方法で拡張したものに対応している。個々の２次コントローラ１７°は、メモリ １２を構成しているいくつかのメモリ・コンポーネントＭにつながれている。２ 次コントローラ１７°に接続されるメモリ・コンポーネントの数は、希望するス ループットによって決定され、図示した例では８つのコンポーネントＭＯ−Ｍ７ となる。メモリ・コンポーネントは、対応する２次コントローラ１７°に、それ ぞれ双方向シリアル・リンク５ＬＯ−３Ｌ７から構成されるインタフェース１３ を介して接続される。各シリアル・リンクは、前の実施例と同じく、２次コント ローラ１７°　に組み込まれたコントローラ側インタフェース１５と、メモリ・ コンポーネントの１つに組み込まれたメモリ側インタフェース１６を備えている 。２次コントローラ１７゛はまた、双方向リンクＢＬによってメイン・コントロ ーラ１７にも接続される。リンクＢＬとして、メイン・コントローラ側インタフ ェース１５°　と２次コントローラ側インタフェース１６′を持ったシリアル・ リンクを使用するのが有利である。それぞれの２次コントローラ１７°は、その 他にセレクタ２６を含んでおり、これが２次コントローラ側インタフェース１６ °をシリアル・リンクＳＬのコントローラ側インタフェース１５につないでいる 。２次コントローラ側インタフェース１６°から受信したシリアル情報中に、ア ドレス信号が組み入れられていると仮定すると、インタフェース１６゛受信器５ ０は非シリアル化した情報をセレクタ２６に送信し、セレクタ２６はアドレス信 号を復元および分析して、どのメモリ・コンポーネントＭがその情報の宛先であ るかを知り、その情報を対応するコントローラ側インタフェース１５に送信する 。このインタフェース１５において、情報は再びシリアル化され、関係するメモ リ・コンポーネントＭに送信される。そのために、セレクタ２６はアドレス信号 分析器と切換え装置を含んでいる。

セレクタ２６はメイン・コントローラ１７からアドレス信号を、リンクＢＬとは 無関係なアドレッシング用リンクを介して直接受信できることが理解される。逆 方向では、もし２次コントローラがただ１つのプロセッサ１１にしか接続されて いなければ、コントローラ側インタフェース１５によってメモリ・コンポーネン トＭから受信した信号は、非シリアル化して分析する必要はない。しかしながら 、もし２次コントローラ１７゛が複数のプロセッサに接続されていたならば、そ れが必要となる。また、双方向リンクＢＬは、インタフェース１３のシリアル・ リンクＳＬと同じ問題に対処する必要はないので、やはりバスで置き替えること ができることが理解される。このように、第５図に示したコンピュータシステム １０は星形の構造を持っている。

この構造はコンピュータシステム１０の潜在時間が最小となるという利点をもた らすが、しかしそれは２次コントローラ１７゛の使用という負担増と引き換えと なる。

第６図に、本発明に準拠したコンピュータシステム１０のもう１つの変形例を示 す。この変形例に従えば、システムはリング状の構造を持つ。第６図に示した実 施例では、メモリ・コンポーネントの数ｍを６に等しく選び、すなわちＭＯ−Ｍ ５とし、それらが直列に接続されて、メモリ・コントローラ１７のシリアル入力 端子Ｓ−ｉからシリアル出力端子Ｓ−ｏまでの間にループを形作っており、また メモリ・コントローラ１７は、第１図に示した例のように、プロセッサ１１に接 続されている。同様に、メモリ・コンポーネントＭ同士の直列接続は、第２図に 示した実施例のように、コンポーネントのシリアル入力端子Ｓ−ｉとシリアル出 力端子Ｓ−ｏを介して、１方向線路１４０を通じて行われる。このように、メモ リ・コントローラ１７から送信されたアドレスは、そのアドレスが関係している メモリ・コンポーネント、例えばコンポーネントＭ２によって捕捉されるために 、メモリ・コンポーネントを順次通り抜けなければならない。このアドレスを持 ったデータは、このコンポーネントＭ２から供給され、またループ内の他のメモ リーコンボーネン）Ｍ３．Ｍ４、Ｍ５を順次通り抜けて、コントローラ１７のシ リアル入力端子Ｓ−３に到着する。従って、このループの中にさらに１つの双方 向シリアル・リンクがあり、前述の実施例では、このシリアル・リンクが、コン トローラ１７の出力端子Ｓ−〇を出発点とする片道シリアル・リンクと、メモリ ・コンポーネントＭ２のシリアル出力端子Ｓ−ｏを出発点とする往復シリアル・ リンクを含み、往路シリアル・リンクは３本の１方向線路１４０を含み、それら の線路が次々と、メモリ・コンポーネントＭＯおよびＭｌのメモリ側インタフェ ース１６を通して、コントローラ１７をメモリ・コンポーネントＭ２につないで いき、一方、復路シリアル・リンクは４本の１方向線路１４０を含んでおり、そ れらの線路がメモリ嗜コンポーネントＭ３、Ｍ４、Ｍ５のメモリ側インタフェー ス１６を通して、メモリ拳コンポーネントＭ２をコントローラ１７につないでい くことが分かる。言い替えると、プロセッサ１１をメモリ・コンポーネントＭ２ につないでいる双方向シリアル・リンクＳＬは、それ以外のメモリ・コンポーネ ントを含めてループを形成しており、それらのメモリ・コンポーネントはそのル ープを形成するように直列に接続されている。従って、このループは、そのルー プを構成しているシリアル・リンクＳＬの各線路のスループットに対応するスル ーブツトを持っている。Ｍ２以外のメモリ・コンポーネントがなければ、第１図 に示すシステム内でメモリ・コントローラ１７をメモリ・コンポーネントＭ２に つなぐリンクＳＬ２が得られる。第６図に示すコンピュータシステムの実施例に おいて、メモリ１２は６つのメモリ・コンポーネントＭＯ−Ｍ５からなること、 およびメモリ１２のインタフェース１３はプロセッサ１１とともに、双方向シリ アル・リンクＳＬを含んでおり、このリンクは１方向線路１４０で構成され、こ の線路がメモリ・コントローラ１７の上にループを形成していることが理解され る。従って、ループの利点は、メモリ・コンポーネントの個数ｍを、希望するメ モリ容量に合わせて調整できることである。

さらに一般的に、第６図に示したコンピュータシステム１０は、第５図に示すコ ンピュータシステム１０の中で使われている２次のメモリ・コントローラ１７゛ を必要としないという利点を持っている。またこのシステムは、システムにメモ リ・コンポーネントを追加または削除することで、ループの変更が可能となり、 従って２次メモリ・コントローラを用いる場合とは反対に、使用における自由変 が大いに増す。しかしながら、このシステムはループ内のメモリ・コンポーネン トの数に比例する潜在時間を持っている。従って、ループ内にメモリ・コンポー ネントを追加するとシステムの潜在時間が増加する。それ故、このシステムは、 ある特定のアプリケ−シランにおいて潜在時間に対する所定の要求を満たすこと が可能な場合に有用となる。

もちろん、複合コンピュータシステム１０、つまり例えば、１つ以上のメモリー ループと１つ以上の２次コントローラ１７を含むシステムを設計することは可能 であり、前者では、メモリ・ループはメモリ・コントローラに接続され、長い潜 在時間に対応できるアプリケーションに役立ち、また後者では、極めて短い潜在 時間で作動するアプリケーションに用いられる。同様に、メモリ・コントローラ の階層を増すことも可能なことは明らかである。この場合、ループの使用により メモリ・コントローラを一段削除できるとはいえ、ループをやはりメモリ・コン トローラ１７以外のコントローラに接続できることは明らかである。

一般に、ここで説明した実施例は、本発明が少な（とも１つのプロセッサ１１を 含み、そのプロセッサが少なくとも１つのメモリ・コンポーネントＭにインタフ ェース１３でつながれているコンピュータシステム１０を目的としていることを 十分に浮き彫りにしている。第１図の実施例を参照すると、コンピュータシステ ム１０は複数のメモリ・コンポーネントＭＯ−Ｍ７を含み、これらのメモリ・コ ンポーネントは、並列に並べられた双方向シリアル・リンク５ＬＯ−３Ｌ７を介 してメモリ・コントローラ１７に接続されており、それぞれの双方向シリアル・ リンクは所定の最大スループット（１秒当り１ギガビツト）を持ち、それらのス ループットの合計を、希望する最大スループット（１秒当り１メガオクテツト） に一致させている。それ故、もしあるメモリ・コンポーネントＭの双方向シリア ル・リンクＳＬが十分なスループットを持っているならば、そのコンポーネント を１つだけ使用すればい。従って、本発明に準拠したコンピュータシステムは、 インタフェース１３が双方向シリアル・リンクＳＬを含むという単純な事実によ って特徴付けられる。第２図を参照しながら、双方向シリアル・リンクＳＬがメ モリ側インタフェース１６を持ち、そのインタフェース１６がメモリ・コンポー ネントＭに組み込まれ、そして送信器４０と受信器５０を含んでいれば有利であ ることを見てきた。しかしながら、メモリ側インタフェース１６をメモリ・コン ポーネントＭから分離させてもよいことは明らかであるが、その場合、例えば複 数のメモリ側インタフェース１６を、メモリ・コンポーネントＭから分離させた 同一コンポーネント上で再びまとめることになる。第２図と第６図から、双方向 シリアル・リンクＳＬは、互いに逆向きの少なくとも２本の１方向伝送線路１４ ０から作られていることが明らかとなる。しかしながら第１図と第５図から、双 方向シリアル・リンクは、単純に１本の伝送線路１４から構成できることも明ら かである。当然、メモリ・コントローラ１７は、シリアル・リンク５ＬＯ−８Ｌ ７間の情報分配を管理する。３通りの管理方法が実施例として役立てたが、その うち２つを、第３Ａ図および第３Ｂ図を参照しながら説明した。また本発明は、 プロセッサの数が１でも、複数でも、スループットの高いすべてのコンピュータ システムに適用できるが、とりわけ、マルチプロセッサコンピュータシステムに 適していることも明らかである。

第５図から、あるメモリ・コンポーネントＭとプロセッサ１１間の双方向シリア ル・リンクＳＬはループを形成し、そのループの中でそれ以外のメモリ・コンポ ーネントが直列に接続されていることが明らかとなる。第５図において、第１図 の中でただ１つのメモリ・コンポーネントが使用されている場合と同様、メモリ ・コントローラ１７は、単にシリアル・リンクＳＬのコントローラ側インタフェ ース１５からのみ構成されている。この場合、メモリ・コントローラ１７が単純 な構造を持っているような場合と同じく、メモリ・コントローラをプロセッサ１ １に組み込むこともできる。

説明した実施例において、双方向シリアル・リンクＳＬによって伝送される情報 はデータとアドレスを含んでいる。アドレスはシリアル・リンクＳＬとは別に伝 送することもできることを見てきたけれども、アドレスはデータに付は加えたほ うが好ましい。さらに第５図から、異なった階層レベルにあるメモリ・コントロ ーラ間の双方向リンクはバス・リンクであってもよいが、どちらかと言えばシリ アル・リンクのほうがよいことが明らかである。

以上から、本発明はさらに、メモリ・マトリックス２２とメモリ側インタフェー ス１６とを含むメモリーコンポーネントＭをも目的としており、メモリ・マトリ ックス２２は列セレクタ２４に接続され、列セレクタ２４は列アドレス信号ＣＡ Ｓを受信し、そしてメモリ側インタフェース１６は列セレクタに接続され、また シリアル情報用の送信器４０と受信器５０を含んでいる。第２図と第６図から、 送信器と受信器は、双方向シリアル・リンクの、都合２本の１方向伝送線路１４ ０に割り当てられていることが分かる。しかしながら、第１図、第４図、および 第５図においては、送信器と受信器は双方向シリアル伝送線路１４を適して、双 方向伝送制御装置に接続されている。やはり第４図を参照しながら、列セレクタ ２４は、メモリ会アドレッシング周期中に、すなわちメモリーコンポーネントＭ へのアクセス時間の間に、所定のビット・ブロック１９をマトリックス２２の行 して書込みや読出しをするのに適していることを見てきた。一般的に、それぞれ のブロックは、所定の長さを大きく変動させても構わないことが明らかである。

極端な場合、長さは理論上２ビツトから、行りの全ビットまで可能であり、後者 の場合、行して作られるブロックは１つしかない。さらに、第４図に示したメモ リ側インタフェース１６は、アドレス発生器２５を含んでおり、このアドレス発 生器２５が、シリアル伝送信号ＴＳ（第２図）を基にして、あるいは変形例にお いては、双方向シリアル・リンクＳＬとは無関係な手段を基にして、行アドレス 信号ＲＡＳおよび列アドレス信号ＣＡＳを送り出していることを見てきた。

また本発明に準拠したコンピュータシステム１０から、本発明はさらに、１本の 双方向シリアル・リンクに適合した１つのコントローラ側インタフェース１５を 含むメモリ・コントローラ１７を目的としていることがわかる。このことは例え ば、第６図のメモリ・コントローラ１７、あるいは第１図のメモリ・コントロー ラ１７において、メモリ・コンポーネントＭとシリアル・リンクＳＬがそれぞれ １つしかない場合に該当する。第５図から、２次のメモリ畢コントローラ１７° は、また一般には、任意の階層レベルにあるすべてのメモリ・コントローラは、 ２つの双方向シリアル・リンクＳＬに接続された少なくとも２つのコントローラ 側インタフェース１５を含むことができることは明らかである。実際、２次コン トローラ側インタフェース１６°は、シリアル・リンクの代わりにバスと接続す ることもできる。少なくともコントローラ側インタフェース１５が２つ存在する とき、２次のメモリ・コントローラ１７°は選択手段２６を備えており、この選 択手段２６はアドレス信号分析手段と切り換え手段とを含んでいる。アドレス信 号は双方向シリアル・リンクＳＬ、あるいはＢＬ、あるいは別のリンクのいずれ からやって来てもよい。

Claims (11)

【特許請求の範囲】
1. １．少なくとも１つのプロセッサ（１１）を含み、またそのプロセッサ（１１） がインタフェース（１３）によって少なくとも１つのメモリ・コンポーネント（ Ｍ）につながれているようなコンピュータシステム（１０）であって、そのイン タフェースが双方向シリアル・リンク（ＳＬ）を含むことを特徴とするコンピュ ータシステム。
2. ２．前記特許請求の範囲第１項に記載のシステムであって、前記双方向シリアル ・リンク（ＳＬ）がメモリ側インタフェース（１６）を持ち、しかもメモリ側イ ンタフェース（１６）がメモリ・コンポーネント（Ｍ）に組み込まれ、また送信 器（４０）と受信器（５０）を含んでいることを特徴とするシステム。
3. ３．前記特許請求の範囲第１項または第２項に記載のシステムであって、双方向 シリアル・リンク（ＳＬ）が１本の双方向伝送線路（１４）から、あるいは互い に逆向きの少なくとも２本の１方向伝送線路（１４０）から構成されていること を特徴とするシステム。
4. ４．前記特許請求の範囲第１項から第３項のいずれかに記載のシステムであって 、双方向シリアル・リンクによって伝送される情報がデータと、そして好ましく はアドレスを含んでいることを特徴とするシステム。
5. ５．前記特許請求の範囲第１項から第４項のいずれかに記載のシステムであって 、双方向シリアル・リンクがループを形成し、そのループが他のメモリ・コンポ ーネントを含み、それらのメモリ・コンポーネントが直列に接続されていること を特徴とするシステム。
6. ６．前記特許請求の範囲第１項から第５項のいずれかに記載のシステムであって 、そのシステムがメモリ・コンポーネント（Ｍ０−Ｍ７）を含み、それらのメモ リ・コンポーネントが、並列に配置された双方向シリアル・リンク（ＳＬ０−Ｓ Ｌ７）を介してメモリ・コントローラ（１７、１７′）に接続されており、それ ぞれの双方向シリアル・リンクが所定の最大スループットを持ち、それらのスル ープットの合計が、希望する最大スループットにほぼ一致するようにしたことを 特徴とするシステム。
7. ７．メモリ・マトリックス（２２）を含み、そのメモリ・マトリックスは列セレ クタ（２４）に接続され、また列セレクタは列アドレス信号（ＣＡＳ）を受信す るようなメモリ・コンポーネント（Ｍ）であって、そのメモリ・コンポーネント がメモリ側インタフェース（１６）を含み、そのメモリ側インタフェース（１６ ）が列セレクタに接続され、またシリアル情報送信器（４０）およびシリアル情 報受信器（５０）を含んでいることを特徴とするメモリ・コンポーネント。
8. ８．前記特許請求の範囲第７項に記載のメモリ・コンポーネントであって、列セ レクタが、メモリ・アドレッシング・サイクル中にメモリ・マトリックス（２２ ）の１行（Ｌ）での所定ビット・ブロック（１９）の書込み／読出しに適してい ることを特徴とするメモリ・コンポーネント。
9. ９．前記特許請求の範囲第７項または第８項のいずれかに記載のメモリ・コンポ ーネントであって、メモリ側インタフェースがアドレス発生器（２５）を含み、 それにより列アドレス信号を送り出していることを特徴とするメモリ・コンポー ネント。
10. １０．メモリ・コントローラ（１７）であって、そのコントローラが、双方向シ リアル伝送に適したコントローラ側インタフェース（１５）を少なくとも１つ含 んでいることを特徴とするメモリ・コントローラ。
11. １１．前記特許請求の範囲第１０項に記載のメモリ・コントローラ（１７′）で あって、そのコントローラが少なくとも２つのコントローラ側インタフェースお よび選択手段（２６）を含み、コントローラ側インタフェースはそれぞれが、あ る双方向シリアル伝送に適しており、また選択手段（２６）はアドレス信号分析 手段および切り換え手段を含んでいることを特徴とするメモリ・コントローラ。