JPH0746514B2 - Decoder circuit - Google Patents
Decoder circuitInfo
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- JPH0746514B2 JPH0746514B2 JP17107884A JP17107884A JPH0746514B2 JP H0746514 B2 JPH0746514 B2 JP H0746514B2 JP 17107884 A JP17107884 A JP 17107884A JP 17107884 A JP17107884 A JP 17107884A JP H0746514 B2 JPH0746514 B2 JP H0746514B2
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Description
【発明の詳細な説明】 〔技術分野〕 本発明は、絶縁ゲート型の構造をもつ電界効果型トラン
ジスタ（以下IGFETと記す。）を主な構成要素とするも
のであり、大容量で高速度が要求される書き込み消去可
能な不揮発性記憶装置に用いられるデコーダ回路に関す
る。Description: TECHNICAL FIELD The present invention has a field effect transistor (hereinafter referred to as IGFET) having an insulated gate structure as a main constituent element, and has a large capacity and a high speed. The present invention relates to a decoder circuit used in a required non-volatile memory device capable of writing and erasing.
第１図は従来例に係るデコーダ回路の回路図である。Q
111はソースが電源CCに，ドレインが点Ｌに，ゲートが
アドレス入力a1に接続されたＰチヤネル型IGFETであ
る。Q112は電源CCと点Ｌの間にQ111と並列に接続され、
ゲートにアドレス入力a2が接続されたＰチヤネル型IGFE
Tである。Q113はドレインが点Ｌに，ゲートがアドレス
入力a1に，ソースが点Ｍに接続されたＮチャネル型IGFE
Tである。Q114はドレインが点Ｍに，ゲートがアドレス
入力a2に，ソースが接地に接続されたＮチヤネル型IGFE
Tである。Q115はソースが電源CCに，ゲートが点Ｌに，
ドレインが点Ｎに接続されたＰチヤネル型IGFET,Q116は
ドレインが点Ｎに，ゲートが点Ｌに，ソースが接地に接
続されたＮチヤネル型IGFETである。Q117はドレインが
点Ｎに，ゲートが書き込み又は消去モード時に“L"とな
り、書き込み又は消去モードが終了すると“H"になる信
号▲▼が接続されたＮチヤネル型でデイプレツシ
ヨン型のIGFETである。FIG. 1 is a circuit diagram of a decoder circuit according to a conventional example. Q
Reference numeral 111 is a P-channel IGFET in which the source is connected to the power supply CC, the drain is connected to the point L, and the gate is connected to the address input a 1 . Q 112 is connected in parallel with Q 111 between power source CC and point L,
P channel type IGFE with address input a 2 connected to the gate
T. Q 113 is an N-channel IGFE with the drain connected to point L, the gate connected to address input a 1 , and the source connected to point M.
T. Q 114 is an N-channel IGFE with the drain connected to point M, the gate connected to address input a 2 , and the source connected to ground.
T. In Q 115, the source is the power supply CC, the gate is the point L,
The P-channel IGFET, Q 116 , whose drain is connected to the point N, is an N-channel IGFET in which the drain is connected to the point N, the gate is connected to the point L, and the source is connected to ground. Q 117 is an N-channel type depletion type IGFET to which a signal ▲ ▼ whose drain becomes point N and whose gate becomes “L” in the write or erase mode and which becomes “H” when the write or erase mode ends is connected. .
点pp/ccは書き込み又は消去モード時に書き込み制御電
圧Vpp′に，それ以外の場合は電源電圧Vccになるように
外部端子から印加された外部電源であるか、あるいは書
き込み又は消去モード時は昇圧回路により高電圧Vpp′
になり、それ以外の場合は電源電圧Vccになるように内
部回路で制御された内部電源である。Q118はソースが点
pp/ccに，ゲートが点に，ドレインが点Ｑに，基板が
点pp/ccに接続されたＰチヤネル型IGFETである。Q119は
ドレインが点Ｑに，ゲートが点Ｏに，ソースが接地に接
続されたＮチヤネル型IGFETである。Q120はソースが点p
p/ccに，ゲートが点Ｑに，ドレインが点に，基板が点
pp/ccに接続されたＰチヤネル型IGFETである。ここでQ
111,Q112,Q115で示すＰチヤネル型IGFETの基板はすべて
電源CCに接続され、Q113,Q114,Q116,Q119で示すＮチヤ
ネル型IGFETの基板はすべて接地に接続される。またQ
117を除くすべてのIGFETは、エンハンスメント型であ
り、点が第１図のデコーダ回路の出力である。The point pp / cc is the external power supply applied from the external terminal so that it becomes the write control voltage Vpp 'in the write or erase mode and the power supply voltage Vcc in other cases, or the booster circuit in the write or erase mode. Due to high voltage Vpp ′
In other cases, the internal power supply is controlled by the internal circuit so that the power supply voltage becomes Vcc. Q 118 is source point
This is a P-channel IGFET in which the gate is connected to the point, the drain is connected to the point Q, and the substrate is connected to the point pp / cc at pp / cc. Q 119 is an N-channel IGFET with the drain connected to point Q, the gate connected to point O, and the source connected to ground. Q 120 is the source p
p / cc, gate at point Q, drain at point, substrate at point
It is a P-channel IGFET connected to pp / cc. Where Q
The substrates of the P-channel IGFETs denoted by 111 , Q 112 , and Q 115 are all connected to the power supply CC, and the substrates of the N-channel IGFETs denoted by Q 113 , Q 114 , Q 116 , and Q 119 are all connected to ground. Also Q
All IGFETs except 117 are enhancement type, and the point is the output of the decoder circuit of FIG.
次に第１図と第２図を用いて、第１図のデコーダ回路の
動作を説明する。第２図は書き込み又は消去モード時、
および書き込み又は消去モードが終了して読み出しモー
ドに変化した時の信号▲▼，点pp/cc,デコーダ回
路の出力，信号READの電圧の時間変化を示したもので
ある。Next, the operation of the decoder circuit shown in FIG. 1 will be described with reference to FIGS. 1 and 2. Figure 2 shows the write or erase mode
Also, it shows the time change of the signal ▲ ▼, the point pp / cc, the output of the decoder circuit, and the voltage of the signal READ when the write or erase mode is finished and the mode is changed to the read mode.
書き込み又は消去モードになると信号▲▼は“L"
になり（時間t21）、点pp/ccの電圧は書き込み制御電圧
Vpp′まで上昇する。アドレス入力a1,a2が共に“H"の時
デコーダ回路は選択され点Ｌが“L",点Ｎが“H"とな
る。この時Q117のゲートの電圧と点Ｎの電圧との差は
〔−Vcc〕となるので、Q117のしきい値電圧が−Vcc
（Ｖ）以下に設定してあるならば点から電源CCには電
流は流れない。従つて出力の電圧は第２図に示すよう
に書き込み制御電圧Vpp′まで上昇する。一方a1又はa2
が“L"の時デコーダ回路は非選択になり、点Ｌが“H",
点Ｎが“L",出力は“L"となる。When in write or erase mode, signal ▲ ▼ is "L"
(Time t 21 ) and the voltage at the point pp / cc is the write control voltage.
Rises to Vpp '. When the address inputs a 1 and a 2 are both "H", the decoder circuit is selected and the point L becomes "L" and the point N becomes "H". At this time, the difference between the gate voltage of Q 117 and the voltage of point N is [−Vcc], so the threshold voltage of Q 117 is −Vcc.
If set to (V) or less, no current will flow in the power supply CC from the point. Therefore, the output voltage rises to the write control voltage Vpp 'as shown in FIG. On the other hand, a 1 or a 2
Is "L", the decoder circuit is deselected and the point L is "H",
The point N is "L" and the output is "L".
ところで第１図に示すデコーダ回路は一般に以下の
（１），（２）を考慮して設計されている。By the way, the decoder circuit shown in FIG. 1 is generally designed in consideration of the following (1) and (2).
（１）書き込み又は消去モード時、デコーダ回路が選択
された場合において、点に電圧〔Vcc〕（例えば5V）
が印加され、点pp/ccに電圧〔Vpp′〕（例えば20V）が
印加された時にQ118とQ119から構成されるインバータが
反転できるように、Q118の （以下IGFETのゲート長をL,ゲート幅をＷと記す。）をQ
119のW/Lに比べてかなり小さくする。(1) In programming or erasing mode, when the decoder circuit is selected, the voltage [Vcc] (for example, 5V) is applied to the point.
There is applied, so that the inverter composed of Q 118 and Q 119 may inversion when voltage at point pp / cc [Vpp '] (e.g. 20V) is applied, the Q 118 (Hereinafter, the gate length of the IGFET is described as L and the gate width as W).
It is considerably smaller than the W / L of 119 .
（２）書き込み又は消去モード時、デコーダ回路が選択
（出力はVpp′）から非選択になり、点Ｌの電圧が
“H"〔Vcc〕になつた場合、Q118とQ119から構成される
インバータが反転できるように、Q120のW/LをQ116のW/L
とQ117のW/Lに比べてかなり小さくする。(2) In the programming or erasing mode, when the decoder circuit is deselected (the output is Vpp ') and deselected, and the voltage at the point L becomes "H" [Vcc], it is composed of Q 118 and Q 119. as inverter can be reversed, the W / L of the Q 120 of Q 116 W / L
And make it considerably smaller than the W / L of Q 117 .
かかる条件下での動作について説明する。▲▼が
“L"から“H"になり、書き込み又は消去モードが終了す
る（時間t22）と、点pp/cc電圧は電源電圧Vccになる。
書き込み又は消去モード時に出力の容量に充電された
電荷は、点pp/ccの電圧が低下するにともない出力の
容量と、Q120の電流駆動能力（以下、on抵抗と記す。）
で決まる時定数で電源に放電され、最終的には出力Ｏの
電圧は電源電圧Vccになる。前述したように、Q120のW/L
は小さいので、Q120のon抵抗は大きくなり、出力Ｏの電
圧が低下する時定数は、一般に第２図のD1に示すように
大きい。出力Ｏの電圧が電源電圧Vccになると、信号REA
Dが“H"になり、読み出しモードになる（時間t24）。 The operation under such conditions will be described. ▲ ▼ becomes "H" to "L", the write or erase mode is terminated (the time t 22), the point pp / cc voltage becomes the power supply voltage Vcc.
The charge charged in the output capacitance in the write or erase mode is the output capacitance as the voltage at the point pp / cc decreases, and the current drive capacity of the Q 120 (hereinafter referred to as on resistance).
Is discharged to the power supply with the time constant determined by, and finally the voltage of the output O becomes the power supply voltage Vcc. As mentioned above, Q 120 W / L
Is small, the on-resistance of Q 120 is large, and the time constant for the voltage of the output O to decrease is generally large as indicated by D 1 in FIG. When the voltage of output O reaches the power supply voltage Vcc, signal REA
D becomes “H”, and the read mode is set (time t 24 ).
以上述べたように、従来例に係るデコーダ回路によれば
デコーダ回路の出力に付加された容量に充電された電荷
が、高いon抵抗を持つIGFETを通して放電されるので、
書き込み又は消去モードから読み出しモードに変化する
タイミングの設定が複雑で、かつ書き込み又は消去モー
ドから読み出しモードへ変化する時間幅を長く設定する
必要がある。従つて高速度で書き込み又は消去−読み出
しサイクルを行なう用途に不適当である。As described above, according to the decoder circuit according to the conventional example, the charge charged in the capacitance added to the output of the decoder circuit is discharged through the IGFET having a high on resistance,
The setting of the timing for changing from the write or erase mode to the read mode is complicated, and it is necessary to set a long time width for changing from the write or erase mode to the read mode. Therefore, it is unsuitable for high speed write or erase-read cycle applications.
本発明の目的は上記の欠点を除去し、書き込み又は消去
−読み出しサイクルを高速度で行なうことができ、かつ
書き込み又は消去モードから読み出しモードに変化する
タイミングの設定が容易なデコーダ回路を提供すること
にある。An object of the present invention is to eliminate the above-mentioned drawbacks, provide a decoder circuit capable of performing a write or erase-read cycle at high speed, and easily setting the timing of changing from the write or erase mode to the read mode. It is in.
本発明は、複数個のアドレスが入力されるNAND回路と、
前記NAND回路の出力が入力に接続された第１の反転増幅
器と、ドレインが前記第１の反転増幅器の出力に接続さ
れた第１の電界効果型トランジスタと、書き込み又は消
去モード時には第１の電圧が印加され、読み出しモード
時には第２の電圧が印加される第１の節点と、前記第１
の節点と接地の間に挿入され、入力が前記第１の電界効
果型トランジスタのソースに接続された第２の反転増幅
器と、ソースが前記第１の節点に接続され、ゲートが前
記第２の反転増幅器の出力に接続された第２の電界効果
型トランジスタと、前記第１の電界効果型トランジスタ
のソースと前記第２の電界効果型トランジスタのドレイ
ンが接続された第２の節点と、ドレインが前記第２の節
点に，ゲートが書き込み又は消去モードが終了後、一定
期間導通するような信号に，かつソースが接地に接続さ
れた前記第２の電界効果型トランジスタと逆導電型の第
３の電界効果型トランジスタとを有し、前記第２の節点
を出力としたことを特徴とする。The present invention is a NAND circuit to which a plurality of addresses are input,
A first inverting amplifier having an output connected to the input of the NAND circuit, a first field effect transistor having a drain connected to the output of the first inverting amplifier, and a first voltage in a write or erase mode And a first node to which a second voltage is applied in the read mode, and the first node
A second inverting amplifier inserted between the node and the ground, the input of which is connected to the source of the first field effect transistor, and the source of which is connected to the first node and the gate of which is connected to the second node. A second field effect transistor connected to the output of the inverting amplifier; a second node where the source of the first field effect transistor and the drain of the second field effect transistor are connected; At the second node, a third field-conducting transistor having a conductivity type opposite to that of the second field effect transistor having a signal connected to the gate for a certain period after the programming or erasing mode ends and a source connected to the ground is provided. A field effect transistor, and the second node is used as an output.
以下図面を参照して本発明の実施例を説明する。第３図
は本発明の実施例に係るデコーダ回路の回路図である。
第１図の回路図における符号のものは同じものを示して
いる。Q121は、ドレインがデコーダ回路の出力′に，
ゲートが信号DISに，ソースが接地に接続され，基板が
接地に接続されたＮチヤネル型でエンハンスメント型の
IGFETQ121である。信号DISは、通常“L"の電圧状態にあ
るが、書き込み又は消去モードが終了後、一定期間“H"
になるパルスが印加される信号である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 3 is a circuit diagram of a decoder circuit according to the embodiment of the present invention.
The reference numerals in the circuit diagram of FIG. 1 indicate the same things. In Q 121 , the drain is the output of the decoder circuit,
The gate is connected to the signal DIS, the source is connected to ground, and the substrate is connected to ground.
It is IGFETQ 121 . The signal DIS is normally in the “L” voltage state, but is “H” for a certain period after the write or erase mode ends.
Is a signal to which a pulse is applied.
次に実施例の動作について説明する。書き込み又は消去
モード時と読み出しモード時の実施例のデコーダ回路の
動作は、信号DISが“L"になり、Q121が非導通になる状
態であるから従来例の場合とまつたく同一であるので、
説明を省略し、書き込み又は消去モードが終了して読み
出しモードになるまでの動作を第３図，第４図を用いて
説明する。Next, the operation of the embodiment will be described. The operation of the decoder circuit of the embodiment in the write or erase mode and the read mode is the same as the case of the conventional example because the signal DIS becomes "L" and the Q 121 is in the non-conducting state. ,
The description is omitted, and the operation from the end of the write or erase mode to the read mode will be described with reference to FIGS. 3 and 4.
第４図は書き込み又は消去モード時、および書き込み又
は消去モードが終了して読み出しモードに変化した時の
信号▲▼，点pp/cc,デコーダ回路の出力′信号
DIS,信号READの電圧の時間変化を示したものである。▲
▼が“L"から“H"になり、書き込み又は消去モー
ドが終了する（時間t42）と点pp/ccの電圧は従来例と同
様に電源電圧Vccになる。書き込み又は消去モードが終
了すると、信号DISには一定期間“H"になるパルスが印
加される。このため書き込み又は消去モード時に出力
′に付加された容量に充電された電荷は、出力′に
付加された容量とQ121ののon抵抗で決まる時定数で接地
に放電され、出力′の電圧は電源電圧Vccになる。信
号DISの時間幅〔t43−t42〕は、Q121の抵抗onによつて
制御できる。すなわちQ121のon抵抗を小さくすれば時間
幅〔t43−t42〕を短く設定できるし、Q121のon抵抗を大
きくすれば時間幅〔t43−t42〕を長く設定できる。Fig. 4 shows signal ▲ ▼, point pp / cc, output of decoder circuit in write or erase mode, and when write or erase mode ends and the mode changes to read mode.
It shows the time change of the voltage of DIS and signal READ. ▲
▼ becomes "L" to "H", likewise becomes the power supply voltage Vcc and the write or erase mode ends voltage (time t 42) and the point pp / cc prior art example. When the writing or erasing mode is completed, a pulse that is "H" is applied to the signal DIS for a certain period. Therefore, the charge charged in the capacitance added to the output 'in the write or erase mode is discharged to the ground with a time constant determined by the capacitance added to the output' and the on resistance of Q 121 , and the voltage of the output 'is changed. The power supply voltage becomes Vcc. The time width [t 43 −t 42 ] of the signal DIS can be controlled by the resistance on of Q 121 . That It can be set short duration by reducing the on resistance [t 43 -t 42] of Q 121, can be set long duration by increasing the on-resistance of Q 121 [t 43 -t 42].
実施例では、時間幅〔t43−t42〕を短く設定するため
に、Q121のW/Lを大きくしon抵抗を十分小さしている。
このため書き込み又は消去モード時に出力′の容量に
充電された電荷が放電されるスピードは、第４図のD2に
示すように従来例に比べて速い。しかもQ121は書き込み
又は消去モードが終了後、一定期間導通するだけである
から、Q121があることによりデコーダ回路の動作特性
が、従来例の場合と変わることはない、そして出力′
の電圧が電源電圧Vccになると信号READが“H"になり、
読み出しモードになる（時間t44）。In the embodiment, in order to set the time width [t 43 −t 42 ] to be short, the W / L of Q 121 is made large and the on resistance is made sufficiently small.
Therefore, in the write or erase mode, the speed at which the charges stored in the output 'capacitance are discharged is faster than that of the conventional example, as indicated by D 2 in FIG. Moreover, since Q 121 only conducts for a certain period after the write or erase mode ends, the presence of Q 121 does not change the operating characteristics of the decoder circuit from that of the conventional example, and the output '
The signal READ becomes “H” when the voltage of becomes the power supply voltage Vcc,
It will read mode (time t 44).
なお実施例ではNAND回路が２入力の場合について説明し
たが、入力数に制限はない。またQ117は、ゲートが信号
▲▼に接続されたデイプレツシヨン型のＮチヤネ
ル型IGFETの場合を示したが、ゲートが電源CCに接続さ
れたＮチヤネル型でエンハンスメント型のIGFETの場合
においても本発明を適用できることは勿論である。Although the NAND circuit has two inputs in the embodiment, the number of inputs is not limited. Q 117 shows the case of a depletion type N-channel IGFET whose gate is connected to the signal ▲ ▼, but the present invention is also applicable to the case of an N-channel type enhancement IGFET whose gate is connected to the power source CC. Of course, can be applied.
以上説明したように本発明によれば、書き込み又は消去
モード時に出力に充電された電荷が十分低いon抵抗のIG
FETにより放電されるので、放電スピードが高速にな
る。従つて書き込み又は消去モードから読み出しモード
に変化するタイミングの設計が容易になる。又高速度で
書き込み又は消去−読み出しサイクルを行なう用途に適
している。As described above, according to the present invention, the on-resistance IG in which the charge charged in the output in the write or erase mode is sufficiently low
Since it is discharged by the FET, the discharge speed becomes high. Therefore, it becomes easy to design the timing of changing from the write or erase mode to the read mode. It is also suitable for high speed write or erase-read cycles.
第１図は従来例に係るデコーダ回路の回路図，第２図は
第１図の回路動作を説明するための各部の信号波形図，
第３図は本発明の実施例に係るデコーダ回路の回路図，
第４図は第３図の回路動作を説明するための信号波形図
である。Q111,Q112,Q115,Q118,Q120……Ｐチヤネル型IG
FET、Q113,Q114,Q116,Q119,Q121……Ｎチヤネル型IGFE
T、Q117……Ｎチヤネル・デイプレツシヨン型IGFETFIG. 1 is a circuit diagram of a decoder circuit according to a conventional example, FIG. 2 is a signal waveform diagram of each part for explaining the circuit operation of FIG. 1,
FIG. 3 is a circuit diagram of a decoder circuit according to an embodiment of the present invention,
FIG. 4 is a signal waveform diagram for explaining the circuit operation of FIG. Q 111 , Q 112 , Q 115 , Q 118 , Q 120 ...... P Channel type IG
FET, Q 113 , Q 114 , Q 116 , Q 119 , Q 121・ ・ ・ N channel type IGFE
T, Q 117 …… N channel display type IGFET
Claims (1)
と、 前記NAND回路の出力が入力に接続された第１の反転増幅
器と、ドレインが前記第１の反転増幅器の出力に接続さ
れた第１の電界効果型トランジスタと、書き込みまたは
消去モード時には第１の電圧が印加され、読み出しモー
ド時には第２の電圧が印加される第１の節点と、前記第
１の節点と接地との間に挿入され、入力が前記第１の電
界効果型トランジスタのソースに接続された第２の反転
増幅器と、ソースが前記第１の節点に接続され、ゲート
が前記第２の反転増幅器の出力に接続された第２の電界
効果型トランジスタと、前記第１の電界効果型トランジ
スタのソースと前記第２の電界効果型トランジスタのド
レインとが接続され、出力となる第２の節点と、ドレイ
ンが前記第２の節点に、ソースが接地にそれぞれ接続さ
れ、ゲートには書き込みまたは消去モード終了直後で読
み出しモード前の一定時間ゲートをオンしそれ以外の期
間ではオフにする信号が入力され、前記第２の電界効果
型トランジスタとは逆導電型であってそのオン抵抗を小
さくした第３の電界効果型トランジスタとを備え、前記
第１の電界効果型トランジスタはゲートに所定の制御信
号を受けて前記書き込みまたは消去モード時に前記第２
の節点から前記第１の反転増幅器への電流を抑制するこ
とを特徴とするデコーダ回路。1. A NAND circuit to which a plurality of addresses are input, a first inverting amplifier to which an output of the NAND circuit is connected to an input, and a drain to which an output of the first inverting amplifier is connected. 1 field effect transistor, a first node to which a first voltage is applied in a write or erase mode and a second voltage in a read mode, and a first node, and the first node is inserted between the first node and ground. A second inverting amplifier having an input connected to the source of the first field effect transistor, a source connected to the first node, and a gate connected to the output of the second inverting amplifier. A second field effect transistor, a source of the first field effect transistor and a drain of the second field effect transistor are connected to each other, and a second node serving as an output and a drain have the second node. section A source is connected to the ground, and a signal is input to the gate to turn on the gate for a certain period immediately after the end of the write or erase mode and before the read mode, and turn it off during the other period. A third field-effect transistor having a conductivity type opposite to that of the transistor and having a reduced on-resistance, and the first field-effect transistor receives a predetermined control signal at its gate during the write or erase mode. The second
Decoder circuit for suppressing the current from the node to the first inverting amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17107884A JPH0746514B2 (en) | 1984-08-17 | 1984-08-17 | Decoder circuit |
Applications Claiming Priority (1)
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| JP17107884A JPH0746514B2 (en) | 1984-08-17 | 1984-08-17 | Decoder circuit |
Publications (2)
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| JPS6150289A JPS6150289A (en) | 1986-03-12 |
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| JP17107884A Expired - Lifetime JPH0746514B2 (en) | 1984-08-17 | 1984-08-17 | Decoder circuit |
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Families Citing this family (2)
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|---|---|---|---|---|
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| JPS5990292A (en) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | Voltage converting circuit |
-
1984
- 1984-08-17 JP JP17107884A patent/JPH0746514B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6150289A (en) | 1986-03-12 |
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