JPH0746324B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0746324B2 JPH0746324B2 JP62199741A JP19974187A JPH0746324B2 JP H0746324 B2 JPH0746324 B2 JP H0746324B2 JP 62199741 A JP62199741 A JP 62199741A JP 19974187 A JP19974187 A JP 19974187A JP H0746324 B2 JPH0746324 B2 JP H0746324B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cache
- area
- cache memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に係り、特に、メモリアクセスの
高速化に好適な記憶装置の構成を制御する事が可能な情
報処理装置に関する。
高速化に好適な記憶装置の構成を制御する事が可能な情
報処理装置に関する。
従来の装置は、日立のパーソナルコンピユータB16EX（B
16EXハードウエア技術資料，昭59・9,A13−SE−006−
01）の様に、記憶装置の構成としては、読出し専用メモ
リ（ＲＭ）によるBIＳ部と、ダイナミツクメモリに
よるオペレーテイングシステム部，アプリケーシヨンプ
ログラム部から構成されており、特定のアドレスに各々
配置されていた。したがつてMPUの高速化に対応して、
それぞれのメモリの高速版を採用することによつて対処
してきた。
16EXハードウエア技術資料，昭59・9,A13−SE−006−
01）の様に、記憶装置の構成としては、読出し専用メモ
リ（ＲＭ）によるBIＳ部と、ダイナミツクメモリに
よるオペレーテイングシステム部，アプリケーシヨンプ
ログラム部から構成されており、特定のアドレスに各々
配置されていた。したがつてMPUの高速化に対応して、
それぞれのメモリの高速版を採用することによつて対処
してきた。
〔発明を解決しようとする問題点〕 上記従来技術は、MPUの高速化，具体的には、たとえば
クロツク周波数の上昇，演算ビツト幅の向上にあわせ、
利用するメモリデバイスにもアクセスタイム／サイクル
タイムの短かい素子を選択することによつて、対応して
きたわけで、メモリシステムに対する何らの工夫もされ
ていない。
クロツク周波数の上昇，演算ビツト幅の向上にあわせ、
利用するメモリデバイスにもアクセスタイム／サイクル
タイムの短かい素子を選択することによつて、対応して
きたわけで、メモリシステムに対する何らの工夫もされ
ていない。
高速小容量のスタテイツクRAMをキヤツシユメモリとし
て用いることはあつても、ＲＭおよび表示用のデータ
メモリを除く、全てのダイナミツクRAM領域をキヤツシ
ユ対象とし、キヤツシユメモリの効率（ヒツト率）向上
についての配慮がされておらず、キヤツシユメモリ採用
の利点が生かしきれていなかつた。また、もうひとつの
極端な高速化手法としては、ＲＭを除く全ての領域を
高速のスタテイツクRAMとする方法もあるが、これはパ
ーソナルコンピユータ．ワークステーシヨンの価格帯で
はとれない。
て用いることはあつても、ＲＭおよび表示用のデータ
メモリを除く、全てのダイナミツクRAM領域をキヤツシ
ユ対象とし、キヤツシユメモリの効率（ヒツト率）向上
についての配慮がされておらず、キヤツシユメモリ採用
の利点が生かしきれていなかつた。また、もうひとつの
極端な高速化手法としては、ＲＭを除く全ての領域を
高速のスタテイツクRAMとする方法もあるが、これはパ
ーソナルコンピユータ．ワークステーシヨンの価格帯で
はとれない。
本発明の目的は、数種類の方式のメモリをプログラムの
要求にあわせて、適切に割当てることにより、意味のあ
る範囲の価格で、高速なメモリアクセスを実現すること
にある。
要求にあわせて、適切に割当てることにより、意味のあ
る範囲の価格で、高速なメモリアクセスを実現すること
にある。
上記目的は、ハードウエア制御用のBIＳやオペレーテ
イングシステムなどのプログラム内容が固定したシステ
ムプログラムをＲＭ化し、さらに高速アクセスが要求
される割込処理用のベクタなどを格納するためにスタテ
イツクRAMを用い、その他のアプリケーシヨンプログラ
ムを大容量のダイナミツクRAMとキヤツシユメモリの組
合わせとし、さらに、キヤツシユメモリの対象をプログ
ラムの優先度に応じてダイナミツクに切換えられる構造
とすることによつて達成される。
イングシステムなどのプログラム内容が固定したシステ
ムプログラムをＲＭ化し、さらに高速アクセスが要求
される割込処理用のベクタなどを格納するためにスタテ
イツクRAMを用い、その他のアプリケーシヨンプログラ
ムを大容量のダイナミツクRAMとキヤツシユメモリの組
合わせとし、さらに、キヤツシユメモリの対象をプログ
ラムの優先度に応じてダイナミツクに切換えられる構造
とすることによつて達成される。
すなわち、ＲＭ以外の全領域をキヤツシユの対象とす
ると、キヤツシユメモリの容量及びプログラムの局所性
の２つの理由より、全体を通してのヒツト率すなわち全
メモリアクセス中のキヤツシユメモリにコピーされてい
る確率が下がりキヤツシユ採用の効果がうすれるからで
ある。
ると、キヤツシユメモリの容量及びプログラムの局所性
の２つの理由より、全体を通してのヒツト率すなわち全
メモリアクセス中のキヤツシユメモリにコピーされてい
る確率が下がりキヤツシユ採用の効果がうすれるからで
ある。
本発明は、高速なCPUに対応したメモリアクセスを実現
するため、数種類の方式のメモリを用い、BIS,オペレ
ーテイングシステムなどのシステムプログラムをＲＭ
化し、また前記オペレーテイングシステムのワークエリ
アとしてスタテイツクRAMを用いることにより、電源投
入後直ちにBIS,オペレーテイングシステムが動作し、
別途設けられたキーボードの操作により、ユーザが必要
とするアプリケーシヨンプログラムを、別途設けられた
補助記憶より、ダイナミツクRAMに転送する。この様に
して、アプリケーシヨンプログラム（以降AP）がダイナ
ミツクRAMに格納されること、以降はユーザのキーボー
ド操作に応じて、ワープロ処理では漢字入力，作表処理
では数値入力が前記APの制御のもとで行われる。この場
合、ＲM,スタテイツクRAMより低速なダイナミツクRAM
に対しては、キヤツシユメモリシステムを付加し、メモ
リアクセスの高速化を達成してアプリケーシヨンプログ
ラムを実行する場合の応答を高速化する。本発明はとく
に、このキヤツシユ対象となるダイナミツクRAM領域
を、キヤツシユコントローラへのパラメータ設定により
任意に設定し、限定することにより全領域を対象とした
場合よりもヒツト率を向上させる。
するため、数種類の方式のメモリを用い、BIS,オペレ
ーテイングシステムなどのシステムプログラムをＲＭ
化し、また前記オペレーテイングシステムのワークエリ
アとしてスタテイツクRAMを用いることにより、電源投
入後直ちにBIS,オペレーテイングシステムが動作し、
別途設けられたキーボードの操作により、ユーザが必要
とするアプリケーシヨンプログラムを、別途設けられた
補助記憶より、ダイナミツクRAMに転送する。この様に
して、アプリケーシヨンプログラム（以降AP）がダイナ
ミツクRAMに格納されること、以降はユーザのキーボー
ド操作に応じて、ワープロ処理では漢字入力，作表処理
では数値入力が前記APの制御のもとで行われる。この場
合、ＲM,スタテイツクRAMより低速なダイナミツクRAM
に対しては、キヤツシユメモリシステムを付加し、メモ
リアクセスの高速化を達成してアプリケーシヨンプログ
ラムを実行する場合の応答を高速化する。本発明はとく
に、このキヤツシユ対象となるダイナミツクRAM領域
を、キヤツシユコントローラへのパラメータ設定により
任意に設定し、限定することにより全領域を対象とした
場合よりもヒツト率を向上させる。
以下本発明の一実施例を第１図〜第３図により説明す
る。
る。
第２図は本発明が適用される情報処理装置の構成を示
し、第３図は同様に主メモリのメモリマツプを示す。第
２図で１はMPU（マイクロ・プロセツサ・ユニツト,Micr
o Processor Unit）,2は主メモリ，そのうち21はＲＭ
（リード・オンリー・メモリ,Read Only Memory）,22は
SRAM（スタテイツク・ランダム・アクセス・メモリ,Sta
tic Random Access Memory）,23はDRAM（ダイナミツク
・ランダム・アクセス・メモリ,Dynamic Random Access
Memory）,3はキヤツシユコントローラ,4はキヤツミユ
メモリ,5はFDC/HDC（フロツピー・デイスク・コントロ
ーラ,Floppy Disk Controller,ハード・デイスク・コン
トローラ,Hard Disk Controller）,6はFDD/HDD（フロツ
ピー・デイスク・ドライバー,Floppy Disk Driver,ハー
ド・デイスク・ドライバー,Hard Disk Driver）,7はシ
リアルインタフエース,8はキーボード,9,10はCRTC（カ
ソード・レイ・チユーブ・コントローラ,Cathode Raytu
be Controller）,CRT（カソード・レイ・チユーブ,Cath
ode Ray tube）である。なお100はMPU1のアドレス／デ
ータバスの総称,200は本発明に係るキヤツシユコントロ
ーラ３とキヤツシユメモリ４間の制御線である。
し、第３図は同様に主メモリのメモリマツプを示す。第
２図で１はMPU（マイクロ・プロセツサ・ユニツト,Micr
o Processor Unit）,2は主メモリ，そのうち21はＲＭ
（リード・オンリー・メモリ,Read Only Memory）,22は
SRAM（スタテイツク・ランダム・アクセス・メモリ,Sta
tic Random Access Memory）,23はDRAM（ダイナミツク
・ランダム・アクセス・メモリ,Dynamic Random Access
Memory）,3はキヤツシユコントローラ,4はキヤツミユ
メモリ,5はFDC/HDC（フロツピー・デイスク・コントロ
ーラ,Floppy Disk Controller,ハード・デイスク・コン
トローラ,Hard Disk Controller）,6はFDD/HDD（フロツ
ピー・デイスク・ドライバー,Floppy Disk Driver,ハー
ド・デイスク・ドライバー,Hard Disk Driver）,7はシ
リアルインタフエース,8はキーボード,9,10はCRTC（カ
ソード・レイ・チユーブ・コントローラ,Cathode Raytu
be Controller）,CRT（カソード・レイ・チユーブ,Cath
ode Ray tube）である。なお100はMPU1のアドレス／デ
ータバスの総称,200は本発明に係るキヤツシユコントロ
ーラ３とキヤツシユメモリ４間の制御線である。
第２図と第３図を用いて、本発明が適用される情報処理
装置の動作を述べる。第２図のシステムで電源が投入さ
れると、ＲM21に格納されているBIＳ（ベイシツク
・インプツト・アウトプツト・システム,Basic Input O
ut System）11が起動され、キーボード８からのコマン
ドにもとづき所定の制御を行なう。たとえば、ユーザが
フオートラン言語を用いたい旨をキーボード８によりう
ち込んだ場合を想定すると、BIS11はオペレーテイン
グシステム13と連携して、補助記憶６に格納されている
フオートランコンパイラを主メモリ２中のDRAM23に転送
し、フオートラン言語を利用可能状態とする。この時
に、例えば第３図のAP1の領域にフオートランコンパイ
ラが入る。また、同様な手順でマルチタスク用にAP2,AP
3が格納されているということを想定する。
装置の動作を述べる。第２図のシステムで電源が投入さ
れると、ＲM21に格納されているBIＳ（ベイシツク
・インプツト・アウトプツト・システム,Basic Input O
ut System）11が起動され、キーボード８からのコマン
ドにもとづき所定の制御を行なう。たとえば、ユーザが
フオートラン言語を用いたい旨をキーボード８によりう
ち込んだ場合を想定すると、BIS11はオペレーテイン
グシステム13と連携して、補助記憶６に格納されている
フオートランコンパイラを主メモリ２中のDRAM23に転送
し、フオートラン言語を利用可能状態とする。この時
に、例えば第３図のAP1の領域にフオートランコンパイ
ラが入る。また、同様な手順でマルチタスク用にAP2,AP
3が格納されているということを想定する。
あるユーザがAP1のみを利用している場合を考えると、A
P1を格納する領域をキヤツシユ対象領域とすれば、メモ
リアクセスが高速化される。現状のパーソナルコンピユ
ータなどの情報処理装置では主メモリ1MB程度が標準で
あり、64KB以下のキヤツシユメモリでもヒツト率80〜90
％を確保しているが、今後の動向を考えると、アドレス
空間の増大が進み16MB規模の主メモリが平均的になるこ
とが予想され、64KB以下のキヤツシユでは対象とする主
メモリ空間が膨大すぎることから、ヒツト率の低下が考
えられる。この様に膨大なメモリ空間を占有する形態で
は、マルチタスク処理がとられることが多く前述のAP2,
AP3などが並行して動くことになる。その場合、AP2とAP
3の双方が高速に動くことがベストではあるが、AP2,AP3
に要するメモリ容量が大きい場合には、双方の領域をキ
ヤツシユメモリでサポートしても必ずしもヒツト率が向
上しない。したがつて優先度の高いタスクたとえばAP2
領域のみをキヤツシユ対象としてヒツト率を向上するこ
とが考えられ、本発明では、第１図のように構成し、こ
れを実施した。
P1を格納する領域をキヤツシユ対象領域とすれば、メモ
リアクセスが高速化される。現状のパーソナルコンピユ
ータなどの情報処理装置では主メモリ1MB程度が標準で
あり、64KB以下のキヤツシユメモリでもヒツト率80〜90
％を確保しているが、今後の動向を考えると、アドレス
空間の増大が進み16MB規模の主メモリが平均的になるこ
とが予想され、64KB以下のキヤツシユでは対象とする主
メモリ空間が膨大すぎることから、ヒツト率の低下が考
えられる。この様に膨大なメモリ空間を占有する形態で
は、マルチタスク処理がとられることが多く前述のAP2,
AP3などが並行して動くことになる。その場合、AP2とAP
3の双方が高速に動くことがベストではあるが、AP2,AP3
に要するメモリ容量が大きい場合には、双方の領域をキ
ヤツシユメモリでサポートしても必ずしもヒツト率が向
上しない。したがつて優先度の高いタスクたとえばAP2
領域のみをキヤツシユ対象としてヒツト率を向上するこ
とが考えられ、本発明では、第１図のように構成し、こ
れを実施した。
第１図は、本発明のキヤツシユコントローラ３の内容を
示し、MPUが必要に応じてデータバス1001によりキヤツ
シユコントローラ３内のチツプセレクト回路33にキヤツ
シユ領域設定パラメータ307を送り、第３図に示すメモ
リマツプ中の指定領域のみをキヤツシユ対象領域とす
る。
示し、MPUが必要に応じてデータバス1001によりキヤツ
シユコントローラ３内のチツプセレクト回路33にキヤツ
シユ領域設定パラメータ307を送り、第３図に示すメモ
リマツプ中の指定領域のみをキヤツシユ対象領域とす
る。
通常は、ＲＭ領域11,13,表示メモリ領域14だけを、ア
ドレスデコーダ32で除外するが、今回はさらにアプリケ
ーシヨンプログラム（AP）領域12の中の任意の領域だけ
を選択できるように、アドレスデコーダ32の出力301〜3
03をチツプセレクト回路33に入力し、前述のパラメータ
との論理積をとり、キヤツシユ対象か否かを示す主記憶
領域情報304を生成する。この例ではAP領域を３つに分
け、307中の３ビツトとの論理積で主記憶領域情報304を
作る。以下に詳しくキヤツシユコントローラ３の動作を
説明する。
ドレスデコーダ32で除外するが、今回はさらにアプリケ
ーシヨンプログラム（AP）領域12の中の任意の領域だけ
を選択できるように、アドレスデコーダ32の出力301〜3
03をチツプセレクト回路33に入力し、前述のパラメータ
との論理積をとり、キヤツシユ対象か否かを示す主記憶
領域情報304を生成する。この例ではAP領域を３つに分
け、307中の３ビツトとの論理積で主記憶領域情報304を
作る。以下に詳しくキヤツシユコントローラ３の動作を
説明する。
第４図にチツプセレクト回路33の構成を示す。図で331
はパラメータレジスタ,332,333は論理積，論理和回路で
ある。
はパラメータレジスタ,332,333は論理積，論理和回路で
ある。
第４図では簡単とするためパラメータレジスタ331を３
ビツトとし、３領域を選択する場合を記述したが、一般
的にｎビツトとしてｎ領域を選択できる。
ビツトとし、３領域を選択する場合を記述したが、一般
的にｎビツトとしてｎ領域を選択できる。
ここで第３図のAP1〜AP3が各々128KBであると仮定し、A
P1の先頭が128000番地（20000）16進とする。アドレス
デコーター32は、各々AP1〜AP3に対して20000〜3FFFF,4
0000〜5FFFF,6000〜7FFFFのとき“1"となるデコート出
力301〜303を出力する。したがつてバラメータレジスタ
331に図のように100と設定すると論理積回路332により3
01のみが選ばれ20000〜3FFFFすなわちAP1だけが主記録
領域としてえらばれる。
P1の先頭が128000番地（20000）16進とする。アドレス
デコーター32は、各々AP1〜AP3に対して20000〜3FFFF,4
0000〜5FFFF,6000〜7FFFFのとき“1"となるデコート出
力301〜303を出力する。したがつてバラメータレジスタ
331に図のように100と設定すると論理積回路332により3
01のみが選ばれ20000〜3FFFFすなわちAP1だけが主記録
領域としてえらばれる。
さて、第１図において、MPUアドレスバス1002に、MPUア
ドレスデータｌビツト（ｎ＋ｍビツト）が出力される
と、ｎをタグ情報,mをインデツクス情報に割当て、ｍに
よりキヤツシユメモリ４中のデータメモリ41とタグメモ
リ42をアクセスする。ここでタグは主メモリ２のコピー
がキヤツシユメモリ４に存在するか否かを示し、タグメ
モリ42に記憶されているので、MPU1からのアクセス時
に、MPUアドレスに含まれるタグ（ｎビツト）との一致
をヒツト判定部31でとり、一致した場合、すなわちヒツ
ト時にはキヤツシユメモリ４にコピーありとしてデータ
メモリ41の出力ＳビツトをMPUに送る。不一致つまりミ
スヒツトのときには主メモリをリフアし、キヤツシユに
コピーをとる。このときに前述の主記憶領域情報304が
生成されない場合つまりキヤツシユ対象外領域では、ミ
スヒツトしてもコピーをキヤツシユデータメモリ41にと
らない。したがつてキヤツシユ対象領域外の余分なデー
タがコピーされないため参照の局所性に対応したコピー
がキヤツシユに存在するのでヒツト率が実質的に向上す
る。
ドレスデータｌビツト（ｎ＋ｍビツト）が出力される
と、ｎをタグ情報,mをインデツクス情報に割当て、ｍに
よりキヤツシユメモリ４中のデータメモリ41とタグメモ
リ42をアクセスする。ここでタグは主メモリ２のコピー
がキヤツシユメモリ４に存在するか否かを示し、タグメ
モリ42に記憶されているので、MPU1からのアクセス時
に、MPUアドレスに含まれるタグ（ｎビツト）との一致
をヒツト判定部31でとり、一致した場合、すなわちヒツ
ト時にはキヤツシユメモリ４にコピーありとしてデータ
メモリ41の出力ＳビツトをMPUに送る。不一致つまりミ
スヒツトのときには主メモリをリフアし、キヤツシユに
コピーをとる。このときに前述の主記憶領域情報304が
生成されない場合つまりキヤツシユ対象外領域では、ミ
スヒツトしてもコピーをキヤツシユデータメモリ41にと
らない。したがつてキヤツシユ対象領域外の余分なデー
タがコピーされないため参照の局所性に対応したコピー
がキヤツシユに存在するのでヒツト率が実質的に向上す
る。
この場合、マルチタスクのうち、どれに優先権を与える
かは、利用者が、キーボード８を用いて指定することが
できる。具体的にはオペレーテイング・システム13がも
つ機能であるクリエートフアンクシヨンを用いて、タス
クの属性指定時にそのタスクの優先度を指定する。
かは、利用者が、キーボード８を用いて指定することが
できる。具体的にはオペレーテイング・システム13がも
つ機能であるクリエートフアンクシヨンを用いて、タス
クの属性指定時にそのタスクの優先度を指定する。
これによりオペレーテイングシステム13は、マルチタス
ク処理時に実行可能状態のタスクの属性をチエツクし、
優先度の高いものより実行するわけであるが、このとき
に前述のように優先度の高いタスクであるAP1に対して
キヤツシユメモリ４をわりあてる。
ク処理時に実行可能状態のタスクの属性をチエツクし、
優先度の高いものより実行するわけであるが、このとき
に前述のように優先度の高いタスクであるAP1に対して
キヤツシユメモリ４をわりあてる。
なお、利用者による設定がない場合には、オペレーテイ
ングシステム13はデフオルトの優先度を設定する。
ングシステム13はデフオルトの優先度を設定する。
以上詳述した本発明によれば、数種類の方式のメモリを
プログラムの要求にあわせて適切に割当てることにより
意味のある価格で、高速なメモリアクセスを実現するこ
とができる。とくにキヤツシユメモリの対象領域をパラ
メータで設定できる様にしたことでヒツト率を向上し実
質的なメモリアクセス速度を向上できる。
プログラムの要求にあわせて適切に割当てることにより
意味のある価格で、高速なメモリアクセスを実現するこ
とができる。とくにキヤツシユメモリの対象領域をパラ
メータで設定できる様にしたことでヒツト率を向上し実
質的なメモリアクセス速度を向上できる。
本発明によれば、複数の方式のメモリの適切な組合わせ
により、妥当な価格で高速なメモリアクセスを実現でき
るので、高速CPUに対応した主メモリを安価に実現する
効果がある。
により、妥当な価格で高速なメモリアクセスを実現でき
るので、高速CPUに対応した主メモリを安価に実現する
効果がある。
また、本発明によれば、複数のアドレス空間を同一のキ
ャッシュメモリに割りあてることができる。つまり、特
定のプログラムが使用する領域が予め決めたアドレス空
間の複数におよぶ場合でも、その領域すべてにキャッシ
ュメモリを割り当てることが可能になる。
ャッシュメモリに割りあてることができる。つまり、特
定のプログラムが使用する領域が予め決めたアドレス空
間の複数におよぶ場合でも、その領域すべてにキャッシ
ュメモリを割り当てることが可能になる。
また、優先度の高いプログラムが複数あっても、それぞ
れにキャッシュメモリ領域を対応付けることが可能にな
る。
れにキャッシュメモリ領域を対応付けることが可能にな
る。
この結果、キャッシュメモリ領域には、一つ以上の特定
のプログラムが使用するアドレス空間の内容が過不足な
くコピーされ、局所性を高めることができる。この結
果、ヒット率を向上させて実質的なメモリアクセス速度
を向上でき、プログラムの処理速度を高めることができ
るという効果がある。
のプログラムが使用するアドレス空間の内容が過不足な
くコピーされ、局所性を高めることができる。この結
果、ヒット率を向上させて実質的なメモリアクセス速度
を向上でき、プログラムの処理速度を高めることができ
るという効果がある。
さらに、プログラムが変わり、使用メモリのサイズが変
化しても、キャッシュ領域設定レジスタへの設定を変え
ることで、キャッシュメモリ領域の対応付けを変えるこ
とができ、常に所望の領域にのみキャッシュメモリ領域
を割り当て最良のアクセス速度を得ることが可能にな
る。
化しても、キャッシュ領域設定レジスタへの設定を変え
ることで、キャッシュメモリ領域の対応付けを変えるこ
とができ、常に所望の領域にのみキャッシュメモリ領域
を割り当て最良のアクセス速度を得ることが可能にな
る。
第１図は本発明の一実施例を示す図、第２図，第３図は
本発明が実施される情報処理装置の構成とそのメモリマ
ツプを示す図、第４図は第１図中のチツプセレクト回路
33の一実施例の構成を示す図である。 １……MPU、２……主メモリ、３……キヤツシユコント
ローラ、４……キヤツシユメモリ、５……FDC/HDC、６
……FDD/HDD、７……シリアルインタフエース、８……
キーボード、９……CRTC、10……CRT、11……BIＳ、1
2……アプリケーシヨンプログラム、13……オペレーテ
イングシステム、14……割込みベクタ、31……ヒツト判
定部、32……アドレスデコーダ、33……チツプセレクタ
回路，タイミング制御回路、331……パラメータレジス
タ
本発明が実施される情報処理装置の構成とそのメモリマ
ツプを示す図、第４図は第１図中のチツプセレクト回路
33の一実施例の構成を示す図である。 １……MPU、２……主メモリ、３……キヤツシユコント
ローラ、４……キヤツシユメモリ、５……FDC/HDC、６
……FDD/HDD、７……シリアルインタフエース、８……
キーボード、９……CRTC、10……CRT、11……BIＳ、1
2……アプリケーシヨンプログラム、13……オペレーテ
イングシステム、14……割込みベクタ、31……ヒツト判
定部、32……アドレスデコーダ、33……チツプセレクタ
回路，タイミング制御回路、331……パラメータレジス
タ
Claims (1)
- 【請求項１】中央演算処理装置と、 主メモリ領域と、 キャッシュメモリ領域と、 前記主メモリ領域内に、所定の位置と大きさを持つアド
レス空間を一つ以上指定するアドレスデコーダと、 前記アドレスデコーダで指定されるアドレス空間の各々
に、前記キャッシュメモリ領域を割りあてるか否かを、
前記中央演算処理装置から設定するキャッシュ領域設定
レジスタと、 前記キャッシュメモリ領域を割りあてるように設定され
た一つ以上のアドレス空間を同一のキャッシュメモリ領
域に対応付ける対応付け回路とを備えてなる情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199741A JPH0746324B2 (ja) | 1987-08-12 | 1987-08-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199741A JPH0746324B2 (ja) | 1987-08-12 | 1987-08-12 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444557A JPS6444557A (en) | 1989-02-16 |
| JPH0746324B2 true JPH0746324B2 (ja) | 1995-05-17 |
Family
ID=16412859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199741A Expired - Lifetime JPH0746324B2 (ja) | 1987-08-12 | 1987-08-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746324B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2342224A (en) * | 1998-10-02 | 2000-04-05 | Secr Defence Brit | Photomultiplier tube circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971184A (ja) * | 1982-10-15 | 1984-04-21 | Nec Corp | 記憶装置 |
-
1987
- 1987-08-12 JP JP62199741A patent/JPH0746324B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6444557A (en) | 1989-02-16 |
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