JPH0746230A - Ｓｒｔｓのジッタ低減方式 - Google Patents
Ｓｒｔｓのジッタ低減方式Info
- Publication number
- JPH0746230A JPH0746230A JP5184811A JP18481193A JPH0746230A JP H0746230 A JPH0746230 A JP H0746230A JP 5184811 A JP5184811 A JP 5184811A JP 18481193 A JP18481193 A JP 18481193A JP H0746230 A JPH0746230 A JP H0746230A
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- JP
- Japan
- Prior art keywords
- clock
- jitter
- reduction method
- jitter reduction
- changing
- Prior art date
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ＡＴＭ通信のＳＲＴＳ方式において発生する
低周波ジッタの振幅を低減する。 【構成】 送信側で、ネットワーククロックｆｎに同期
したクロックｆｎｘで駆動されるカウンタ１の出力を、
転送される信号のクロックｆｓのＮ分周クロックでラッ
チする際に、Ｎ分周をその平均値ＮＯの回りで変化させ
ることにより、受信側で発生するジッタを低減する。こ
のとき、受信側回路構成は従来より知られている回路構
成でよい。
低周波ジッタの振幅を低減する。 【構成】 送信側で、ネットワーククロックｆｎに同期
したクロックｆｎｘで駆動されるカウンタ１の出力を、
転送される信号のクロックｆｓのＮ分周クロックでラッ
チする際に、Ｎ分周をその平均値ＮＯの回りで変化させ
ることにより、受信側で発生するジッタを低減する。こ
のとき、受信側回路構成は従来より知られている回路構
成でよい。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ（Asynchronous
Transfer Mode：非同期転送モード）通信においてネッ
トワーククロックと非同期の信号をセル化して転送する
方式に関する。
Transfer Mode：非同期転送モード）通信においてネッ
トワーククロックと非同期の信号をセル化して転送する
方式に関する。
【０００２】
【従来の技術】ＣＣＩＴＴ勧告１．３６３では、ＡＴＭ
でネットワーククロックと非同期の信号をセル化して転
送する際に元の信号の周波数情報を転送する手段とし
て、ＳＲＴＳ（Synchronous Residual Time Stamp ）と
いうものを勧告している。これは、Ｉ．３６３に示され
ているように、ネットワーククロックｆｎのｘ分周クロ
ックｆｎｘでｐビットカウンタを駆動し、このカウンタ
の出力を転送される信号のクロックｆｓのＮカウント毎
にラッチする。ラッチした結果はＲＴＳ（ResidualTime
Stamp ）と呼ばれる。このＲＴＳをセル中のＣＳＩ（C
onvergence Sublayer Indiation）ビットを使用して転
送し、受信側では受信したＲＴＳをもとに位相同期発振
器ＰＬＯによりクロックｆｓを再生する。
でネットワーククロックと非同期の信号をセル化して転
送する際に元の信号の周波数情報を転送する手段とし
て、ＳＲＴＳ（Synchronous Residual Time Stamp ）と
いうものを勧告している。これは、Ｉ．３６３に示され
ているように、ネットワーククロックｆｎのｘ分周クロ
ックｆｎｘでｐビットカウンタを駆動し、このカウンタ
の出力を転送される信号のクロックｆｓのＮカウント毎
にラッチする。ラッチした結果はＲＴＳ（ResidualTime
Stamp ）と呼ばれる。このＲＴＳをセル中のＣＳＩ（C
onvergence Sublayer Indiation）ビットを使用して転
送し、受信側では受信したＲＴＳをもとに位相同期発振
器ＰＬＯによりクロックｆｓを再生する。
【０００３】従来より知られている回路として、たとえ
ば文献（CCITT SG XVIII D.1745, Melbourne, December
1991 ）に示されているものがある。送信側の回路例を
図４に、受信側の回路例を図５に示す。図４はＣＣＩＴ
Ｔ勧告Ｉ．３６３に示されているものである。１のｐビ
ットカウンタはＸ分周クロックｆｎｘで駆動されてフリ
ーランしている。転送される信号のクロックｆｓのＮク
ロック毎にｐビットカウンタの出力はラッチされ、ＲＴ
Ｓ情報として送信出力される。受信側では、受信したＲ
ＴＳはＦＩＦＯメモリ５１に蓄積される。メモリ５１よ
り読み出されたＲＴＳは、分周クロックｆｎｘにより駆
動されるｐビットカウンタ５５の出力とｐビット比較回
路５２により比較される。別にＭ１分周カウンタ５６が
用意され、これもクロックｆｎｘで駆動される。ここで
Ｍ１はＮ＊ｆｎｘ／ｆｓよりも少し小さい値に設定され
る。Ｍ１分周カウンタ５６のカウント値が一杯になる
と、ゲート回路５３を開き、自身は停止する。ゲート回
路５３が開かれた後にｐビット比較回路５２から出力さ
れる一致パルスは、位相同期発振器５４に供給されると
同時に、Ｍ１分周カウンタをリセットし、またメモリ５
１から新たなＲＴＳを読み出す。
ば文献（CCITT SG XVIII D.1745, Melbourne, December
1991 ）に示されているものがある。送信側の回路例を
図４に、受信側の回路例を図５に示す。図４はＣＣＩＴ
Ｔ勧告Ｉ．３６３に示されているものである。１のｐビ
ットカウンタはＸ分周クロックｆｎｘで駆動されてフリ
ーランしている。転送される信号のクロックｆｓのＮク
ロック毎にｐビットカウンタの出力はラッチされ、ＲＴ
Ｓ情報として送信出力される。受信側では、受信したＲ
ＴＳはＦＩＦＯメモリ５１に蓄積される。メモリ５１よ
り読み出されたＲＴＳは、分周クロックｆｎｘにより駆
動されるｐビットカウンタ５５の出力とｐビット比較回
路５２により比較される。別にＭ１分周カウンタ５６が
用意され、これもクロックｆｎｘで駆動される。ここで
Ｍ１はＮ＊ｆｎｘ／ｆｓよりも少し小さい値に設定され
る。Ｍ１分周カウンタ５６のカウント値が一杯になる
と、ゲート回路５３を開き、自身は停止する。ゲート回
路５３が開かれた後にｐビット比較回路５２から出力さ
れる一致パルスは、位相同期発振器５４に供給されると
同時に、Ｍ１分周カウンタをリセットし、またメモリ５
１から新たなＲＴＳを読み出す。
【０００４】
【発明が解決しようとする課題】ＳＲＴＳは、よく知ら
れているパルススタッフ同期方式と類似の技術である。
パルススタッフ同期においては、待ち時間ジッタと呼ば
れる低周波ジッタが発生することが知られている（たと
えば、山下編著「やさしいディジタル伝送」、電気通信
協会）。同様に、ＳＲＴＳにおいても低周波ジッタが発
生する。文献（村上「ＳＲＴＳにおけるジッタ」、１９
９２年度電子情報通信学会春季大会発表予定）によれ
ば、低周波ジッタの振幅Ａｊは、
れているパルススタッフ同期方式と類似の技術である。
パルススタッフ同期においては、待ち時間ジッタと呼ば
れる低周波ジッタが発生することが知られている（たと
えば、山下編著「やさしいディジタル伝送」、電気通信
協会）。同様に、ＳＲＴＳにおいても低周波ジッタが発
生する。文献（村上「ＳＲＴＳにおけるジッタ」、１９
９２年度電子情報通信学会春季大会発表予定）によれ
ば、低周波ジッタの振幅Ａｊは、
【０００５】
【数１】 で与えられる。ここで、Ｎはｐビットカウンタ出力をラ
ッチする周期を決めるパラメータであり、
ッチする周期を決めるパラメータであり、
【０００６】
【数２】Ｍｑ＝［Ｎ＊ｆｎｘ／ｆｓ］ ただし、［ｘ］は越えない最大の整数を表すガウス記号
であり、また
であり、また
【０００７】
【数３】 Ｒ＝Ｎ＊ｆｎｘ／ｆｓ−Ｍｑ ＝ｑ／ｐ であり、ｐ，ｑは整数とし、従ってＲは有理数である。
Ｒは剰余（residue ）と呼ばれるパラメータである。前
記文献に記述されているように、Ｒが有理数の近傍で上
記式１で与えられる振幅の低周波ジッタが発生する。低
周波ジッタは位相ロックループＰＬＬなどで抑圧するこ
とが困難であり、品質を劣化させる。
Ｒは剰余（residue ）と呼ばれるパラメータである。前
記文献に記述されているように、Ｒが有理数の近傍で上
記式１で与えられる振幅の低周波ジッタが発生する。低
周波ジッタは位相ロックループＰＬＬなどで抑圧するこ
とが困難であり、品質を劣化させる。
【０００８】北米のＤＳ３インタフェースであるｆｓ＝
４４．７３６ＭＨｚの場合のＭｑの値（Ｍｑ＝５２２
８）に対し、剰余Ｒが０から１の範囲について出力ジッ
タ振幅をシミュレーションにより求めた結果を図６に示
す。ただし、図５におけるＰＬＬとして、ジッタカット
オフ周波数を４４．７３６ＭＨｚの１ｐｐｍである４
４．７３６Ｈｚとしたものを用いた。図６にはまた、４
４．７３６ＭＨｚをその許容周波数偏差±２０ｐｐｍで
変化させた場合の剰余Ｒの変化範囲が示してある。図６
から、剰余Ｒが０．５付近で約０．３ＵＩｐ−ｐの低周
波ジッタが発生することがわかる。
４４．７３６ＭＨｚの場合のＭｑの値（Ｍｑ＝５２２
８）に対し、剰余Ｒが０から１の範囲について出力ジッ
タ振幅をシミュレーションにより求めた結果を図６に示
す。ただし、図５におけるＰＬＬとして、ジッタカット
オフ周波数を４４．７３６ＭＨｚの１ｐｐｍである４
４．７３６Ｈｚとしたものを用いた。図６にはまた、４
４．７３６ＭＨｚをその許容周波数偏差±２０ｐｐｍで
変化させた場合の剰余Ｒの変化範囲が示してある。図６
から、剰余Ｒが０．５付近で約０．３ＵＩｐ−ｐの低周
波ジッタが発生することがわかる。
【０００９】
【課題を解決するための手段】本発明は、従来技術で送
信側のｐビットカウンタ出力をラッチする周期を決める
パラメータＮを、その平均値ＮＯの上下に変動させるこ
とによって、発生するジッタを低減するものである。
信側のｐビットカウンタ出力をラッチする周期を決める
パラメータＮを、その平均値ＮＯの上下に変動させるこ
とによって、発生するジッタを低減するものである。
【００１０】
【作用】送信側で、ネットワーククロックｆｎを分周し
たクロックｆｎｘで駆動されるカウンタの出力をラッチ
する際に、転送される信号の分周比Ｎを変化させること
によって、受信側で発生するジッタを低減することがで
きる。
たクロックｆｎｘで駆動されるカウンタの出力をラッチ
する際に、転送される信号の分周比Ｎを変化させること
によって、受信側で発生するジッタを低減することがで
きる。
【００１１】
【実施例】次に、本発明の実施例について説明する。
【００１２】図１は、本発明によるジッタ低減方式の構
成を示すブロック図である。本発明は、従来技術の送信
側にのみ変更を加えるものであり、従って図１は送信側
の回路例である。受信側はたとえば図５の従来回路がそ
のまま利用できる。
成を示すブロック図である。本発明は、従来技術の送信
側にのみ変更を加えるものであり、従って図１は送信側
の回路例である。受信側はたとえば図５の従来回路がそ
のまま利用できる。
【００１３】図１において、１はネットワーククロック
ｆｎのｘ分周クロックｆｎｘで駆動されるｐビットカウ
ンタ、２はカウンタ出力を転送される信号のクロックｆ
ｓのＮカウント毎にラッチするｐビットラッチ回路で、
ラッチした結果をＲＴＳとしてセル中のＣＳＩビットを
使用して受信側に転送される。４はラッチ回路３を制御
するためのＮ進カウンタで、分周比Ｎは外部から時間的
に変化させることができるものであり、この点の構成が
本発明の特徴とするものである。
ｆｎのｘ分周クロックｆｎｘで駆動されるｐビットカウ
ンタ、２はカウンタ出力を転送される信号のクロックｆ
ｓのＮカウント毎にラッチするｐビットラッチ回路で、
ラッチした結果をＲＴＳとしてセル中のＣＳＩビットを
使用して受信側に転送される。４はラッチ回路３を制御
するためのＮ進カウンタで、分周比Ｎは外部から時間的
に変化させることができるものであり、この点の構成が
本発明の特徴とするものである。
【００１４】図１の送信側回路例は、図４に示した従来
技術の送信側回路例に対して、Ｎ分周カウンタ３の分周
比を外部から制御できるようにしたものであり、分周比
Ｎはその平均値ＮＯ，ＮＯ＋１，ＮＯ−１のいずれかの
値を取ることができる。ここで、分周比はＮ分周カウン
タの１周期毎に変化させる。従ってＮ分周カウンタは、
たとえば最初の１周期ではＮＯ分周、次の１周期ではＮ
Ｏ＋１分周、さらに次の１周期ではＮＯ−１分周とな
る。分周比をどのように変化させるかは、対象となるシ
ステムのパラメータによって決定される。
技術の送信側回路例に対して、Ｎ分周カウンタ３の分周
比を外部から制御できるようにしたものであり、分周比
Ｎはその平均値ＮＯ，ＮＯ＋１，ＮＯ−１のいずれかの
値を取ることができる。ここで、分周比はＮ分周カウン
タの１周期毎に変化させる。従ってＮ分周カウンタは、
たとえば最初の１周期ではＮＯ分周、次の１周期ではＮ
Ｏ＋１分周、さらに次の１周期ではＮＯ−１分周とな
る。分周比をどのように変化させるかは、対象となるシ
ステムのパラメータによって決定される。
【００１５】図２は、図６の従来例と同じく、北米のＤ
Ｓ３インタフェースである４４．７３６ＭＨｚにおける
Ｍｑに対し、ＮをＮＯ，ＮＯ＋１，ＮＯ−１の順で周期
３で変化させた場合の出力ジッタ振幅を、剰余Ｒが０か
ら１の範囲についてシミュレーションにより求めたもの
である。なお、受信側回路は図５のものを用い、図６の
従来例と同じく、ＰＬＬのジッタカットオフ周波数は４
４．７３６ＭＨｚとした。図６の従来技術の出力ジッタ
に比べて、たとえば剰余Ｒ＝０．０、０．５、１．０で
はジッタ振幅が減少していることがわかる。従って、北
米のＤＳ３インタフェースである４４．７３６ＭＨｚの
許容周波数範囲においてはジッタ振幅が低減されてい
る。一方、Ｒ＝１／３ではジッタ振幅は増加している。
すなわち、Ｎを周期３で変化させた場合はＲ＝０．０、
０．５、１．０の付近で効果があることがわかる。
Ｓ３インタフェースである４４．７３６ＭＨｚにおける
Ｍｑに対し、ＮをＮＯ，ＮＯ＋１，ＮＯ−１の順で周期
３で変化させた場合の出力ジッタ振幅を、剰余Ｒが０か
ら１の範囲についてシミュレーションにより求めたもの
である。なお、受信側回路は図５のものを用い、図６の
従来例と同じく、ＰＬＬのジッタカットオフ周波数は４
４．７３６ＭＨｚとした。図６の従来技術の出力ジッタ
に比べて、たとえば剰余Ｒ＝０．０、０．５、１．０で
はジッタ振幅が減少していることがわかる。従って、北
米のＤＳ３インタフェースである４４．７３６ＭＨｚの
許容周波数範囲においてはジッタ振幅が低減されてい
る。一方、Ｒ＝１／３ではジッタ振幅は増加している。
すなわち、Ｎを周期３で変化させた場合はＲ＝０．０、
０．５、１．０の付近で効果があることがわかる。
【００１６】図３は、ＮをＮＯ＋１，ＮＯ−１の順に周
期２で変化させた場合の出力ジッタのシミュレーション
結果である。使用したパラメータは図２と同じである。
この場合、Ｒ＝１／３でジッタ振幅が図６に比べて減少
している。一方、Ｒ＝０．５ではジッタ振幅は増加して
いる。
期２で変化させた場合の出力ジッタのシミュレーション
結果である。使用したパラメータは図２と同じである。
この場合、Ｒ＝１／３でジッタ振幅が図６に比べて減少
している。一方、Ｒ＝０．５ではジッタ振幅は増加して
いる。
【００１７】以上より、与えられた剰余Ｒに対してｐビ
ットカウンタをラッチする周期を決めるパラメータＮの
変化を適切に選択することにより、出力ジッタ振幅を低
減できることがわかる。しかも、本発明はもっぱら送信
側回路のみの変更で実現でき、受信側回路は従来技術で
よく、たとえば本発明を適用した装置と適用していない
装置がシステム内に混在している場合でも、互いに自由
に相互接続することができるという利点がある。
ットカウンタをラッチする周期を決めるパラメータＮの
変化を適切に選択することにより、出力ジッタ振幅を低
減できることがわかる。しかも、本発明はもっぱら送信
側回路のみの変更で実現でき、受信側回路は従来技術で
よく、たとえば本発明を適用した装置と適用していない
装置がシステム内に混在している場合でも、互いに自由
に相互接続することができるという利点がある。
【００１８】なお、ここではＮの変化周期を２または３
の場合を例示したが、これ以外の変化周期を採用するこ
とも可能である。さらに、周期性なくランダムにＮを変
化させることも可能である。
の場合を例示したが、これ以外の変化周期を採用するこ
とも可能である。さらに、周期性なくランダムにＮを変
化させることも可能である。
【００１９】
【発明の効果】以上述べたように、本発明によればＳＲ
ＴＳ方式を採用した場合の出力ジッタ振幅を簡単な回路
で効果的に低減させることができる。また、本発明を適
用していない装置とも自由に接続することができる。
ＴＳ方式を採用した場合の出力ジッタ振幅を簡単な回路
で効果的に低減させることができる。また、本発明を適
用していない装置とも自由に接続することができる。
【図１】本発明にかかるジッタ低減方式の構成を示すブ
ロック図。
ロック図。
【図２】本発明にかかるジッタ低減方式の出力ジッタ振
幅のシミュレーション結果を示す図。
幅のシミュレーション結果を示す図。
【図３】本発明にかかるジッタ低減方式の出力ジッタ振
幅のシミュレーション結果を示す図。
幅のシミュレーション結果を示す図。
【図４】従来のＳＲＴＳの送信側の構成を示すブロック
図。
図。
【図５】従来のＳＲＴＳの受信側の構成を示すブロック
図。
図。
【図６】従来のＳＲＴＳ方式による出力ジッタ振幅のシ
ミュレーション結果を示す図。
ミュレーション結果を示す図。
１ ｐビットカウンタ ２ ｐビットラッチ回路 ３ Ｎ進カウンタ ５１ ＦＩＦＯメモリ ５２ ｐビット比較回路 ５３ ゲート回路 ５４ 位相同期発振器 ５５ ｐビットカウンタ ５６ Ｍ１進カウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上田 裕巳 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内
Claims (6)
- 【請求項１】 ネットワーククロックに同期したクロッ
クで駆動されるカウンタの出力を、転送される情報のク
ロックのＮ分周クロックでラッチした結果を転送するＳ
ＲＴＳ方式において、前記転送される情報のクロックの
分周比Ｎを、その平均値ＮＯの上下に変化させる手段を
有することを特徴とするジッタ低減方式。 - 【請求項２】 請求項１において、分周比Ｎをその平均
値ＮＯ，ＮＯ＋１，ＮＯ−１の３種類で変化させる手段
を有することを特徴とするジッタ低減方式。 - 【請求項３】 請求項１において、分周比Ｎをその平均
値ＮＯに対してＮＯ＋１，ＮＯ−１の２種類で変化させ
る手段を有することを特徴とするジッタ低減方式。 - 【請求項４】 請求項１において、分周比Ｎをその平均
値ＮＯの上下に周期的に変化させる手段を有することを
特徴とするジッタ低減方式。 - 【請求項５】 請求項４において、分周比ＮをＮＯ，Ｎ
Ｏ＋１，ＮＯ−１の順またはＮＯ，ＮＯ−，ＮＯ＋の順
に周期３で変化させる手段を有することを特徴とするジ
ッタ低減方式。 - 【請求項６】 請求項４において、分周比ＮをＮＯ＋
１，ＮＯ−１の順に周期２で変化させる手段を有するこ
とを特徴とするジッタ低減方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184811A JP2908183B2 (ja) | 1993-07-27 | 1993-07-27 | Ｓｒｔｓのジッタ低減方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184811A JP2908183B2 (ja) | 1993-07-27 | 1993-07-27 | Ｓｒｔｓのジッタ低減方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746230A true JPH0746230A (ja) | 1995-02-14 |
| JP2908183B2 JP2908183B2 (ja) | 1999-06-21 |
Family
ID=16159707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184811A Expired - Fee Related JP2908183B2 (ja) | 1993-07-27 | 1993-07-27 | Ｓｒｔｓのジッタ低減方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908183B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0876017A1 (en) * | 1997-05-02 | 1998-11-04 | Lsi Logic Corporation | Digital clock recovery |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2642043B2 (ja) | 1993-07-20 | 1997-08-20 | 日本電気株式会社 | Ｓｒｔｓ制御装置および方法 |
-
1993
- 1993-07-27 JP JP5184811A patent/JP2908183B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0876017A1 (en) * | 1997-05-02 | 1998-11-04 | Lsi Logic Corporation | Digital clock recovery |
| US6714548B2 (en) | 1997-05-02 | 2004-03-30 | Lsi Logic Corporation | Digital clock recovery |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2908183B2 (ja) | 1999-06-21 |
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Legal Events
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