JPH0745816A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
- Publication number
- JPH0745816A JPH0745816A JP18485993A JP18485993A JPH0745816A JP H0745816 A JPH0745816 A JP H0745816A JP 18485993 A JP18485993 A JP 18485993A JP 18485993 A JP18485993 A JP 18485993A JP H0745816 A JPH0745816 A JP H0745816A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- metal wiring
- opening
- substrate
- resist pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法、特にＧａＡｓ基板上に形成されるヘムト素子
（ＨＥＭＴ；High Electron Mobility Transistor ）お
よびそのゲート電極の形成方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a hemt element (HEMT) formed on a GaAs substrate and a method for forming a gate electrode thereof.
【０００２】[0002]
【従来の技術】図５（ａ）乃至（ｅ）は、ＨＥＭＴのゲ
ート電極を形成するための従来考えられている方法の主
要工程における基板断面構造を示している。まず、図５
（ａ）に示すように、ＧａＡｓ基板５０上に感度の異な
る二層のポジティブ型の電子ビームレジスト５１、５２
を塗布する。2. Description of the Related Art FIGS. 5A to 5E show a substrate cross-sectional structure in a main step of a conventionally considered method for forming a gate electrode of a HEMT. First, FIG.
As shown in (a), two layers of positive-type electron beam resists 51 and 52 having different sensitivities are formed on the GaAs substrate 50.
Apply.
【０００３】次に、図５（ｂ）に示すように、上記２層
の電子ビームレジスト５１、５２に対して電子ビームに
よる直接露光を行う。ここで、斜線領域は感光部であ
る。次に、図５（ｃ）に示すように、上記電子ビームレ
ジスト５１、５２を現像し、その一部に断面Ｔ型の開口
部５３を形成する。Next, as shown in FIG. 5B, the two layers of electron beam resists 51 and 52 are directly exposed by an electron beam. Here, the shaded area is the photosensitive portion. Next, as shown in FIG. 5C, the electron beam resists 51 and 52 are developed, and an opening 53 having a T-shaped cross section is formed in a part thereof.
【０００４】次に、図５（ｄ）に示すように、上記開口
部５３を通してリン酸系の液を用いてリセスエッチング
を行い、基板表面に溝を形成する。この後、基板上の全
面にゲート電極用の金属配線層５４を堆積させる。Next, as shown in FIG. 5D, recess etching is performed using a phosphoric acid-based solution through the opening 53 to form a groove on the substrate surface. After that, a metal wiring layer 54 for a gate electrode is deposited on the entire surface of the substrate.
【０００５】次に、図５（ｅ）に示すように、上記金属
配線層５４のうちで前記開口部５３内に堆積されている
部分（ＨＥＭＴのＴ型ゲート電極となる部分）を残し、
前記電子ビームレジスト５１、５２およびその上の不要
な金属配線層５４をリフトオフ法により除去する。Next, as shown in FIG. 5 (e), a portion of the metal wiring layer 54 deposited in the opening 53 (a portion to be a T-type gate electrode of HEMT) is left,
The electron beam resists 51 and 52 and the unnecessary metal wiring layer 54 thereon are removed by a lift-off method.
【０００６】ところで、前記ゲート電極の耐熱性を高め
るために、ゲート電極用の金属配線層５４として比較的
高融点を有する金属（例えばＴｉＷ）を用いることが考
えられる。In order to improve the heat resistance of the gate electrode, it is conceivable to use a metal (for example, TiW) having a relatively high melting point as the metal wiring layer 54 for the gate electrode.
【０００７】しかし、上記したように電子ビームレジス
ト５１、５２上に配線層５４を堆積させると、電子ビー
ムレジスト５１、５２が変質し、そのリフトオフが困難
になる。また、上記したように形成されたＴ型ゲート電
極は、そのＴ型の水平部分が基板から遊離しているので
構造が不安定であり、倒れ易い。However, when the wiring layer 54 is deposited on the electron beam resists 51 and 52 as described above, the electron beam resists 51 and 52 are deteriorated and it becomes difficult to lift them off. In addition, the T-shaped gate electrode formed as described above has an unstable structure because the T-shaped horizontal portion is separated from the substrate, and is easily collapsed.
【０００８】[0008]
【発明が解決しようとする課題】上記したように従来の
ＨＥＭＴのＴ型ゲート電極は、構造が不安定であり、耐
熱性が高いＴ型ゲート電極を形成する際に電子ビームレ
ジストのリフトオフが困難であるという問題があった。As described above, the conventional HEMT T-type gate electrode has an unstable structure, and it is difficult to lift off the electron beam resist when forming the T-type gate electrode having high heat resistance. There was a problem that was.
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、ＨＥＭＴのゲート電極として、構造の安定
化、高耐熱性、高信頼性を実現し得る半導体装置を提供
することを目的とする。The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device capable of realizing a stable structure, high heat resistance, and high reliability as a gate electrode of a HEMT. To do.
【００１０】また、本発明は、構造が安定で、耐熱性が
高く、信頼性が高いゲート電極を有するＨＥＭＴを実現
し得る半導体装置の製造方法を提供することを目的とす
る。また、本発明の他の目的は、ＨＥＭＴのゲート電極
を形成する際、ゲート電極の下部電極形成用の金属配線
層の露出部を選択ドライエッチング法によりエッチオフ
する時に下層の絶縁体層がエッチングされないように
し、ＨＥＭＴの信頼性の低下を防止し得る半導体装置の
製造方法を提供することにある。Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of realizing a HEMT having a gate electrode having a stable structure, high heat resistance, and high reliability. Another object of the present invention is to etch a lower insulating layer when forming an HEMT gate electrode by etching off an exposed portion of a metal wiring layer for forming a lower electrode of the gate electrode by a selective dry etching method. It is an object of the present invention to provide a method for manufacturing a semiconductor device which can prevent the deterioration of the reliability of the HEMT.
【００１１】[0011]
【課題を解決するための手段】本発明の半導体装置は、
表面にＨＥＭＴのゲート形成用の溝が形成されたＧａＡ
ｓ基板と、上記溝の内部およびこれに連なる前記ＧａＡ
ｓ基板の表面の一部の上面に堆積され、上記溝の中央部
付近に対応する部分が開口された絶縁膜と、この絶縁膜
の上面および上記絶縁膜の開口部の内部を覆うように比
較的高融点を有する第１の金属膜および比較的低融点を
有する第２の金属膜の順に形成され、前記溝の上部を覆
う所定の大きさにパターニングされたＨＥＭＴ用のゲー
ト電極とを具備することを特徴とする。The semiconductor device of the present invention comprises:
GaA on the surface of which a groove for HEMT gate formation is formed
s substrate, the inside of the groove and the GaA continuous with the groove.
Comparison between an insulating film deposited on the upper surface of a part of the surface of the substrate and having an opening corresponding to the vicinity of the central portion of the groove and the upper surface of the insulating film and the inside of the opening of the insulating film. A first metal film having a relatively high melting point and a second metal film having a relatively low melting point are formed in this order, and a gate electrode for HEMT patterned to a predetermined size to cover the upper portion of the groove is provided. It is characterized by
【００１２】また、本発明の半導体装置の製造方法は、
ＧａＡｓ基板の表面の一部をエッチングしてＨＥＭＴの
ゲート形成用の溝部を形成する工程と、前記基板上の全
面に絶縁体層を堆積する工程と、前記基板上に前記溝部
より小さな開口部を有する第１のレジストパターンを形
成する工程と、上記第１のレジストパターンをマスクと
して前記絶縁体層をエッチングし、前記溝部の底面の一
部を露出させるように開口部を形成する工程と、前記第
１のレジストパターンを除去する工程と、前記基板上の
全面に比較的高融点を持つ第１の金属配線層を堆積する
工程と、前記基板上に前記絶縁体層の開口部上でそれよ
り大きな開口部を有する第２のレジストパターンを形成
する工程と、前記基板上の全面に比較的低融点を持つ第
２の金属配線層を堆積する工程と、前記第２のレジスト
パターンおよびその上の第２の金属配線層をリフトオフ
法により除去することにより、前記絶縁体層の開口部内
および前記第２のレジストパターンの開口部内に形成さ
れている第１の金属配線層および第２の金属配線層から
なるＨＥＭＴのゲート電極となる部分を残す工程と、上
記ＨＥＭＴのゲート電極をマスクとし、前記第１の金属
配線層の露出部を選択ドライエッチング法によりエッチ
オフする工程とを具備することを特徴とする。The method of manufacturing a semiconductor device according to the present invention is
A step of etching a part of the surface of the GaAs substrate to form a groove for forming a gate of the HEMT; a step of depositing an insulating layer on the entire surface of the substrate; and an opening smaller than the groove on the substrate. A step of forming a first resist pattern having the step, a step of etching the insulator layer using the first resist pattern as a mask to form an opening so as to expose a part of a bottom surface of the groove, A step of removing the first resist pattern, a step of depositing a first metal wiring layer having a relatively high melting point on the entire surface of the substrate, and a step of depositing a first metal wiring layer on the substrate on the opening of the insulator layer. Forming a second resist pattern having a large opening; depositing a second metal wiring layer having a relatively low melting point on the entire surface of the substrate; By removing the upper second metal wiring layer by a lift-off method, the first metal wiring layer and the second metal formed in the opening of the insulator layer and in the opening of the second resist pattern. A step of leaving a portion of the wiring layer to be the gate electrode of the HEMT; and a step of etching off the exposed portion of the first metal wiring layer by a selective dry etching method using the gate electrode of the HEMT as a mask. Is characterized by.
【００１３】また、本発明の半導体装置の製造方法は、
ＧａＡｓ基板の表面の一部をエッチングしてＨＥＭＴの
ゲート形成用の溝部を形成する工程と、前記基板上の全
面に絶縁体層を堆積する工程と、前記基板上に前記溝部
より小さな開口部を有する第１のレジストパターンを形
成する工程と、上記第１のレジストパターンをマスクと
して前記絶縁体層をエッチングし、前記溝部の底面の一
部を露出させるように開口部を形成する工程と、前記基
板上の全面に比較的高融点を持つ第１の金属配線層を堆
積する工程と、前記基板上に前記絶縁体層の開口部上で
それより大きな開口部を有する第２のレジストパターン
を形成する工程と、前記基板上の全面に比較的低融点を
持つ第２の金属配線層を堆積する工程と、前記第２のレ
ジストパターンおよびその上の第２の金属配線層をリフ
トオフ法により除去することにより、前記絶縁体層の開
口部内および前記第２のレジストパターンの開口部内に
形成されている第１の金属配線層および第２の金属配線
層からなるＨＥＭＴのゲート電極となる部分を残す工程
と、上記ＨＥＭＴのゲート電極をマスクとし、前記第１
の金属配線層の露出部を選択ドライエッチング法により
エッチオフする工程と、前記第１のレジストパターンを
除去する工程とを具備することを特徴とする。A method of manufacturing a semiconductor device according to the present invention is
A step of etching a part of the surface of the GaAs substrate to form a groove for forming a gate of the HEMT; a step of depositing an insulating layer on the entire surface of the substrate; and an opening smaller than the groove on the substrate. A step of forming a first resist pattern having the step, a step of etching the insulator layer using the first resist pattern as a mask to form an opening so as to expose a part of a bottom surface of the groove, Depositing a first metal wiring layer having a relatively high melting point on the entire surface of the substrate, and forming a second resist pattern having an opening larger than the opening of the insulator layer on the substrate And a step of depositing a second metal wiring layer having a relatively low melting point on the entire surface of the substrate, and removing the second resist pattern and the second metal wiring layer thereon by a lift-off method. By doing so, a portion of the first metal wiring layer and the second metal wiring layer, which is formed in the opening of the insulator layer and the opening of the second resist pattern, to be the gate electrode of the HEMT is left. Step, and using the gate electrode of the HEMT as a mask, the first
And a step of etching off the exposed portion of the metal wiring layer by a selective dry etching method, and a step of removing the first resist pattern.
【００１４】[0014]
【作用】本発明の半導体装置によれば、ＨＥＭＴのゲー
ト電極は、比較的高融点を有する第１の金属膜および比
較的低融点を有する第２の金属膜の順に形成され、高耐
熱性を有するので、熱処理時に、比較的低融点を持つ第
２の金属膜が基板に拡散することを防止することが可能
になっている。According to the semiconductor device of the present invention, the gate electrode of the HEMT is formed in the order of the first metal film having a relatively high melting point and the second metal film having a relatively low melting point in order to provide high heat resistance. Since it has, it is possible to prevent the second metal film having a relatively low melting point from diffusing into the substrate during the heat treatment.
【００１５】また、ＨＥＭＴのゲート電極が絶縁膜によ
り支持されているので、構造の安定化、高耐熱性、高信
頼性を実現することが可能になっている。また、本発明
の製造方法においては、ＨＥＭＴのゲート電極を形成す
る際、ゲート形成用の溝部を含む基板上全面に絶縁体層
を堆積し、この上に第１のレジストパターンを形成して
絶縁体層に開口部を形成し、上記第１のレジストパター
ンを除去した後に、全面に第１の金属配線層を堆積し、
さらに、この上に第２のレジストパターンを形成した後
に全面に第２の金属配線層を堆積する。そして、この後
に前記第２のレジストパターンおよびその上の第２の金
属配線層をリフトオフし、さらに、第１の金属配線層の
露出部を選択ドライエッチング法によりエッチオフする
ものである。Further, since the gate electrode of the HEMT is supported by the insulating film, it is possible to realize a stable structure, high heat resistance and high reliability. Further, in the manufacturing method of the present invention, when the gate electrode of the HEMT is formed, an insulating layer is deposited on the entire surface of the substrate including the groove portion for gate formation, and a first resist pattern is formed on the insulating layer to insulate the insulating layer. After forming an opening in the body layer and removing the first resist pattern, a first metal wiring layer is deposited on the entire surface,
Further, after forming a second resist pattern on this, a second metal wiring layer is deposited on the entire surface. Then, after this, the second resist pattern and the second metal wiring layer on the second resist pattern are lifted off, and the exposed portion of the first metal wiring layer is further etched off by a selective dry etching method.
【００１６】従って、構造が安定で、耐熱性が高く、信
頼性が高いゲート電極を有するＨＥＭＴを実現すること
が可能である。また、本発明の製造方法においては、Ｈ
ＥＭＴのゲート電極を形成する際、ゲート形成用の溝部
を含む基板上全面に絶縁体層を堆積し、この上に第１の
レジストパターンを形成して絶縁体層に開口部を形成
し、全面に第１の金属配線層を堆積し、さらに、この上
に第２のレジストパターンを形成した後に全面に第２の
金属配線層を堆積する。そして、この後に前記第２のレ
ジストパターンおよびその上の第２の金属配線層をリフ
トオフし、さらに、第１の金属配線層の露出部を選択ド
ライエッチング法によりエッチオフした後に前記第１の
レジストパターンを除去するものである。Therefore, it is possible to realize a HEMT having a gate electrode having a stable structure, high heat resistance, and high reliability. In the manufacturing method of the present invention, H
When forming the gate electrode of the EMT, an insulating layer is deposited on the entire surface of the substrate including a groove for forming a gate, and a first resist pattern is formed on the insulating layer to form an opening in the insulating layer. Then, a first metal wiring layer is deposited on the first metal wiring layer, a second resist pattern is formed thereon, and then a second metal wiring layer is deposited on the entire surface. Then, after this, the second resist pattern and the second metal wiring layer on the second resist pattern are lifted off, and the exposed portion of the first metal wiring layer is further etched off by a selective dry etching method, and then the first resist is formed. The pattern is removed.
【００１７】従って、第１の金属配線層の露出部を選択
ドライエッチング法によりエッチオフする時に、下層の
絶縁体層との間に第１の電子ビームレジストパターンが
存在するので、第１の金属配線層と下層の絶縁体層との
エッチング選択比が大きくなり、下層の絶縁体層がエッ
チングされなくなる。これにより、プロセスマージンを
増やし、ＨＥＭＴのゲートの信頼性を向上させることが
可能になった。Therefore, when the exposed portion of the first metal wiring layer is etched off by the selective dry etching method, the first electron beam resist pattern exists between the exposed portion of the first metal wiring layer and the lower insulating layer. The etching selectivity between the wiring layer and the lower insulating layer is increased, and the lower insulating layer is not etched. This makes it possible to increase the process margin and improve the reliability of the HEMT gate.
【００１８】[0018]
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１（ａ）乃至（ｅ）および図２（ａ）乃
至（ｃ）は、本発明の第１実施例に係るＧａＡｓ基板上
にＨＥＭＴのゲート電極を形成するための方法の主要工
程における基板の断面構造を示している。Embodiments of the present invention will now be described in detail with reference to the drawings. 1 (a) to 1 (e) and 2 (a) to 2 (c) show the substrate in the main steps of the method for forming the gate electrode of the HEMT on the GaAs substrate according to the first embodiment of the present invention. The cross-sectional structure is shown.
【００１９】まず、図１（ａ）に示すように、表層部に
二次電子供給用エピタキシャル層１２、キャップ・エピ
タキシャル層１３が順次形成されたＧａＡｓ基板１０を
用意する。ここで、二次電子供給用エピタキシャル層１
２は、ＳｉがドープされたＮ型のＡｌＧａＡｓ層（不純
物濃度が１×１０18ｃｍ-3程度、厚さが３０ｎｍ程度）
であり、キャップ・エピタキシャル層１３は、Ｓｉがド
ープされたＮ型のＧａＡｓ層（不純物濃度が３×１０18
ｃｍ-3程度、厚さが５０ｎｍ程度）である。First, as shown in FIG. 1A, a GaAs substrate 10 having a secondary electron supply epitaxial layer 12 and a cap / epitaxial layer 13 sequentially formed on its surface is prepared. Here, the secondary electron supply epitaxial layer 1
2 is an Si-doped N-type AlGaAs layer (impurity concentration of about 1 × 10 18 cm −3 , thickness of about 30 nm)
The cap epitaxial layer 13 is an Si-doped N-type GaAs layer (impurity concentration of 3 × 10 18
cm -3 , and the thickness is about 50 nm).
【００２０】次に、基板１０上全面に、例えばフォトレ
ジスト１４を塗布した後、ＨＥＭＴのゲート電極形成予
定位置に第１の開口部（開口幅が例えば０．５μｍ）を
形成することにより、リセスエッチング工程用のエッチ
ングマスクとなるフォトレジストパターンを残存させ
る。Next, for example, a photoresist 14 is applied to the entire surface of the substrate 10, and then a first opening (opening width is 0.5 μm, for example) is formed at a position where the gate electrode of the HEMT is to be formed. A photoresist pattern that will serve as an etching mask for the etching process is left.
【００２１】次に、図１（ｂ）に示すように、例えば平
行平板型ＲＩＥ装置により、エッチングガスとして例え
ばＳＦ6 およびＳｉＣｌ4 を用いる。）を用いた選択ド
ライエッチングにより、上記フォトレジストパターンを
エッチングマスクとし、基板表面の一部をエッチングし
て溝（リセス部）１５を形成する。この場合、前記Ｇａ
Ａｓ層１３／ＡｌＧａＡｓ層１２のエッチング選択比が
高い（２００程度）ので、ＡｌＧａＡｓ層１２でエッチ
ングが停止する。Next, as shown in FIG. 1B, for example, SF 6 and SiCl 4 are used as an etching gas by a parallel plate type RIE apparatus. ) Is used to form a groove (recess portion) 15 by etching a part of the substrate surface using the photoresist pattern as an etching mask. In this case, the Ga
Since the etching selectivity of the As layer 13 / AlGaAs layer 12 is high (about 200), the etching stops at the AlGaAs layer 12.
【００２２】次に、前記フォトレジストパターンを除去
した後、図１（ｃ）に示すように、基板上全面に無機絶
縁膜（例えばプラズマＳｉＮ膜）からなる絶縁体層１６
を１００ｎｍ程度堆積する。この絶縁体層１６は、後述
する電子ビームレジストパターン形成のための電子ビー
ムから下層を保護するためのストッパー層として作用す
る。Next, after removing the photoresist pattern, as shown in FIG. 1C, an insulating layer 16 made of an inorganic insulating film (eg, plasma SiN film) is formed on the entire surface of the substrate.
Is deposited to about 100 nm. This insulator layer 16 acts as a stopper layer for protecting the lower layer from an electron beam for forming an electron beam resist pattern described later.
【００２３】次に、基板上全面にポジティブ型の第１の
電子ビームレジスト１７を塗布し、ベーキングを行った
後、電子ビームによる露光を行う。次に、上記電子ビー
ム露光後のレジストを現像し、水洗、乾燥を行い、その
一部（溝１５の一部に対応する部分）に微細な第２の開
口部（開口幅が例えば０．１μｍ）を形成することによ
り、第１の電子ビームレジストパターンを残存させる。Next, a positive type first electron beam resist 17 is applied on the entire surface of the substrate, baked, and then exposed by an electron beam. Next, the resist after the electron beam exposure is developed, washed with water, and dried, and a fine second opening portion (opening width is, for example, 0.1 μm) is formed in a part thereof (a portion corresponding to a part of the groove 15). ) Is formed to leave the first electron beam resist pattern.
【００２４】次に、図１（ｄ）に示すように、ＲＩＥ
（エッチングガスとして例えばＣＦ4およびＯ2 を用い
る。）による選択ドライエッチングにより、上記第１の
電子ビームレジストパターンをエッチングマスクとして
前記絶縁体層１６の一部をエッチングし、前記溝１５の
底面の一部を露出させるように開口部１８を形成する。
この場合、前記絶縁体１６／ＧａＡｓ層１２のエッチン
グ選択比が高いので、ＧａＡｓ層１２でエッチングが停
止する。Next, as shown in FIG. 1D, RIE
Part of the insulator layer 16 is etched using the first electron beam resist pattern as an etching mask by selective dry etching using (for example, CF 4 and O 2 as etching gas), and the bottom surface of the groove 15 is etched. The opening 18 is formed so that a part is exposed.
In this case, since the etching selection ratio of the insulator 16 / GaAs layer 12 is high, the etching stops at the GaAs layer 12.
【００２５】次に、図１（ｅ）に示すように、前記第１
の電子ビームレジストパターンを除去した後、基板上全
面に比較的高融点を持つ第１の金属配線層（例えばＴｉ
Ｗ）１９ａを３０ｎｍ程度堆積（スパッタ蒸着）する。Next, as shown in FIG. 1 (e), the first
After removing the electron beam resist pattern of, the first metal wiring layer (for example, Ti
W) 19a is deposited to a thickness of about 30 nm (sputter vapor deposition).
【００２６】次に基板上全面に電子ビームレジスト２０
を塗布した後、前記絶縁体層１６の開口部１８上でそれ
より大きな第３の開口部（開口幅が例えば０．５μｍ、
断面が逆テーパ状）を形成することにより、第２の電子
ビームレジストパターンを残存させる。Next, the electron beam resist 20 is formed on the entire surface of the substrate.
And then a third opening (having an opening width of, for example, 0.5 μm) larger than the opening 18 of the insulator layer 16 is applied.
The second electron beam resist pattern is left by forming a cross section having an inverse tapered shape.
【００２７】次に、図２（ａ）に示すように、基板上全
面に比較的低融点を持つ第２の金属配線層１９ｂを堆積
する。この場合、第２の金属配線層１９ｂとして、例え
ばＴｉ、Ａｕの順にそれぞれ例えば５０ｎｍ程度、５０
０ｎｍ程度の厚さとなるように連続的に堆積する。Next, as shown in FIG. 2A, a second metal wiring layer 19b having a relatively low melting point is deposited on the entire surface of the substrate. In this case, as the second metal wiring layer 19b, for example, Ti and Au are, for example, about 50 nm and 50, respectively.
It is continuously deposited to have a thickness of about 0 nm.
【００２８】次に、図２（ｂ）に示すように、電子ビー
ムレジスト２０の溶剤（例えばアセトン）を用いて前記
第２の電子ビームレジスト２０のパターンおよびその上
の第２の金属配線層１９ｂをリフトオフ法により除去す
る。これにより、前記絶縁体層１６の開口部１８内およ
び前記第２の電子ビームレジストパターンの開口部内に
堆積されている断面Ｖ字型の金属配線層（１９ａ、１９
ｂ）からなるＨＥＭＴのゲート電極となる部分が残る。Next, as shown in FIG. 2B, the pattern of the second electron beam resist 20 and the second metal wiring layer 19b on the second electron beam resist 20 are formed by using a solvent (for example, acetone) for the electron beam resist 20. Are removed by the lift-off method. As a result, a metal wiring layer (19a, 19) having a V-shaped cross section is deposited in the opening 18 of the insulator layer 16 and in the opening of the second electron beam resist pattern.
The portion which will be the gate electrode of the HEMT composed of b) remains.
【００２９】次に、図２（ｃ）に示すように、ＲＩＥ
（エッチングガスとして例えばＣＨＦ3 およびＳＦ6 を
用いる。）による選択ドライエッチングにより、上記Ｈ
ＥＭＴのゲート電極をエッチングマスクとして第１の金
属配線層１９ａの露出部をエッチオフする。Next, as shown in FIG. 2C, RIE is performed.
By the selective dry etching with (for example, CHF 3 and SF 6 are used as etching gas), the above H
The exposed portion of the first metal wiring layer 19a is etched off using the gate electrode of the EMT as an etching mask.
【００３０】さらに、この後、ＨＥＭＴのソース領域お
よびドレイン領域上にオーミック電極（図示せず）を形
成してＨＥＭＴを完成する。上記第１実施例の方法によ
り形成されたＨＥＭＴのゲート電極は、比較的高融点を
有する第１の金属膜１９ａおよび比較的低融点を有する
第２の金属膜１９ｂの順に蒸着により形成され、高耐熱
性を有するので、熱処理時に、比較的低融点を持つ第２
の金属膜１９ｂが基板に拡散することを防止することが
可能になっている。After that, ohmic electrodes (not shown) are formed on the source region and the drain region of the HEMT to complete the HEMT. The gate electrode of the HEMT formed by the method of the first embodiment is formed by depositing a first metal film 19a having a relatively high melting point and a second metal film 19b having a relatively low melting point in this order, Since it has heat resistance, it has a relatively low melting point during heat treatment.
It is possible to prevent the above metal film 19b from diffusing into the substrate.
【００３１】また、ＨＥＭＴのゲート電極が絶縁膜１６
により支持されているので、構造の安定化、高耐熱性、
高信頼性を実現することが可能になっている。また、上
記第１実施例の方法によれば、ＨＥＭＴのゲート電極を
形成する際、リセスエッチング後に絶縁体層１６を堆積
し、この上に第１の電子ビームレジスト１７のパターン
を形成して絶縁体層１６に開口部１８を形成する。そし
て、上記第１の電子ビームレジストパターンを除去した
後、全面に第１の金属配線層１９ａを堆積させ、さら
に、この上に第２の電子ビームレジスト２０のパターン
を形成した後に全面に第２の金属配線層１９ｂを堆積す
る。この後、第２の電子ビームレジスト２０のパターン
およびその上の第２の金属配線層１９ｂをリフトオフ
し、さらに、第１の金属配線層１９ａの露出部を選択ド
ライエッチング法によりエッチオフするものである。The gate electrode of the HEMT is the insulating film 16
Since it is supported by, stable structure, high heat resistance,
It is possible to achieve high reliability. Further, according to the method of the first embodiment, when forming the gate electrode of the HEMT, the insulator layer 16 is deposited after the recess etching, and the pattern of the first electron beam resist 17 is formed on the insulator layer 16 for insulation. The opening 18 is formed in the body layer 16. Then, after removing the first electron beam resist pattern, a first metal wiring layer 19a is deposited on the entire surface, and a pattern of the second electron beam resist 20 is further formed on the first metal wiring layer 19a. The metal wiring layer 19b is deposited. Thereafter, the pattern of the second electron beam resist 20 and the second metal wiring layer 19b on the second electron beam resist 20 are lifted off, and the exposed portion of the first metal wiring layer 19a is further etched off by the selective dry etching method. is there.
【００３２】これにより、絶縁体層１６の開口部１８内
および第２の電子ビームレジスト２０のパターンの開口
部内に形成されている断面Ｖ字型の金属配線層（１９ａ
および１９ｂ）からなるＨＥＭＴのゲート電極となる部
分を残すことが可能になる。従って、構造が安定で、耐
熱性が高く、信頼性が高いゲート電極を有するＨＥＭＴ
を実現することが可能である。As a result, a metal wiring layer having a V-shaped cross section (19a) is formed in the opening 18 of the insulator layer 16 and in the opening of the pattern of the second electron beam resist 20.
And it becomes possible to leave the part which becomes the gate electrode of HEMT consisting of 19b). Therefore, a HEMT having a gate electrode having a stable structure, high heat resistance, and high reliability
Can be realized.
【００３３】なお、前記図２（ｂ）に示したような第１
の金属配線層１９ａの露出部に対して選択ドライエッチ
ング法によりエッチオフする際、第１の金属配線層１９
ａと下層の絶縁体層１６とのエッチング選択比が悪い
（例えば１以下）と、下層の絶縁体層１６もエッチング
してしまい、ゲートの信頼性が低下し、ＨＥＭＴの信頼
性が低下するおそれがある。The first type as shown in FIG.
When the exposed portion of the metal wiring layer 19a is etched off by the selective dry etching method, the first metal wiring layer 19 is removed.
If the etching selectivity between a and the lower insulating layer 16 is poor (for example, 1 or less), the lower insulating layer 16 may also be etched, and the reliability of the gate may be reduced, and the reliability of the HEMT may be reduced. There is.
【００３４】このような問題を解決し得る本発明の第２
実施例について以下に説明する。図３（ａ）乃至（ｅ）
および図４（ａ）乃至（ｄ）は、本発明の第２実施例に
係るＧａＡｓ基板上にＨＥＭＴのゲート電極を形成する
ための方法の主要工程における基板の断面構造を示して
いる。The second aspect of the present invention capable of solving such a problem
Examples will be described below. 3 (a) to 3 (e)
4A to 4D show sectional structures of the substrate in the main steps of the method for forming the gate electrode of the HEMT on the GaAs substrate according to the second embodiment of the present invention.
【００３５】まず、図３（ａ）に示すように、表層部に
二次電子供給用エピタキシャル層１２、キャップ・エピ
タキシャル層１３が順次形成されたＧａＡｓ基板１０を
用意する。ここで、二次電子供給用エピタキシャル層１
２は、ＳｉがドープされたＮ型のＡｌＧａＡｓ層（不純
物濃度が１×１０18ｃｍ-3程度、厚さが３０ｎｍ程度）
であり、キャップ・エピタキシャル層１３は、Ｓｉがド
ープされたＮ型のＧａＡｓ層（不純物濃度が３×１０18
ｃｍ-3程度、厚さが５０ｎｍ程度）である。First, as shown in FIG. 3A, a GaAs substrate 10 having a secondary electron supply epitaxial layer 12 and a cap / epitaxial layer 13 sequentially formed on the surface layer is prepared. Here, the secondary electron supply epitaxial layer 1
2 is an Si-doped N-type AlGaAs layer (impurity concentration of about 1 × 10 18 cm −3 , thickness of about 30 nm)
The cap epitaxial layer 13 is an Si-doped N-type GaAs layer (impurity concentration of 3 × 10 18
cm -3 , and the thickness is about 50 nm).
【００３６】次に、基板１０上の一部に絶縁膜パターン
１６ａおよびオーミック電極２１（ＨＥＭＴのソース領
域の形成予定領域上およびドレイン領域の形成予定領域
上に対応する部分を示している。）やパッドメタル（図
示せず）を形成する。Next, the insulating film pattern 16a and the ohmic electrode 21 (the portions corresponding to the source region formation planned region and the drain region formation planned region of the HEMT are shown) are formed on a part of the substrate 10. A pad metal (not shown) is formed.
【００３７】次に、図３（ｂ）に示すように、基板１０
上全面に、フォトレジスト１４を塗布した後、ＨＥＭＴ
のゲート電極形成予定位置に対応する部分に第１の開口
部（開口幅が例えば０．５μｍ）を有するフォトレジス
トパターンを残存させる。そして、例えば平行平板型Ｒ
ＩＥ装置により、エッチングガスとして例えばＳＦ6 お
よびＳｉＣｌ4 を用いる。）を用いた選択ドライエッチ
ングにより、前記レジストパターンをマスクとして基板
の表面の一部をリセスエッチングし、溝部（リセス部）
１５を形成する。この場合、前記ＧａＡｓ層１３／Ａｌ
ＧａＡｓ層１２のエッチング選択比が高い（２００程
度）ので、ＡｌＧａＡｓ層１２でエッチングが停止す
る。Next, as shown in FIG. 3B, the substrate 10
After applying photoresist 14 on the entire upper surface, HEMT
A photoresist pattern having a first opening (opening width is, for example, 0.5 μm) is left in the portion corresponding to the planned gate electrode formation position. And, for example, a parallel plate type R
The IE apparatus uses, for example, SF 6 and SiCl 4 as etching gas. ) By selective dry etching using the resist pattern as a mask to recess etching a part of the surface of the substrate to form a groove portion (recess portion).
Form 15. In this case, the GaAs layer 13 / Al
Since the etching selectivity of the GaAs layer 12 is high (about 200), the etching stops at the AlGaAs layer 12.
【００３８】次に、図３（ｃ）に示すように、前記レジ
ストパターンを除去した後、基板上全面に無機絶縁膜
（例えばプラズマＳｉＮ膜）からなる絶縁体層１６を１
００ｎｍ程度堆積する。Next, as shown in FIG. 3C, after removing the resist pattern, an insulating layer 16 made of an inorganic insulating film (for example, a plasma SiN film) is formed on the entire surface of the substrate.
Deposit about 00 nm.
【００３９】次に、図３（ｄ）に示すように、基板上全
面にポジティブ型の第１の電子ビームレジスト１７を２
００ｎｍ程度塗布し、ベーキングを行った後、電子ビー
ムによる露光を行い、レジストを現像し、水洗、乾燥を
行い、その一部（溝１５の一部に対応する部分）に第２
の開口部（開口幅が例えば０．１μｍ）を形成すること
により第１の電子ビームレジストパターンを残存させ
る。この場合、同時に、前記オーミック電極２１上に対
応する部分にも開口部を形成する。Next, as shown in FIG. 3D, a positive type first electron beam resist 17 is formed on the entire surface of the substrate.
After coating about 100 nm and baking, exposure with an electron beam is performed, the resist is developed, washed with water, and dried, and a part of it (a part corresponding to a part of the groove 15) is secondly coated.
The first electron beam resist pattern is left by forming the opening (opening width is, for example, 0.1 μm). In this case, at the same time, an opening is also formed in the portion corresponding to the ohmic electrode 21.
【００４０】次に、図３（ｅ）に示すように、ＲＩＥ
（エッチングガスとして例えばＣＦ4およびＯ2 を用い
る。）による選択ドライエッチングにより、前記第１の
電子ビームレジストパターンをマスクとして、前記絶縁
体層１６の一部をエッチングし、開口部１８を形成す
る。この場合、同時に、前記オーミック電極２１上に対
応する部分にも開口部を形成する。Next, as shown in FIG. 3E, RIE is performed.
By selective dry etching using (for example, CF 4 and O 2 are used as an etching gas), a part of the insulator layer 16 is etched using the first electron beam resist pattern as a mask to form an opening 18. . In this case, at the same time, an opening is also formed in the portion corresponding to the ohmic electrode 21.
【００４１】次に、図４（ａ）に示すように、基板上全
面に比較的高融点を持つ第１の金属配線層（例えばＴｉ
Ｗ）１９ａを３０ｎｍ程度堆積（スパッタ蒸着）する。
次に、図４（ｂ）に示すように、基板上全面に電子ビー
ムレジスト２０を塗布した後、前記絶縁体層１６の開口
部１８上でそれより大きな第３の開口部（開口幅が例え
ば０．５μｍ）を形成することにより、第２の電子ビー
ムレジストパターンを残存させる。この場合、同時に、
前記オーミック電極２１上やパッドメタル（図示せず）
上に対応する部分にも開口部を形成する。Next, as shown in FIG. 4A, a first metal wiring layer (for example, Ti) having a relatively high melting point is formed on the entire surface of the substrate.
W) 19a is deposited to a thickness of about 30 nm (sputter vapor deposition).
Next, as shown in FIG. 4B, after the electron beam resist 20 is coated on the entire surface of the substrate, a third opening larger than the opening 18 (having an opening width of, for example, is formed on the opening 18 of the insulator layer 16). 0.5 μm) is formed to leave the second electron beam resist pattern. In this case, at the same time,
On the ohmic electrode 21 and pad metal (not shown)
An opening is also formed in the portion corresponding to the above.
【００４２】次に、図４（ｃ）に示すように、基板上全
面に比較的低融点を持つ第２の金属配線層１９ｂを堆積
する。この場合、第２の金属配線層１９ｂとして、例え
ばＴｉ、Ａｕの順にそれぞれ例えば５０ｎｍ程度、５０
０ｎｍ程度の厚さとなるように連続的に堆積する。Next, as shown in FIG. 4C, a second metal wiring layer 19b having a relatively low melting point is deposited on the entire surface of the substrate. In this case, as the second metal wiring layer 19b, for example, Ti and Au are, for example, about 50 nm and 50, respectively.
It is continuously deposited to have a thickness of about 0 nm.
【００４３】次に、図４（ｄ）に示すように、電子ビー
ムレジスト２０の溶剤（例えばアセトン）を用いて、前
記絶縁体層１６の開口部１８内の基板１０上およびオー
ミック電極２１上にそれぞれ堆積されている金属配線層
（１９ａ、１９ｂ）を残し、前記第２の電子ビームレジ
スト２０のパターンおよびその上の第２の金属配線層１
９ｂをリフトオフ法により除去する。Next, as shown in FIG. 4D, a solvent (for example, acetone) for the electron beam resist 20 is used to cover the substrate 10 in the opening 18 of the insulator layer 16 and the ohmic electrode 21. The pattern of the second electron beam resist 20 and the second metal wiring layer 1 thereon are left, leaving the metal wiring layers (19a, 19b) deposited respectively.
9b is removed by the lift-off method.
【００４４】次に、ＲＩＥ（エッチングガスとして例え
ばＣＨＦ3 およびＳＦ6 を用いる。）による選択ドライ
エッチングにより、上記第１の金属配線層１９ａの露出
部をエッチオフした後、第１の電子ビームレジスト１７
のパターンを除去する。Next, after the exposed portion of the first metal wiring layer 19a is etched off by selective dry etching by RIE (for example, CHF 3 and SF 6 are used as etching gas), the first electron beam resist is formed. 17
Pattern is removed.
【００４５】これにより、絶縁体層１６の開口部１８内
および第２の電子ビームレジスト２０のパターンの開口
部内に形成された断面Ｖ字型の金属配線層（１９ａおよ
び１９ｂ）からなるＨＥＭＴのゲート電極となる部分が
残る。同時に、オーミック電極２１上に順次形成された
断面Ｖ字型の金属配線層（１９ａおよび１９ｂ）からな
るＨＥＭＴのソース・ドレイン電極となる部分が残る。As a result, the gate of the HEMT formed of the metal wiring layers (19a and 19b) having a V-shaped cross section formed in the opening 18 of the insulator layer 16 and in the opening of the pattern of the second electron beam resist 20. The part that will become the electrode remains. At the same time, portions of the metal wiring layers (19a and 19b) having a V-shaped cross section, which are sequentially formed on the ohmic electrode 21, become the source / drain electrodes of the HEMT.
【００４６】上記第２実施例の方法によれば、ＨＥＭＴ
のゲート電極を形成する際、リセスエッチング後に絶縁
体層１６を堆積し、この上に第１の電子ビームレジスト
１７のパターンを形成して絶縁体層１６に開口部１８を
形成する。そして、上記第１の電子ビームレジストパタ
ーンを除去することなく、全面に第１の金属配線層１９
ａを堆積させ、さらに、この上に第２の電子ビームレジ
スト２０のパターンを形成した後に全面に第２の金属配
線層１９ｂを堆積する。この後、第２の電子ビームレジ
ストパターンおよびその上の第２の金属配線層１９ｂを
リフトオフし、さらに、第１の金属配線層１９ａの露出
部を選択ドライエッチング法によりエッチオフした後に
第１の電子ビームレジスト１７のパターンを除去する。According to the method of the second embodiment, the HEMT
When forming the gate electrode of (1), the insulator layer 16 is deposited after the recess etching, and the pattern of the first electron beam resist 17 is formed on the insulator layer 16 to form the opening 18 in the insulator layer 16. Then, the first metal wiring layer 19 is formed on the entire surface without removing the first electron beam resist pattern.
After a is deposited and a pattern of the second electron beam resist 20 is further formed thereon, a second metal wiring layer 19b is deposited on the entire surface. After that, the second electron beam resist pattern and the second metal wiring layer 19b on the second electron beam resist pattern are lifted off, and the exposed portion of the first metal wiring layer 19a is etched off by a selective dry etching method. The pattern of the electron beam resist 17 is removed.
【００４７】従って、第１の金属配線層１９ａの露出部
を選択ドライエッチング法によりエッチオフする時に、
下層の絶縁体層１６との間に第１の電子ビームレジスト
１７のパターンが存在するので、第１の金属配線層１９
ａと下層の絶縁体層１６とのエッチング選択比が大きく
なり、下層の絶縁体層１６がエッチングされなくなる。
これにより、プロセスマージンを増やし、ＨＥＭＴのゲ
ートの信頼性を向上させることが可能になった。Therefore, when the exposed portion of the first metal wiring layer 19a is etched off by the selective dry etching method,
Since the pattern of the first electron beam resist 17 exists between the lower insulating layer 16 and the first metal wiring layer 19,
The etching selectivity between a and the lower insulating layer 16 is increased, and the lower insulating layer 16 is not etched.
This makes it possible to increase the process margin and improve the reliability of the HEMT gate.
【００４８】しかも、前記ゲートリセスエッチング用の
レジスト１４のパターンを形成する工程の前に、基板上
の所定位置にオーミック電極２１を形成しておき、前記
第１の電子ビームレジスト１７のパターンを形成する際
に、上記オーミック電極２１に対応する開口部を形成し
ておくことにより、前記絶縁体層１６に対する選択ドラ
イエッチングを行う際に上記オーミック電極２１上にも
開口部を形成し、前記第２の電子ビームレジスト２０の
パターンおよびその上の第２の金属配線層１９ｂを除去
する際に上記オーミック電極２１上に順次形成されてい
る第１の金属配線層１９ａおよび第２の金属配線層１９
ｂを残すことにより、ＨＥＭＴのソース・ドレイン電極
部分も同時に形成することが可能になった。Moreover, before the step of forming the pattern of the resist 14 for the gate recess etching, the ohmic electrode 21 is formed at a predetermined position on the substrate to form the pattern of the first electron beam resist 17. In this case, an opening corresponding to the ohmic electrode 21 is formed in advance, so that an opening is also formed on the ohmic electrode 21 when selective dry etching is performed on the insulator layer 16, and the second portion is formed. When removing the pattern of the electron beam resist 20 and the second metal wiring layer 19b thereon, the first metal wiring layer 19a and the second metal wiring layer 19 which are sequentially formed on the ohmic electrode 21.
By leaving b, the source / drain electrode portions of the HEMT can be formed at the same time.
【００４９】[0049]
【発明の効果】上述したように本発明の半導体装置によ
れば、ＨＥＭＴのゲート電極として、構造の安定化、高
耐熱性、高信頼性を実現することができる。また、本発
明の半導体装置の製造方法によれば、構造が安定で、耐
熱性が高く、信頼性が高いゲート電極を有するＨＥＭＴ
を実現することができる。As described above, according to the semiconductor device of the present invention, as the gate electrode of the HEMT, it is possible to realize the structure stabilization, high heat resistance, and high reliability. Further, according to the method for manufacturing a semiconductor device of the present invention, a HEMT having a gate electrode having a stable structure, high heat resistance, and high reliability is provided.
Can be realized.
【００５０】また、本発明の半導体装置の製造方法によ
れば、ＨＥＭＴのゲート電極を形成する際、ゲート電極
の下部電極形成用の金属配線層の不要部分を選択ドライ
エッチング法によりエッチオフする時に下層の絶縁体層
がエッチングされないようにし、ＨＥＭＴの信頼性の低
下を防止することができる。Further, according to the method of manufacturing a semiconductor device of the present invention, when the gate electrode of the HEMT is formed and the unnecessary portion of the metal wiring layer for forming the lower electrode of the gate electrode is etched off by the selective dry etching method. It is possible to prevent the lower insulating layer from being etched and prevent the HEMT from being degraded in reliability.
【図１】本発明の第１実施例に係るＧａＡｓ基板上にＨ
ＥＭＴのゲート電極を形成する製造方法の主要工程の一
部における基板構造を示す断面図。FIG. 1 shows H on a GaAs substrate according to a first embodiment of the present invention.
Sectional drawing which shows the board | substrate structure in a part of main process of the manufacturing method which forms the gate electrode of EMT.
【図２】図１の工程に続く工程における基板構造を示す
断面図。FIG. 2 is a cross-sectional view showing a substrate structure in a step that follows the step of FIG.
【図３】本発明の第２実施例に係るＧａＡｓ基板上にＨ
ＥＭＴのゲート電極を形成する製造方法の主要工程の一
部における基板構造を示す断面図。FIG. 3 shows H on a GaAs substrate according to a second embodiment of the present invention.
Sectional drawing which shows the board | substrate structure in a part of main process of the manufacturing method which forms the gate electrode of EMT.
【図４】図３の工程に続く工程における基板構造を示す
断面図。FIG. 4 is a sectional view showing a substrate structure in a step that follows the step of FIG.
【図５】ＧａＡｓ基板上にＨＥＭＴのゲート電極を形成
する従来の製造方法の主要工程における基板構造を示す
断面図。FIG. 5 is a sectional view showing a substrate structure in a main step of a conventional manufacturing method of forming a HEMT gate electrode on a GaAs substrate.
１０…ＧａＡｓ基板、１２…二次電子供給用エピタキシ
ャル層、１３…キャップ・エピタキシャル層、１４…フ
ォトレジスト、１５…溝部（リセス部）、１６…絶縁体
層、１７…第１の電子ビームレジスト、１８…開口部、
１９ａ…第１の金属配線層、１９ｂ…第２の金属配線
層、２０…第２の電子ビームレジスト、２１…オーミッ
ク電極。DESCRIPTION OF SYMBOLS 10 ... GaAs substrate, 12 ... Secondary electron supply epitaxial layer, 13 ... Cap epitaxial layer, 14 ... Photoresist, 15 ... Groove part (recess part), 16 ... Insulator layer, 17 ... 1st electron beam resist, 18 ... Opening,
19a ... 1st metal wiring layer, 19b ... 2nd metal wiring layer, 20 ... 2nd electron beam resist, 21 ... Ohmic electrode.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｆ (72)発明者 加村 まゆみ 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Reference number within the agency FI Technical indication location H01L 29/205 7376-4M H01L 29/80 F (72) Inventor Mayumi Kamura Kawasaki, Kanagawa Prefecture Komukai-Toshiba-cho 1-ku, Toshiba Corporation Tamagawa factory
Claims (5)
成されたＧａＡｓ基板と、 上記溝の内部およびこれに連なる前記ＧａＡｓ基板の表
面の一部の上面に堆積され、上記溝の中央部付近に対応
する部分が開口された絶縁膜と、 この絶縁膜の上面および上記絶縁膜の開口部の内部を覆
うように比較的高融点を有する第１の金属膜および比較
的低融点を有する第２の金属膜の順に形成され、前記溝
の上部を覆う所定の大きさにパターニングされたＨＥＭ
Ｔ用のゲート電極とを具備することを特徴とする半導体
装置。1. A GaAs substrate having a groove for forming a HEMT gate formed on its surface, and a GaAs substrate deposited on the inside of the groove and a part of the upper surface of the GaAs substrate continuous with the groove, and in the vicinity of the center of the groove To the insulating film, a first metal film having a relatively high melting point and a second metal film having a relatively low melting point so as to cover the upper surface of the insulating film and the inside of the opening of the insulating film. A HEM formed in the order of the metal film and patterned to a predetermined size so as to cover the upper portion of the groove.
A semiconductor device comprising a gate electrode for T.
してＨＥＭＴのゲート形成用の溝部を形成する工程と、 前記基板上の全面に絶縁体層を堆積する工程と、 前記基板上に前記溝部より小さな開口部を有する第１の
レジストパターンを形成する工程と、 上記第１のレジストパターンをマスクとして前記絶縁体
層をエッチングし、前記溝部の底面の一部を露出させる
ように開口部を形成する工程と、 前記第１のレジストパターンを除去する工程と、 前記基板上の全面に比較的高融点を持つ第１の金属配線
層を堆積する工程と、 前記基板上に前記絶縁体層の開口部上でそれより大きな
開口部を有する第２のレジストパターンを形成する工程
と、 前記基板上の全面に比較的低融点を持つ第２の金属配線
層を堆積する工程と、 前記第２のレジストパターンおよびその上の第２の金属
配線層をリフトオフ法により除去することにより、前記
絶縁体層の開口部内および前記第２のレジストパターン
の開口部内に形成されている第１の金属配線層および第
２の金属配線層からなるＨＥＭＴのゲート電極となる部
分を残す工程と、 上記ＨＥＭＴのゲート電極をマスクとし、前記第１の金
属配線層の露出部を選択ドライエッチング法によりエッ
チオフする工程とを具備することを特徴とする半導体装
置の製造方法。2. A step of etching a part of a surface of a GaAs substrate to form a groove portion for forming a gate of a HEMT, a step of depositing an insulating layer on the entire surface of the substrate, and the groove portion on the substrate. Forming a first resist pattern having a smaller opening; and etching the insulator layer using the first resist pattern as a mask to form an opening so that a part of the bottom surface of the groove is exposed. A step of removing the first resist pattern, a step of depositing a first metal wiring layer having a relatively high melting point on the entire surface of the substrate, and an opening of the insulator layer on the substrate. Forming a second resist pattern having an opening larger than that on the substrate, depositing a second metal wiring layer having a relatively low melting point on the entire surface of the substrate, and the second resist. By removing the pattern and the second metal wiring layer on the pattern by a lift-off method, the first metal wiring layer and the first metal wiring layer and the first metal wiring layer formed in the opening of the insulator layer and the opening of the second resist pattern are removed. A step of leaving a portion of the second metal wiring layer to be the gate electrode of the HEMT, and a step of etching off the exposed portion of the first metal wiring layer by a selective dry etching method using the gate electrode of the HEMT as a mask. A method for manufacturing a semiconductor device, comprising:
してＨＥＭＴのゲート形成用の溝部を形成する工程と、 前記基板上の全面に絶縁体層を堆積する工程と、 前記基板上に前記溝部より小さな開口部を有する第１の
レジストパターンを形成する工程と、 上記第１のレジストパターンをマスクとして前記絶縁体
層をエッチングし、前記溝部の底面の一部を露出させる
ように開口部を形成する工程と、 前記基板上の全面に比較的高融点を持つ第１の金属配線
層を堆積する工程と、 前記基板上に前記絶縁体層の開口部上でそれより大きな
開口部を有する第２のレジストパターンを形成する工程
と、 前記基板上の全面に比較的低融点を持つ第２の金属配線
層を堆積する工程と、 前記第２のレジストパターンおよびその上の第２の金属
配線層をリフトオフ法により除去することにより、前記
絶縁体層の開口部内および前記第２のレジストパターン
の開口部内に形成されている第１の金属配線層および第
２の金属配線層からなるＨＥＭＴのゲート電極となる部
分を残す工程と、 上記ＨＥＭＴのゲート電極をマスクとし、前記第１の金
属配線層の露出部を選択ドライエッチング法によりエッ
チオフする工程と、 前記第１のレジストパターンを除去する工程とを具備す
ることを特徴とする半導体装置の製造方法。3. A step of etching a part of the surface of a GaAs substrate to form a groove portion for forming a gate of a HEMT, a step of depositing an insulating layer on the entire surface of the substrate, and the groove portion on the substrate. Forming a first resist pattern having a smaller opening; and etching the insulator layer using the first resist pattern as a mask to form an opening so that a part of the bottom surface of the groove is exposed. A step of depositing a first metal wiring layer having a relatively high melting point on the entire surface of the substrate, and a second opening having a larger opening than the opening of the insulator layer on the substrate. The step of forming a resist pattern, the step of depositing a second metal wiring layer having a relatively low melting point on the entire surface of the substrate, the step of forming the second resist pattern and the second metal wiring layer thereon. Re And a gate electrode of the HEMT formed of the first metal wiring layer and the second metal wiring layer formed in the opening of the insulator layer and in the opening of the second resist pattern, by removing by a toff method. A step of leaving the portion to be formed, a step of etching off the exposed portion of the first metal wiring layer by a selective dry etching method using the gate electrode of the HEMT as a mask, and a step of removing the first resist pattern. A method for manufacturing a semiconductor device, comprising:
おいて、 前記ゲート形成用の溝部を形成する工程の前に、前記基
板上の所定位置にオーミック電極を形成し、 前記第１のレジストパターンを形成する際、前記オーミ
ック電極上にも開口部を形成し、 前記絶縁体層に対するエッチングを行う際、前記オーミ
ック電極の一部を露出させるように開口部を形成し、 前記第２のレジストパターンおよびその上の第２の金属
配線層を除去する際、前記絶縁体層の開口部の底面の前
記オーミック電極上に順次形成されている第１の金属配
線層および第２の金属配線層からなる電極部分も残すこ
とを特徴とする半導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 3, wherein an ohmic electrode is formed at a predetermined position on the substrate before the step of forming the groove portion for forming the gate, and the first resist pattern is formed. An opening is also formed on the ohmic electrode when forming, and an opening is formed so as to expose a part of the ohmic electrode when etching the insulator layer, and the second resist pattern is formed. And when removing the second metal wiring layer thereon, the first metal wiring layer and the second metal wiring layer are sequentially formed on the ohmic electrode on the bottom surface of the opening of the insulator layer. A method for manufacturing a semiconductor device, characterized in that the electrode portion is also left.
おいて、 前記オーミック電極はＨＥＭＴのソース電極・ドレイン
電極を含むことを特徴とする半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the ohmic electrode includes a source electrode / drain electrode of HEMT.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18485993A JPH0745816A (en) | 1993-07-27 | 1993-07-27 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18485993A JPH0745816A (en) | 1993-07-27 | 1993-07-27 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745816A true JPH0745816A (en) | 1995-02-14 |
Family
ID=16160559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18485993A Pending JPH0745816A (en) | 1993-07-27 | 1993-07-27 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745816A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315423B1 (en) * | 1999-12-22 | 2001-11-26 | 오길록 | Method of forming fine T(Γ)-gate by photo-lithography process and sacrificial dielectric film |
| KR100348902B1 (en) * | 1999-11-30 | 2002-08-14 | 한국전자통신연구원 | Method of manufacturing a gamma gate of hemt |
| KR100849926B1 (en) * | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | Methods for fabricating a pseudomorphic high electron mobility transistor |
-
1993
- 1993-07-27 JP JP18485993A patent/JPH0745816A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100348902B1 (en) * | 1999-11-30 | 2002-08-14 | 한국전자통신연구원 | Method of manufacturing a gamma gate of hemt |
| KR100315423B1 (en) * | 1999-12-22 | 2001-11-26 | 오길록 | Method of forming fine T(Γ)-gate by photo-lithography process and sacrificial dielectric film |
| KR100849926B1 (en) * | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | Methods for fabricating a pseudomorphic high electron mobility transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100647459B1 (en) | Manufacturing method of t or gamma gate electrode | |
| US5563079A (en) | Method of making a field effect transistor | |
| US4377899A (en) | Method of manufacturing Schottky field-effect transistors utilizing shadow masking | |
| US5736417A (en) | Method of fabricating double photoresist layer self-aligned heterojunction bipolar transistor | |
| JPH06168870A (en) | Fabrication of semiconductor device | |
| JPS6351550B2 (en) | ||
| JPH0745816A (en) | Semiconductor device and its manufacture | |
| JP2741175B2 (en) | Method for forming fine pattern of semiconductor device | |
| JP2518402B2 (en) | Method for manufacturing semiconductor device | |
| JPS6323669B2 (en) | ||
| JP2606592B2 (en) | Gate electrode of field effect transistor and method of manufacturing the same | |
| JP2503667B2 (en) | Method for manufacturing semiconductor device | |
| JP2776053B2 (en) | Method for manufacturing semiconductor device | |
| JPH08203926A (en) | Manufacture of semiconductor device | |
| KR100272577B1 (en) | Method for fabricating bipolar transistor | |
| JPH0845962A (en) | Manufacture of semiconductor device | |
| KR0156446B1 (en) | Method of manufacturing triple electroded field emitter by self-arranging method | |
| JPH01251669A (en) | Manufacture of field effect transistor | |
| JPH06120253A (en) | Field effect transistor and its manufacture | |
| JPH0684951A (en) | Manufacture of semiconductor device | |
| JP2803641B2 (en) | Method for manufacturing semiconductor device | |
| JPH1187365A (en) | Semiconductor device and manufacture thereof | |
| JPH05206169A (en) | Manufacture of semiconductor device | |
| JPS616870A (en) | Manufacture of field-effect transistor | |
| JPH05218090A (en) | Manufacture of field effect transistor |