JPH0745085A - Data writer and reader - Google Patents
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- JPH0745085A JPH0745085A JP18972293A JP18972293A JPH0745085A JP H0745085 A JPH0745085 A JP H0745085A JP 18972293 A JP18972293 A JP 18972293A JP 18972293 A JP18972293 A JP 18972293A JP H0745085 A JPH0745085 A JP H0745085A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、再書込み可能なＲＯ
Ｍ（read only memory）にプログラム等のデータを書込
む、例えばＲＯＭライタ及びこのＲＯＭライタでプログ
ラムが書込まれた再書込み可能なＲＯＭを使用するシス
テム等のデータ書込装置及びデータ読取装置に関する。BACKGROUND OF THE INVENTION The present invention is a rewritable RO.
The present invention relates to a data writing device and a data reading device such as a system for writing data such as a program in an M (read only memory), for example, a system using a ROM writer and a rewritable ROM in which the program is written by the ROM writer.
【０００２】[0002]
【従来の技術】一般的なマスクＲＯＭ等は再書込みが不
可能であるが、不揮発性メモリでも、紫外線や電気的に
メモリ内容を消去して、再びデータを書込むことができ
るＥＰＲＯＭ（ erasable programmable read only mem
ory ）やＥＥＰＲＯＭ（electrically erasable progra
mmable read only memory ）及びフラッシュメモリが知
られている。このような不揮発性メモリは、再書込み可
能なＲＯＭとして使用することができる。2. Description of the Related Art Although a general mask ROM cannot be rewritten, an EPROM (erasable programmable) capable of rewriting data even if it is a nonvolatile memory can be erased electrically by ultraviolet rays or electrically. read only mem
ory) and EEPROM (electrically erasable progra
mmable read only memory) and flash memory are known. Such a non-volatile memory can be used as a rewritable ROM.
【０００３】従来、このような再書込み可能なＲＯＭ
は、例えば図５に示す概略構成のＲＯＭライタを使用し
て、プログラム等のデータが書込まれるようになってい
た。Conventionally, such a rewritable ROM
For example, a ROM writer having the schematic configuration shown in FIG. 5 is used to write data such as a program.
【０００４】再書込み可能なＲＯＭとしてのＥＰＲＯＭ
１は、コネクタを介してデータバス２に接続される。こ
のデータバス２を介して、制御部本体を構成するＣＰＵ
（central processing unit ）３は、ＲＯＭ４及びＲＡ
Ｍ（random access memory）５と接続されている。前記
ＲＯＭ４には、前記ＣＰＵ３が行う処理のプログラムデ
ータが記憶され、前記ＲＡＭ５には、前記ＣＰＵ３が処
理を行う時に使用する各種メモリのエリアが形成されて
いる。EPROM as rewritable ROM
1 is connected to the data bus 2 via a connector. CPU that constitutes the main body of the control unit via the data bus 2
(Central processing unit) 3 includes ROM 4 and RA
It is connected to an M (random access memory) 5. The ROM 4 stores program data for processing performed by the CPU 3, and the RAM 5 has areas for various memories used when the CPU 3 performs processing.
【０００５】このようなＲＯＭライタでは、ＣＰＵ３の
制御により、ＲＯＭ４又はＲＡＭ５に記憶されたプログ
ラムデータ、あるいはフロッピーディスク又はハードデ
ィスク等の外部記憶装置に記憶されたプログラムデータ
が、データバス２を介してＥＰＲＯＭ１に記憶されるよ
うになっている。In such a ROM writer, the program data stored in the ROM 4 or the RAM 5 or the program data stored in an external storage device such as a floppy disk or a hard disk is controlled by the CPU 3 via the data bus 2 to the EPROM 1 It will be remembered in.
【０００６】ところで、ＥＰＲＯＭ等の再書込み可能な
ＲＯＭは、書込み回数が、例えば１０００００回などの
制限がある。それは、各メモリのビットの状態を１（ハ
イレベル）から０（ローレベル）へ変化させるときに、
又は０から１へ変化させるときに、上記再書込み可能Ｒ
ＯＭの各ビットを構成する素子にストレスがかかるため
である。そして、一般的に再書込み可能なＲＯＭは、全
てのビットの状態（データ）を１にして初期化される。By the way, the rewritable ROM such as the EPROM has a limit of the number of times of writing, for example, 100,000 times. When changing the state of each memory bit from 1 (high level) to 0 (low level),
Or when changing from 0 to 1, the above rewritable R
This is because stress is applied to the elements forming each bit of the OM. In general, the rewritable ROM is initialized by setting the state (data) of all bits to 1.
【０００７】[0007]
【発明が解決しようとする課題】上述したように、再書
込み可能なＲＯＭは、全てのビットが１の状態で初期化
され、再書込み可能なＲＯＭを構成するビットを１の状
態から０の状態に変化させるときに発生するストレスに
より、書込み回数（寿命）が制限される。As described above, in the rewritable ROM, all the bits are initialized in the state of 1, and the bits constituting the rewritable ROM are set from the state of 1 to the state of 0. The number of times of writing (lifetime) is limited by the stress generated when changing to.
【０００８】従って、プログラム等のデータを書込むと
きに、ビットを１の状態から０の状態に変化させる数を
少なくすることにより、ストレスを減少させて再書込み
可能なＲＯＭの寿命を延ばすことが考えられる。Therefore, when writing data such as a program, it is possible to reduce the stress and extend the life of the rewritable ROM by reducing the number of changing the bit from the 1 state to the 0 state. Conceivable.
【０００９】そこでこの発明は、プログラム等のデータ
を書込むときに、ビットを１の状態から０の状態に変化
させる数を少なくすることができ、従って再書込み可能
なＲＯＭの寿命を延ばすことができるデータ書込装置及
びデータ読取装置を提供することを目的とする。Therefore, according to the present invention, when writing data such as a program, it is possible to reduce the number of bits to be changed from the state of 1 to the state of 0, so that the life of a rewritable ROM can be extended. An object of the present invention is to provide a data writing device and a data reading device that can be used.
【００１０】[0010]
【課題を解決するための手段】請求項１対応の発明は、
再書込み可能なリード・オンリ・メモリへプログラム等
のデータを書込むデータ書込装置において、再書込み可
能なリード・オンリ・メモリに書込む全データのうちの
０の状態又は１の状態のビット数を計数する計数手段
と、この計数手段により計数されたビット数に基づい
て、全データにおける０の状態のビット数が１の状態の
ビット数より大きいか否かを判断する判断手段と、この
判断手段により全データにおける０の状態のビット数が
１の状態のビット数以下のときには、全データを反転せ
ずに再書込み可能なリード・オンリ・メモリに書込み、
０の状態のビット数が１の状態のビット数より大きいと
きには、全データを反転して再書込み可能なリード・オ
ンリ・メモリに書込む書込手段とを設けたものである。The invention according to claim 1 is
In a data writing device that writes data such as a program to a rewritable read-only memory, the number of bits in the 0 state or 1 state of all the data written to the rewritable read-only memory And counting means for judging whether the number of bits in the state of 0 in all data is larger than the number of bits in the state of 1 based on the number of bits counted by the counting means. When the number of bits in the 0 state in all data is equal to or less than the number of bits in the 1 state by the means, the entire data is written in the rewritable read-only memory without being inverted,
When the number of bits in the state of 0 is larger than the number of bits in the state of 1, writing means for inverting all the data and writing the data in the rewritable read only memory is provided.
【００１１】請求項２対応の発明は、再書込み可能なリ
ード・オンリ・メモリからプログラム等のデータを読取
るデータ読取装置において、再書込み可能なリード・オ
ンリ・メモリに対してメモリチェックを行うメモリチェ
ック手段と、このメモリチェック手段によるメモリチェ
ック結果がエラーとなったときには、再書込み可能なリ
ード・オンリ・メモリからその全データを反転して読取
る反転読取手段とを設けたものである。According to a second aspect of the present invention, in a data reading device for reading data such as a program from a rewritable read-only memory, a memory check is performed for the rewritable read-only memory. Means and reversal reading means for reversing and reading all the data from the rewritable read only memory when the memory check result by the memory checking means results in an error.
【００１２】[0012]
【作用】請求項１対応の発明においては、計数手段によ
り、再書込み可能なリード・オンリ・メモリに書込む全
データのうちの０の状態又は１の状態のビット数が計数
され、判断手段により、この計数されたビット数に基づ
いて、再書込み可能なリード・オンリ・メモリに書込む
全データにおける０の状態のビット数が１の状態のビッ
ト数より大きいか否かが判断される。In the invention according to claim 1, the counting means counts the number of bits in the 0 state or the 1 state of all the data to be written in the rewritable read only memory, and the judging means. Based on the counted number of bits, it is judged whether or not the number of bits in the 0 state in all the data to be written in the rewritable read-only memory is larger than the number of bits in the 1 state.
【００１３】書込み手段により、その判断で再書込み可
能なリード・オンリ・メモリに書込む全データにおける
０の状態のビット数が１の状態のビット数以下のときに
は、全データは、反転されずそのまま再書込み可能なリ
ード・オンリ・メモリに書込まれ、０の状態のビット数
が１の状態のビット数より大きいと判断されたときに
は、全データは、反転されて再書込み可能なリード・オ
ンリ・メモリに書込まれる。When the number of bits in the 0 state of all data to be written in the rewritable read-only memory by the writing means is equal to or less than the number of bits in the 1 state, the entire data is not inverted and remains as it is. When it is written to the rewritable read-only memory and it is determined that the number of bits in the 0 state is larger than the number of bits in the 1 state, all data is inverted and rewritable in the read-only memory. Written to memory.
【００１４】請求項２対応の発明においては、メモリチ
ェック手段により、再書込み可能なリード・オンリ・メ
モリのメモリチェックが行われ、そのメモリチェック結
果がエラーとなったときには、反転読取手段により、再
書込み可能なリード・オンリ・メモリからその全データ
が、反転して読取られる。According to the second aspect of the invention, the memory check means performs the memory check of the rewritable read-only memory, and when the result of the memory check results in an error, the reversal read means rewrites it. All of its data is read inverted from the writable read-only memory.
【００１５】[0015]
【実施例】以下、この発明の実施例を図面を参照して説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１６】図１及び図２は、請求項１対応の発明（デ
ータ書込装置）の実施例を示すもので、請求項１対応の
発明をＲＯＭ（read only memory）ライタに適用したも
のである。FIGS. 1 and 2 show an embodiment of the invention (data writing device) corresponding to claim 1, wherein the invention corresponding to claim 1 is applied to a ROM (read only memory) writer. .
【００１７】図１は、前記ＲＯＭライタの要部回路構成
を示すブロック図である。FIG. 1 is a block diagram showing a circuit configuration of a main part of the ROM writer.
【００１８】１１は、制御部本体を構成するＣＰＵ（ce
ntral processing unit ）である。このＣＰＵ１１が行
う処理のプログラムデータが記憶されたＲＯＭ１２、前
記ＣＰＵ１１が処理を行うときに使用する各種メモリの
エリアが形成されたＲＡＭ（random access memory）１
３及び再書込み可能なリード・オンリ・メモリとしての
ＥＰＲＯＭ（erasable programmable read only memor
y）１４は、それぞれデータバス１５及びアドレスバス
（図示せず）等を介して前記ＣＰＵ１１と接続されてい
る。Reference numeral 11 denotes a CPU (ce
ntral processing unit). A ROM 12 in which program data for processing performed by the CPU 11 is stored, and a RAM (random access memory) 1 in which areas of various memories used when the CPU 11 performs processing are formed.
3 and EPROM (erasable programmable read only memory) as rewritable read-only memory
y) 14 are connected to the CPU 11 via a data bus 15 and an address bus (not shown), respectively.
【００１９】前記ＣＰＵ１１、前記ＲＯＭ１２及び前記
ＲＡＭ１３は、それぞれ前記データバス１５と８本のデ
ータ線（Ｄ０〜Ｄ７）により接続されている。The CPU 11, the ROM 12, and the RAM 13 are connected to the data bus 15 by eight data lines (D0 to D7), respectively.
【００２０】前記ＥＰＲＯＭ１４は、前記データバス１
５から引き出された８本のデータ線（Ｄ０〜Ｄ７）か
ら、それぞれエクスクルーシブＯＲ回路１６０〜１６７
を介してデータを入力するように接続されている。この
エクスクルーシブＯＲ回路１６０〜１６７の残る一方の
入力端子には、フリップフロップ回路からなる反転制御
回路１７からのデータ出力信号が共通信号として入力さ
れている。The EPROM 14 is the data bus 1
From the eight data lines (D0 to D7) drawn from No. 5, the exclusive OR circuits 160 to 167, respectively.
Connected to enter data via. A data output signal from the inversion control circuit 17, which is a flip-flop circuit, is input as a common signal to the remaining one input terminal of each of the exclusive OR circuits 160 to 167.
【００２１】前記反転制御回路１７のデータ入力端子
（Ｄ）、クロック入力端子及び負論理のリセット入力端
子は、それぞれ前記データバス１５のデータ線（Ｄ
０）、前記ＣＰＵ１１の負論理のＩＯＷＲ−Ｎ出力端子
（ＩＯＷ）及びリセット信号線（ＲＳ）と接続されてい
る。なおリセット信号線は、前記ＣＰＵ１１の負論理の
リセット入力端子にも接続されている。The data input terminal (D), the clock input terminal and the negative logic reset input terminal of the inversion control circuit 17 are respectively connected to the data line (D) of the data bus 15.
0), a negative logic IOWR-N output terminal (IOW) of the CPU 11 and a reset signal line (RS). The reset signal line is also connected to the negative logic reset input terminal of the CPU 11.
【００２２】なお、前記反転制御回路１７からのデータ
出力信号は、この反転制御回路１７に入力されるリセッ
ト信号線（ＲＳ）からのパルス信号により、ローレベル
となり、そのクロック入力端子に入力される信号の立ち
上がりにより、そのデータ入力端子（Ｄ）に入力されて
いる信号が出力されるようになっている。The data output signal from the inversion control circuit 17 becomes low level by the pulse signal from the reset signal line (RS) input to the inversion control circuit 17, and is input to its clock input terminal. At the rising edge of the signal, the signal input to the data input terminal (D) is output.
【００２３】従って、前記ＣＰＵ１１がＩＯＷＲ−Ｎ出
力端子（ＩＯＷ）から立上がり信号を出力しない限り、
前記エクスクルーシブＯＲ回路１６０〜１６７からは、
通常データバス１５で転送されてきたデータが、そのま
ま前記ＥＰＲＯＭ１４に入力され書込まれる。Therefore, unless the CPU 11 outputs a rising signal from the IOWR-N output terminal (IOW),
From the exclusive OR circuits 160 to 167,
The data transferred by the normal data bus 15 is directly input to and written in the EPROM 14.
【００２４】図２に、前記ＣＰＵ１１が行うデータ書込
処理の流れを示す。FIG. 2 shows the flow of the data writing process performed by the CPU 11.
【００２５】まず、ＲＡＭ１３に形成されたアドレス格
納エリアＮ及びビット数格納エリアＳを０に初期化し
て、ステップ１（ＳＴ１）の処理として、ＥＰＲＯＭ１
４のアドレス格納エリアＮに格納されたアドレスＮに書
込む１バイトデータのうちの０の状態のビット数を計数
し（計数手段）、この計数されたビット数をＲＡＭ１３
に形成された一時格納エリアＴに格納する。First, the address storage area N and the bit number storage area S formed in the RAM 13 are initialized to 0, and the EPROM 1 is processed as the processing of step 1 (ST1).
The number of bits in the 0 state of the 1-byte data written in the address N stored in the address storage area 4 of 4 is counted (counting means), and the counted number of bits is stored in the RAM 13
It is stored in the temporary storage area T formed in.
【００２６】次に、ビット数格納エリアＳに格納された
ビット数Ｓに一時格納エリアＴに格納されたビット数Ｔ
を加算し、この加算して得たビット数をビット数格納エ
リアＳに格納すると共に、アドレス格納エリアＮに格納
されたアドレスＮに対して＋１の加算処理を行い、この
加算処理により得たアドレスをアドレス格納エリアＮに
格納する。Next, the bit number S stored in the bit number storage area S and the bit number T stored in the temporary storage area T
Is added, the number of bits obtained by this addition is stored in the number-of-bits storage area S, and the address N stored in the address storage area N is added by +1 to obtain the address obtained by this addition processing. Is stored in the address storage area N.
【００２７】次に、アドレス格納エリアＮに格納された
アドレスＮが、ＥＰＲＯＭ１４の最終アドレスＬに等し
いか否かを判断し、上記アドレスＮが上記アドレスＬに
等しくなければ、再び前述のステップ１の処理に戻るよ
うになっている。Next, it is judged whether or not the address N stored in the address storage area N is equal to the final address L of the EPROM 14, and if the address N is not equal to the address L, the above step 1 is repeated. It is designed to return to processing.
【００２８】また、上記アドレスＮが上記アドレスＬに
等しいならば、ビット数格納エリアに格納されたビット
数Ｓが、１バイトデータを構成するビット数ＷにＥＰＲ
ＯＭ１４の全バイト数Ｌを乗算して２で除算した数（１
／２）ＷＬより大きいか否かを判断する（判断手段）。
すなわち、ＥＰＲＯＭ１４に書込む全データのうちの０
の状態のビット数が、ＥＰＲＯＭ１４を構成する全ビッ
ト数の半分より大きいか否かにより、書込む０の状態の
ビット数が１の状態のビット数より大きいか否かを判断
する。If the address N is equal to the address L, the number S of bits stored in the number-of-bits storage area becomes EPR to the number W of bits forming 1-byte data.
Number obtained by multiplying the total number of bytes L of OM14 and dividing by 2 (1
/ 2) It is judged whether it is larger than WL (judgment means).
That is, 0 of all the data written in the EPROM 14
It is determined whether the number of bits in the 0 state to be written is larger than the number of bits in the 1 state, depending on whether or not the number of bits in the state of is larger than half of all the bits configuring the EPROM 14.
【００２９】ここで、上記ビット数Ｓが、上記数（１／
２）ＷＬより大きいならば、反転制御回路１７へのデー
タ線（Ｄ０）にハイレベルの信号を出力したのち、ＩＯ
ＷＲ−Ｎ出力端子（ＩＯＷ）から反転制御回路１７へ立
上がり信号を出力し、反転制御回路１７の出力をハイレ
ベルにして、ＥＰＲＯＭ１４に書込む全データを反転
し、その反転した全データをＥＰＲＯＭ１４に書込む
（書込手段）。Here, the number of bits S is equal to the number (1 /
2) If it is larger than WL, a high level signal is output to the data line (D0) to the inversion control circuit 17, and then IO
A rising signal is output from the WR-N output terminal (IOW) to the inversion control circuit 17, the output of the inversion control circuit 17 is set to a high level, all the data to be written in the EPROM 14 are inverted, and all the inverted data are written to the EPROM 14. Write (writing means).
【００３０】また、上記ビット数Ｓが上記数（１／２）
ＷＬ以下ならば、そのままＥＰＲＯＭ１４に書込む全デ
ータをＥＰＲＯＭ１４に書込む（書込手段）。Further, the number of bits S is the above number (1/2).
If it is less than WL, all the data to be written in the EPROM 14 as it is is written in the EPROM 14 (writing means).
【００３１】ＥＰＲＯＭ１４への全データの書込みが終
了すると、このデータ書込処理を終了するようになって
いる。When the writing of all data to the EPROM 14 is completed, this data writing process is completed.
【００３２】このような構成の本実施例においては、Ｒ
ＯＭ１２又はＲＡＭ１３あるいはフロッピーディスク等
の外部記憶装置に記憶されたプログラムデータは、ＥＰ
ＲＯＭ１４の各アドレス毎に、すなわち書込む１バイト
データのアドレス毎に、０の状態（データ）のビット数
が計数され、書込む全プログラムデータについて、ＥＰ
ＲＯＭ１４の全エリア（アドレス０〜アドレスＬ）にわ
たって、０の状態のビット数の合計が算出される。この
算出された０の状態の合計ビット数が、ＥＰＲＯＭ１４
の全エリアを構成するビット数の半分（１／２）ＷＬ以
下の場合には、反転制御回路１７の出力をローベルのま
まにして、全プログラムデータをＥＰＲＯＭ１４に書込
む。In this embodiment having such a structure, R
The program data stored in the external storage device such as the OM 12 or the RAM 13 or the floppy disk is EP
The number of bits in the 0 state (data) is counted for each address of the ROM 14, that is, for each address of 1-byte data to be written.
The total number of bits in the 0 state is calculated over the entire area (address 0 to address L) of the ROM 14. The calculated total number of bits in the 0 state is the EPROM 14
If the number of bits constituting the entire area is less than half (1/2) WL, the output of the inversion control circuit 17 remains low and all program data is written in the EPROM 14.
【００３３】また、算出された０の状態の合計ビット数
が、ＥＰＲＯＭ１４の全エリアを構成するビット数の半
分（１／２）ＷＬより大きい場合には、反転制御回路１
７の出力をハイレベルにし、全プログラムデータを反転
してＥＰＲＯＭ１４に書込む。If the calculated total number of bits in the 0 state is larger than half (1/2) WL of the number of bits forming the entire area of the EPROM 14, the inversion control circuit 1
The output of 7 is set to the high level, all the program data are inverted and written in the EPROM 14.
【００３４】このように本実施例によれば、データバス
１５からＥＰＲＯＭ１４へ接続された８本のデータ線
（Ｄ０〜Ｄ７）に介挿されたエクスクルーシブＯＲ回路
１６０〜１６７と、この各エクスクルーシブＯＲ回路１
６０〜１６７の残る一方の入力端子へ共通に信号を出力
する反転制御回路１７とを設け、ＥＰＲＯＭ１４に書込
む全プログラムデータのうちの０の状態のビット数を計
数し、０の状態のビット数がＥＰＲＯＭ１４を構成する
全ビット数の半分以下の場合には、反転制御回路１７の
出力をローレベルのまま全プログラムデータをＥＰＲＯ
Ｍ１４に書込み、０の状態のビット数がＥＰＲＯＭ１４
を構成する全ビット数の半分より大きい場合には、反転
制御回路１７の出力をハイレベルにして全プログラムデ
ータを反転させてＥＰＲＯＭ１４に書込むことにより、
ＥＰＲＯＭ１４を構成するビットを１の状態から０の状
態に変化させる数を少なくすることができる。従って、
ＥＰＲＯＭ１４の寿命を延ばすことができる。As described above, according to this embodiment, the exclusive OR circuits 160 to 167 inserted in the eight data lines (D0 to D7) connected from the data bus 15 to the EPROM 14 and the exclusive OR circuits are provided. 1
An inversion control circuit 17 for commonly outputting a signal to the other input terminal of 60 to 167 is provided, and the number of bits in the 0 state of all program data written in the EPROM 14 is counted, and the number of bits in the 0 state is counted. Is less than half the total number of bits forming the EPROM 14, the output of the inversion control circuit 17 remains at the low level, and all program data is changed to EPRO.
Writing to M14, the number of bits in the 0 state is EPROM14
If it is larger than half of the total number of bits that make up, the output of the inversion control circuit 17 is set to a high level to invert all program data and write it into the EPROM 14.
The number of bits that make up the EPROM 14 can be reduced from a 1 state to a 0 state. Therefore,
The life of the EPROM 14 can be extended.
【００３５】なお、この実施例においては、フリップフ
ロップ回路からなる反転制御回路１７とエクスクルーシ
ブＯＲ回路１６０〜１６７とを設けたものについて説明
したが、この発明はこれに限定されるものではなく、書
込むデータのうち０の状態（データ）のビット数が１の
状態のビット数より大きいときに、その書込むデータを
反転する回路及び反転処理を行うものならば適用できる
ものである。Although the inversion control circuit 17 formed of a flip-flop circuit and the exclusive OR circuits 160 to 167 have been described in this embodiment, the present invention is not limited to this. If the number of bits in the 0 state (data) of the data to be written is larger than the number of bits in the 1 state, a circuit that inverts the written data and an inversion process can be applied.
【００３６】図３及び図４は、請求項２対応の発明（デ
ータ読取装置）の実施例を示すもので、請求項２対応の
発明を前記第１の実施例のＲＯＭライタでプログラムを
書込んだＥＰＲＯＭを使用するシステムに適用したもの
である。3 and 4 show an embodiment of the invention (data reading device) corresponding to claim 2, in which the program corresponding to claim 2 is written by the ROM writer of the first embodiment. It is applied to a system using EPROM.
【００３７】図３は、前記システムのＥＰＲＯＭの読取
部の要部回路構成を示すブロック図である。FIG. 3 is a block diagram showing a circuit configuration of a main part of the reading section of the EPROM of the system.
【００３８】２１は、制御部本体を構成するＣＰＵであ
る。このＣＰＵ２１が行う処理のプログラムデータが記
憶されたＲＯＭ２２、前記ＣＰＵ２１が処理を行うとき
に使用する各種メモリのエリアが形成されたＲＡＭ２３
及び再書込み可能なリード・オンリ・メモリとしてのＥ
ＰＲＯＭ２４は、それぞれデータバス２５及びアドレス
バス（図示せず）等を介して前記ＣＰＵ２１と接続され
ている。Reference numeral 21 is a CPU which constitutes the main body of the control unit. A ROM 22 in which program data for processing performed by the CPU 21 is stored, and a RAM 23 in which areas for various memories used when the CPU 21 performs processing are formed.
And E as a rewritable read-only memory
The PROM 24 is connected to the CPU 21 via a data bus 25 and an address bus (not shown), respectively.
【００３９】前記ＣＰＵ２１、前記ＲＯＭ２２及び前記
ＲＡＭ２３は、それぞれ前記データバス２５と８本のデ
ータ線（Ｄ０〜Ｄ７）により接続されている。The CPU 21, the ROM 22, and the RAM 23 are connected to the data bus 25 by eight data lines (D0 to D7), respectively.
【００４０】前記ＥＰＲＯＭ２４は、前記データバス２
５から引き出された８本のデータ線（Ｄ０〜Ｄ７）へ、
それぞれエクスクルーシブＯＲ回路２６０〜２６７を介
してデータを出力するように接続されている。このエク
スクルーシブＯＲ回路２６０〜２６７の残る一方の入力
端子には、フリップフロップ回路からなる反転制御回路
２７からのデータ出力信号が共通信号として入力されて
いる。The EPROM 24 corresponds to the data bus 2
To 8 data lines (D0 to D7) drawn from 5,
Each of them is connected to output data via the exclusive OR circuits 260 to 267. A data output signal from the inversion control circuit 27 including a flip-flop circuit is input as a common signal to the remaining one input terminal of each of the exclusive OR circuits 260 to 267.
【００４１】前記反転制御回路２７のデータ入力端子
（Ｄ）、クロック入力端子及び負論理のリセット入力端
子は、それぞれ前記データバス２５のデータ線（Ｄ
０）、前記ＣＰＵ２１の負論理のＩＯＷＲ−Ｎ出力端子
（ＩＯＷ）及びリセット信号線（ＲＳ）と接続されてい
る。なおリセット信号線は、前記ＣＰＵ２１の負論理の
リセット入力端子にも接続されている。The data input terminal (D), the clock input terminal and the negative logic reset input terminal of the inversion control circuit 27 are respectively connected to the data line (D) of the data bus 25.
0), the negative logic IOWR-N output terminal (IOW) and the reset signal line (RS) of the CPU 21. The reset signal line is also connected to the negative logic reset input terminal of the CPU 21.
【００４２】従って、前記ＣＰＵ２１がＩＯＷＲ−Ｎ出
力端子（ＩＯＷ）から立上がり信号を出力しない限り、
前記エクスクルーシブＯＲ回路２６０〜２６７からは、
通常ＥＰＲＯＭ２４から読取られたデータが、そのま
ま、前記データバス２５に出力される。Therefore, unless the CPU 21 outputs a rising signal from the IOWR-N output terminal (IOW),
From the exclusive OR circuits 260 to 267,
The data read from the normal EPROM 24 is directly output to the data bus 25.
【００４３】図４に、前記ＣＰＵ２１が行うデータ読取
処理の流れを示す。FIG. 4 shows the flow of the data reading process performed by the CPU 21.
【００４４】まず、ＲＡＭ２３に形成されたアドレス格
納エリアＮ及びビット数格納エリアＳを０に初期化し
て、ステップ２（ＳＴ２）の処理として、ＥＰＲＯＭ２
４のアドレス格納エリアに格納されたアドレスＮに書込
まれている１バイトデータのうちの０の状態のビット数
を計数し、この計数値をＲＡＭ２３に形成された一時格
納エリアＴに格納する。First, the address storage area N and the bit number storage area S formed in the RAM 23 are initialized to 0, and the EPROM 2 is processed as the processing of step 2 (ST2).
The number of bits in the 0 state of the 1-byte data written in the address N stored in the address storage area 4 is counted, and this count value is stored in the temporary storage area T formed in the RAM 23.
【００４５】次に、ビット数格納エリアＳに格納された
ビット数Ｓに一時格納エリアＴに格納されたビット数Ｔ
を加算し、この加算して得たビット数をビット数格納エ
リアＳに格納すると共に、アドレス格納エリアＮに格納
されたアドレスＮに対して＋１の加算処理を行い、この
加算処理により得たアドレスをアドレス格納エリアＮに
格納する。Next, the number of bits S stored in the number of bits storage area S and the number of bits T stored in the temporary storage area T
Is added, the number of bits obtained by this addition is stored in the number-of-bits storage area S, the address N stored in the address storage area N is added by +1, and the address obtained by this addition processing is added. Is stored in the address storage area N.
【００４６】次に、アドレス格納エリアＮに格納された
アドレスＮが、ＥＰＲＯＭ２４の最終アドレスＬの１つ
前のアドレスＬ−１に等しいか否かを判断し、上記アド
レスＮが上記アドレスＬ−１に等しくなければ、再び前
述のステップ２の処理に戻るようになっている。Next, it is determined whether the address N stored in the address storage area N is equal to the address L-1 immediately before the final address L of the EPROM 24, and the address N is the address L-1. If not equal to, the process returns to the above-mentioned step 2 again.
【００４７】また、上記アドレスＮが上記アドレスＬ−
１に等しいならば、ビット数格納エリアに格納されたビ
ット数Ｓに＋１した数値Ｓ＋１が、ＥＰＲＯＭ２４のア
ドレスＬに書込まれている１バイトデータの内容（チェ
ックサム値）に一致したか否か判断する（メモリチェッ
ク手段）。すなわち、ＥＰＲＯＭ２４のアドレスＬに書
込まれたチェックサムデータによりメモリチェックを行
う。Further, the address N is the address L-
If it is equal to 1, whether or not the numerical value S + 1 obtained by adding 1 to the bit number S stored in the bit number storage area matches the content (checksum value) of the 1-byte data written in the address L of the EPROM 24. Judge (memory check means). That is, the memory check is performed by the checksum data written in the address L of the EPROM 24.
【００４８】ここで、上記数値Ｓ＋１が、上記アドレス
Ｌのチェックサム値と一致すれば、反転制御回路２７の
出力をローベルのままにして、ＥＰＲＯＭ２４から全デ
ータを読取る。If the numerical value S + 1 matches the checksum value of the address L, the output of the inversion control circuit 27 remains low and all data is read from the EPROM 24.
【００４９】また、上記数値Ｓ＋１が、上記アドレスＬ
のチェックサム値と等しくなければ、ＥＰＲＯＭ２４に
は反転データが書込まれていると判断して、反転制御回
路２７へのデータ線（Ｄ０）にハイレベルの信号を出力
したのち、ＩＯＷＲ−Ｎ出力端子（ＩＯＷ）から反転制
御回路２７へ立上がり信号を出力し、反転制御回路２７
の出力をハイレベルにして、ＥＰＲＯＭ２４から全デー
タを反転して読取る（反転読取手段）。Further, the numerical value S + 1 is the address L
If it is not equal to the checksum value of, the EPROM 24 judges that inverted data is written, outputs a high level signal to the data line (D0) to the inversion control circuit 27, and then outputs IOWR-N. A rising signal is output from the terminal (IOW) to the inversion control circuit 27,
The output of is set to a high level, and all the data is inverted and read from the EPROM 24 (inversion reading means).
【００５０】上述したＥＰＲＯＭ２４からの全データの
読取りが終了すると、このデータ読取処理を終了するよ
うになっている。When the reading of all the data from the EPROM 24 described above is completed, this data reading process is completed.
【００５１】このような構成の本実施例においては、Ｅ
ＰＲＯＭ２４に記憶されたプログラムデータは、ＥＰＲ
ＯＭ２４の各アドレス毎に、すなわち読取る１バイトデ
ータのアドレス毎に、０の状態（データ）のビット数が
計数され、ＥＰＲＯＭ２４のアドレスＬ−１のデータま
での０の状態のビット数の合計が算出される。In the present embodiment having such a structure, E
The program data stored in the PROM 24 is the EPR.
The number of bits in the 0 state (data) is counted for each address of the OM 24, that is, for each address of 1-byte data to be read, and the total number of bits in the 0 state up to the data of the address L-1 of the EPROM 24 is calculated. To be done.
【００５２】さらにこのアドレスＬ−１までの０の状態
の合計ビット数に＋１加算して、チェックサムの照合す
るためのデータが算出される。チェックサムの正値デー
タは、ＥＰＲＯＭ２４のアドレスＬに記憶されており、
メモリチェックとして、上述した合計ビット数に＋１加
算したデータ（数値）とＥＰＲＯＭ２４のアドレスＬに
記憶されているデータ（数値）とが一致したか否かを判
断する。Further, +1 is added to the total number of bits in the 0 state up to the address L-1, and the data for checking the checksum is calculated. Positive value data of the checksum is stored in the address L of the EPROM 24,
As a memory check, it is determined whether or not the data (numerical value) obtained by adding +1 to the total number of bits described above and the data (numerical value) stored in the address L of the EPROM 24 match.
【００５３】この判断で一致したと判断された場合に
は、反転制御回路２７の出力をローレベルのままにし
て、ＥＰＲＯＭ２４からプログラムデータを読取る。If it is determined that they coincide with each other, the program data is read from the EPROM 24 while keeping the output of the inversion control circuit 27 at the low level.
【００５４】また、その判断で、一致しないと判断され
た場合、すなわちメモリチェックによりエラーと判断さ
れた場合には、反転制御回路２７の出力をハイレベルに
して、ＥＰＲＯＭ２４からプログラムデータを反転して
読取る。If it is determined that they do not match, that is, if an error is determined by the memory check, the output of the inversion control circuit 27 is set to the high level and the program data is inverted from the EPROM 24. Read.
【００５５】このように本実施例によれば、ＥＰＲＯＭ
２４からデータバス２５へ接続された８本のデータ線
（Ｄ０〜Ｄ７）に介挿されたエクスクルーシブＯＲ回路
２６０〜２６７の各残る一方の入力端子へ共通に信号を
出力する反転制御回路２７とを設け、チェックサムの結
果が正常と判断された場合には、反転制御回路２７の出
力をローレベルのまま、ＥＰＲＯＭ２４からプログラム
データを読取り、チェックサムの結果がエラーと判断さ
れた場合には、反転制御回路２７の出力をハイレベルに
してＥＰＲＯＭ２４からプログラムデータを反転して読
取ることにより、前述の第１の実施例のＲＯＭライタに
よりデータを書き込んだ再書込み可能なＲＯＭ（ＥＰＲ
ＯＭ）から、正確にプログラムデータを読取ることがで
きる。従って、ＥＰＲＯＭ２４の寿命を延ばすことがで
きる。Thus, according to this embodiment, the EPROM
24 and an inversion control circuit 27 that outputs a signal in common to each of the remaining one input terminals of the exclusive OR circuits 260 to 267 connected to the eight data lines (D0 to D7) connected to the data bus 25. If the checksum result is determined to be normal, the program data is read from the EPROM 24 while the output of the inversion control circuit 27 remains at the low level, and if the checksum result is determined to be an error, the inversion is performed. By setting the output of the control circuit 27 to a high level and inverting and reading the program data from the EPROM 24, the rewritable ROM (EPR) in which the data is written by the ROM writer of the first embodiment described above.
The program data can be read accurately from the OM). Therefore, the life of the EPROM 24 can be extended.
【００５６】なお、この実施例においては、フリップフ
ロップ回路からなる反転制御回路２７とエクスクルーシ
ブＯＲ回路２６０〜２６７とを設けたものについて説明
したが、この発明はこれに限定されるものではなく、メ
モリチェックによりエラーと判断されたときに、読取る
データを反転する回路又は反転処理を行うものならば適
用できるものである。Although the inversion control circuit 27 formed of the flip-flop circuit and the exclusive OR circuits 260 to 267 are provided in this embodiment, the present invention is not limited to this, and the memory is not limited thereto. Any circuit that inverts the data to be read or an inversion process when it is determined to be an error by the check can be applied.
【００５７】また、上述した２つの実施例においては、
再書込み可能なＲＯＭとしてＥＰＲＯＭ１４，２４につ
いて説明したが、この発明はこれに限定されるものでは
なく、例えばＥＥＰＲＯＭ（electrically erasable pr
ogrammable read only memory ）やフラッシュメモリ
等についても適用できるものである。Further, in the above two embodiments,
Although the EPROMs 14 and 24 have been described as the rewritable ROM, the present invention is not limited to this, and for example, an EEPROM (electrically erasable pr
ogrammable read only memory) and flash memory can also be applied.
【００５８】[0058]
【発明の効果】以上詳述したようにこの発明によれば、
プログラム等のデータを書込むときに、ビットを１の状
態から０の状態に変化させる数を少なくすることがで
き、従って再書込み可能なＲＯＭの寿命を延ばすことが
できるデータ書込装置及びデータ読取装置を提供でき
る。As described above in detail, according to the present invention,
When writing data such as a program, the number of bits changing from a 1 state to a 0 state can be reduced, and therefore, the life of a rewritable ROM can be extended, and a data writing device and a data reading device. A device can be provided.
【図１】この発明の第１の実施例のＲＯＭライタの要部
回路構成を示すブロック図。FIG. 1 is a block diagram showing a circuit configuration of a main part of a ROM writer according to a first embodiment of the present invention.
【図２】同実施例を示すデータ書込処理の流れを示す
図。FIG. 2 is a diagram showing a flow of a data writing process according to the embodiment.
【図３】この発明の第２の実施例のシステムのＥＰＲＯ
Ｍの読取部の要部回路構成を示すブロック図。FIG. 3 is an EPRO of the system of the second embodiment of the present invention.
FIG. 4 is a block diagram showing a circuit configuration of a main part of an M reading unit.
【図４】同実施例を示すデータ読取処理の流れを示す
図。FIG. 4 is a diagram showing a flow of a data reading process according to the embodiment.
【図５】従来例のデータ書込装置の要部回路構成を示す
ブロック図。FIG. 5 is a block diagram showing a circuit configuration of a main part of a conventional data writing device.
１１，２１…ＣＰＵ、１４，２４…ＥＰＲＯＭ、１５，
２５…データバス、１６０〜１６７，２６０〜２６７…
エクスクルーシブＯＲ回路、１７，２７…反転制御回
路。11, 21 ... CPU, 14, 24 ... EPROM, 15,
25 ... Data bus, 160-167, 260-267 ...
Exclusive OR circuit, 17, 27 ... Inversion control circuit.
Claims (2)
へプログラム等のデータを書込むデータ書込装置におい
て、前記再書込み可能なリード・オンリ・メモリに書込
む全データのうちの０の状態又は１の状態のビット数を
計数する計数手段と、この計数手段により計数されたビ
ット数に基づいて、前記全データにおける０の状態のビ
ット数が１の状態のビット数より大きいか否かを判断す
る判断手段と、この判断手段により前記全データにおけ
る０の状態のビット数が１の状態のビット数以下のとき
には、前記全データを反転せずに前記再書込み可能なリ
ード・オンリ・メモリに書込み、０の状態のビット数が
１の状態のビット数より大きいときには、前記全データ
を反転して前記再書込み可能なリード・オンリ・メモリ
に書込む書込手段とを設けたことを特徴とするデータ書
込装置。1. A data writing device for writing data such as a program to a rewritable read only memory, wherein 0 of all data written to the rewritable read only memory or Based on the counting means for counting the number of bits in the 1 state and the number of bits counted by this counting means, it is determined whether or not the number of bits in the 0 state in all the data is larger than the number of bits in the 1 state. And a determination means for determining that the number of bits in the 0 state in the total data is less than or equal to the number of bits in the 1 state, the entire data is written to the rewritable read-only memory without being inverted. , 0 when the number of bits in the state of 0 is larger than the number of bits in the state of 1, write means for inverting all the data and writing the data in the rewritable read-only memory. A data writing device comprising:
からプログラム等のデータを読取るデータ読取装置にお
いて、前記再書込み可能なリード・オンリ・メモリに対
してメモリチェックを行うメモリチェック手段と、この
メモリチェック手段によるメモリチェック結果がエラー
となったときには、前記再書込み可能なリード・オンリ
・メモリからその全データを反転して読取る反転読取手
段とを設けたことを特徴とするデータ読取装置。2. In a data reading device for reading data such as a program from a rewritable read only memory, a memory check means for performing a memory check on the rewritable read only memory, and this memory. A data reading device comprising: an inversion reading unit which inverts and reads all the data from the rewritable read only memory when the result of the memory check by the checking unit is an error.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18972293A JPH0745085A (en) | 1993-07-30 | 1993-07-30 | Data writer and reader |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18972293A JPH0745085A (en) | 1993-07-30 | 1993-07-30 | Data writer and reader |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745085A true JPH0745085A (en) | 1995-02-14 |
Family
ID=16246100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18972293A Pending JPH0745085A (en) | 1993-07-30 | 1993-07-30 | Data writer and reader |
Country Status (1)
| Country | Link |
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