JPH0744695A - 同期化回路 - Google Patents
同期化回路Info
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- JPH0744695A JPH0744695A JP20682593A JP20682593A JPH0744695A JP H0744695 A JPH0744695 A JP H0744695A JP 20682593 A JP20682593 A JP 20682593A JP 20682593 A JP20682593 A JP 20682593A JP H0744695 A JPH0744695 A JP H0744695A
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Abstract
(57)【要約】
【目的】 画像読取り装置30から出力されるライン・イ
ネーブル信号ＬＥＮＯと，画像信号ＶＤと，画素クロッ
ク信号Ｎ−ＣＬＫがいかなる同期関係にあっても，常に
一定の同期関係をもつ出力信号が得られるような同期化
回路10を提供する。 【構成】 信号ＬＥＮＯのために第１のラッチ回路11，
マルチプレクサ12および第２のラッチ回路13が，信号Ｖ
Ｄのために第１のラッチ回路21，マルチプレクサ22およ
び第２のラッチ回路23がそれぞれ設けられる。クロック
信号Ｎ−ＣＬＫはインバータ14で反転されて第１のラッ
チ回路11，21のラッチタイミングを，また直接に第２の
ラッチ回路13，23のラッチタイミングをそれぞれ定め
る。マルチプレクサ12，22は，入力信号の同期関係に応
じたセレクト信号ＳＥＬ−ＬＥＮＯ，ＳＥＬ−ＶＤによ
り制御される。
ネーブル信号ＬＥＮＯと，画像信号ＶＤと，画素クロッ
ク信号Ｎ−ＣＬＫがいかなる同期関係にあっても，常に
一定の同期関係をもつ出力信号が得られるような同期化
回路10を提供する。 【構成】 信号ＬＥＮＯのために第１のラッチ回路11，
マルチプレクサ12および第２のラッチ回路13が，信号Ｖ
Ｄのために第１のラッチ回路21，マルチプレクサ22およ
び第２のラッチ回路23がそれぞれ設けられる。クロック
信号Ｎ−ＣＬＫはインバータ14で反転されて第１のラッ
チ回路11，21のラッチタイミングを，また直接に第２の
ラッチ回路13，23のラッチタイミングをそれぞれ定め
る。マルチプレクサ12，22は，入力信号の同期関係に応
じたセレクト信号ＳＥＬ−ＬＥＮＯ，ＳＥＬ−ＶＤによ
り制御される。
Description
【０００１】
【技術分野】この発明は同期化回路に関し，さらに詳し
くは種々の同期関係をもつ二以上の入力信号が，定めら
れた同期関係をもつようにタイミングを調整する同期化
回路に関する。
くは種々の同期関係をもつ二以上の入力信号が，定めら
れた同期関係をもつようにタイミングを調整する同期化
回路に関する。
【０００２】
【背景技術】ライン・センサを含むイメージ・リーダか
ら得られる画像信号に画像処理を施す場合を考える。
ら得られる画像信号に画像処理を施す場合を考える。
【０００３】イメージ・リーダからは，少なくとも画素
クロック信号，画像データ信号および画像データ信号の
有効期間を定めるライン・イネーブル信号が出力され
る。
クロック信号，画像データ信号および画像データ信号の
有効期間を定めるライン・イネーブル信号が出力され
る。
【０００４】種々のタイプのイメージ・リーダが市販さ
れており，それらのイメージ・リーダの間では，その出
力信号の同期のとり方がまちまちである。その例が図１
(A)，(B) および図２(C) ，(D) に示されている。
れており，それらのイメージ・リーダの間では，その出
力信号の同期のとり方がまちまちである。その例が図１
(A)，(B) および図２(C) ，(D) に示されている。
【０００５】図１(A) に示すものは，ライン・イネーブ
ル・アウト信号ＬＥＮＯの立上り（リーディング・エッ
ジ）および画像信号（画像データ信号または映像信号）
ＶＤの変化点が，反転画素クロック信号Ｎ−ＣＬＫの立
上り（リーディング・エッジ）に同期しているものであ
る。
ル・アウト信号ＬＥＮＯの立上り（リーディング・エッ
ジ）および画像信号（画像データ信号または映像信号）
ＶＤの変化点が，反転画素クロック信号Ｎ−ＣＬＫの立
上り（リーディング・エッジ）に同期しているものであ
る。
【０００６】図１(B) に示すものにおいては，信号ＬＥ
ＮＯの立上りおよび信号ＶＤの変化点がクロック信号Ｎ
−ＣＬＫの立下り（トレーリング・エッジ）に同期して
いる。
ＮＯの立上りおよび信号ＶＤの変化点がクロック信号Ｎ
−ＣＬＫの立下り（トレーリング・エッジ）に同期して
いる。
【０００７】図２(C) においては，信号ＬＥＮＯの立上
りがクロック信号Ｎ−ＣＬＫの立下りに同期し，信号Ｖ
Ｄの変化点がクロック信号Ｎ−ＣＬＫの立上りに同期し
ている。
りがクロック信号Ｎ−ＣＬＫの立下りに同期し，信号Ｖ
Ｄの変化点がクロック信号Ｎ−ＣＬＫの立上りに同期し
ている。
【０００８】図２(D) においては，信号ＬＥＮＯの立上
りがクロック信号Ｎ−ＣＬＫの立上りに，信号ＶＤの変
化点がクロック信号Ｎ−ＣＬＫの立下りにそれぞれ同期
している。
りがクロック信号Ｎ−ＣＬＫの立上りに，信号ＶＤの変
化点がクロック信号Ｎ−ＣＬＫの立下りにそれぞれ同期
している。
【０００９】イメージ・リーダのタイプによって上述の
ようにその出力信号の同期の形態がまちまちであるか
ら，イメージ・リーダのタイプに応じた（同期形態に応
じた）画像処理回路をタイプの数だけ用意しなければな
らず，煩雑である。
ようにその出力信号の同期の形態がまちまちであるか
ら，イメージ・リーダのタイプに応じた（同期形態に応
じた）画像処理回路をタイプの数だけ用意しなければな
らず，煩雑である。
【００１０】
【発明の開示】この発明は，二以上の入力信号の同期形
態が異なっていても，常に一定の同期形態をもつ出力信
号が得られるようにするものである。
態が異なっていても，常に一定の同期形態をもつ出力信
号が得られるようにするものである。
【００１１】たとえば，上述した４つのタイプの同期形
態のどの入力信号が与えられても，常に図３に示すよう
な同期形態の出力信号が得られる同期化回路を提供する
ものである。図３において，入力信号ＬＥＮＯに対応す
る同期化回路の出力信号ＬＥＮＯ−ＯＵＴの立上り，お
よび信号ＶＤに対応する出力信号ＶＤ−ＯＵＴの変化点
が常にクロック信号Ｎ−ＣＬＫの立上りに同期してい
る。
態のどの入力信号が与えられても，常に図３に示すよう
な同期形態の出力信号が得られる同期化回路を提供する
ものである。図３において，入力信号ＬＥＮＯに対応す
る同期化回路の出力信号ＬＥＮＯ−ＯＵＴの立上り，お
よび信号ＶＤに対応する出力信号ＶＤ−ＯＵＴの変化点
が常にクロック信号Ｎ−ＣＬＫの立上りに同期してい
る。
【００１２】この発明は，第１の画素クロック信号，画
像データ信号および画像データ信号の有効期間を定める
ライン・イネーブル信号を入力とし，画像データ信号お
よびライン・イネーブル信号のそれぞれが，第１の画素
クロック信号のリーディング・エッジまたはトレーリン
グ・エッジのいずれか任意のエッジに同期しているとき
に，画像データ信号およびライン・イネーブル信号のそ
れぞれが，第１の画素クロック信号のリーディング・エ
ッジまたはトレーリング・エッジのいずれか定められた
基準エッジに同期するようにタイミングを合わせるため
の同期化回路であり，第１の画素クロック信号を反転し
て第２の画素クロック信号を生成する反転回路，ライン
・イネーブル信号を，第１または第２の画素クロック信
号のいずれか一方の基準エッジでラッチする第１のライ
ン・イネーブル信号用ラッチ回路，第１のライン・イネ
ーブル信号用ラッチ回路の入力信号および出力信号のい
ずれか一方を第１の選択信号に応じて選択して出力する
第１の選択回路，第１の選択回路の出力信号を，第１ま
たは第２の画素クロック信号の他方の基準エッジでラッ
チする第２のライン・イネーブル信号用ラッチ回路，画
像データ信号を，第１または第２の画素クロック信号の
いずれか一方の基準エッジでラッチする第１の画像デー
タ用ラッチ回路，第１の画像データ用ラッチ回路の入力
信号および出力信号のいずれか一方を第２の選択信号に
応じて選択して出力する第２の選択回路，ならびに第２
の選択回路の出力信号を，第１または第２の画素クロッ
ク信号の他方の基準エッジでラッチする第２の画像デー
タ信号用ラッチ回路を備えているものである。
像データ信号および画像データ信号の有効期間を定める
ライン・イネーブル信号を入力とし，画像データ信号お
よびライン・イネーブル信号のそれぞれが，第１の画素
クロック信号のリーディング・エッジまたはトレーリン
グ・エッジのいずれか任意のエッジに同期しているとき
に，画像データ信号およびライン・イネーブル信号のそ
れぞれが，第１の画素クロック信号のリーディング・エ
ッジまたはトレーリング・エッジのいずれか定められた
基準エッジに同期するようにタイミングを合わせるため
の同期化回路であり，第１の画素クロック信号を反転し
て第２の画素クロック信号を生成する反転回路，ライン
・イネーブル信号を，第１または第２の画素クロック信
号のいずれか一方の基準エッジでラッチする第１のライ
ン・イネーブル信号用ラッチ回路，第１のライン・イネ
ーブル信号用ラッチ回路の入力信号および出力信号のい
ずれか一方を第１の選択信号に応じて選択して出力する
第１の選択回路，第１の選択回路の出力信号を，第１ま
たは第２の画素クロック信号の他方の基準エッジでラッ
チする第２のライン・イネーブル信号用ラッチ回路，画
像データ信号を，第１または第２の画素クロック信号の
いずれか一方の基準エッジでラッチする第１の画像デー
タ用ラッチ回路，第１の画像データ用ラッチ回路の入力
信号および出力信号のいずれか一方を第２の選択信号に
応じて選択して出力する第２の選択回路，ならびに第２
の選択回路の出力信号を，第１または第２の画素クロッ
ク信号の他方の基準エッジでラッチする第２の画像デー
タ信号用ラッチ回路を備えているものである。
【００１３】この発明によると，入力信号，すなわち第
１の画素クロック信号，画像データ信号およびライン・
イネーブル信号の同期形態に応じて，第１の選択信号お
よび第２の選択信号を適宜定めることにより，同期化回
路のこれら３つの出力信号の同期形態を常に一定のもの
にすることができる。
１の画素クロック信号，画像データ信号およびライン・
イネーブル信号の同期形態に応じて，第１の選択信号お
よび第２の選択信号を適宜定めることにより，同期化回
路のこれら３つの出力信号の同期形態を常に一定のもの
にすることができる。
【００１４】この発明をより包括的に表現すると次のよ
うになる。すなわち，この発明は，入力する対象信号が
同じく入力する第１のクロック信号のリーディング・エ
ッジまたはトレーリング・エッジのいずれか任意のエッ
ジに同期しているときに，対象信号を第１のクロック信
号のリーディング・エッジまたはトレーリング・エッジ
のいずれか定められた基準エッジに常に同期するように
タイミングを合わせて出力するための同期化回路であ
り，第１のクロック信号を反転して第２のクロック信号
を生成する反転回路，対象信号を第１または第２のクロ
ック信号のいずれか一方の基準エッジでラッチする第１
のラッチ回路，第１のラッチ回路の入力信号および出力
信号のいずれか一方を選択信号に応じて選択して出力す
る選択回路，ならびに選択回路の出力信号を，第１また
は第２のクロック信号の他方の基準エッジでラッチする
第２のラッチ回路を備えたものである。この構成によっ
ても，入力する対象信号と第１のクロック信号との同期
形態がどのようなものであっても，常に一定の同期形態
をもつ出力信号を得ることができる。
うになる。すなわち，この発明は，入力する対象信号が
同じく入力する第１のクロック信号のリーディング・エ
ッジまたはトレーリング・エッジのいずれか任意のエッ
ジに同期しているときに，対象信号を第１のクロック信
号のリーディング・エッジまたはトレーリング・エッジ
のいずれか定められた基準エッジに常に同期するように
タイミングを合わせて出力するための同期化回路であ
り，第１のクロック信号を反転して第２のクロック信号
を生成する反転回路，対象信号を第１または第２のクロ
ック信号のいずれか一方の基準エッジでラッチする第１
のラッチ回路，第１のラッチ回路の入力信号および出力
信号のいずれか一方を選択信号に応じて選択して出力す
る選択回路，ならびに選択回路の出力信号を，第１また
は第２のクロック信号の他方の基準エッジでラッチする
第２のラッチ回路を備えたものである。この構成によっ
ても，入力する対象信号と第１のクロック信号との同期
形態がどのようなものであっても，常に一定の同期形態
をもつ出力信号を得ることができる。
【００１５】
【実施例の説明】図４はこの発明の実施例を示すもので
ある。
ある。
【００１６】読取り装置30は，たとえば上述したイメー
ジ・リーダであり，ライン・イネーブル・アウト信号Ｌ
ＥＮＯ，画像信号ＶＤおよび反転画素クロック信号Ｎ−
ＣＬＫを出力する。ここで読取り装置30から出力される
画素クロック信号がいかなるものであっても，それを反
転画素クロック信号Ｎ−ＣＬＫと呼ぶことにする。
ジ・リーダであり，ライン・イネーブル・アウト信号Ｌ
ＥＮＯ，画像信号ＶＤおよび反転画素クロック信号Ｎ−
ＣＬＫを出力する。ここで読取り装置30から出力される
画素クロック信号がいかなるものであっても，それを反
転画素クロック信号Ｎ−ＣＬＫと呼ぶことにする。
【００１７】読取り装置30のこれらの出力信号ＬＥＮ
Ｏ，ＶＤ，Ｎ−ＣＬＫは同期化回路10を経て，信号ＬＥ
ＮＯ−ＯＵＴ，ＶＤ−ＯＵＴ，Ｎ−ＣＬＫとして出力さ
れ，画像処理装置40に与えられる。画像処理装置40は様
々な画像処理，たとえばパターン・マッチング，特定画
像の切出し，形状認識処理等を行う。
Ｏ，ＶＤ，Ｎ−ＣＬＫは同期化回路10を経て，信号ＬＥ
ＮＯ−ＯＵＴ，ＶＤ−ＯＵＴ，Ｎ−ＣＬＫとして出力さ
れ，画像処理装置40に与えられる。画像処理装置40は様
々な画像処理，たとえばパターン・マッチング，特定画
像の切出し，形状認識処理等を行う。
【００１８】同期化回路10は，信号ＬＥＮＯ用の第１の
ラッチ回路（フリップフロップ）11，マルチプレクサ1
2，第２のラッチ回路13，信号ＶＤ用の第１のラッチ回
路（フリップフロップ群）21，マルチプレクサ22，第２
のラッチ回路23，およびクロック信号Ｎ−ＣＬＫ用の反
転回路（インバータ）14を含んでいる。
ラッチ回路（フリップフロップ）11，マルチプレクサ1
2，第２のラッチ回路13，信号ＶＤ用の第１のラッチ回
路（フリップフロップ群）21，マルチプレクサ22，第２
のラッチ回路23，およびクロック信号Ｎ−ＣＬＫ用の反
転回路（インバータ）14を含んでいる。
【００１９】入力する反転クロック信号Ｎ−ＣＬＫは反
転回路14で反転されてクロック信号ＣＬＫとなり，第１
のラッチ回路11と21をトリガする。反転クロック信号Ｎ
−ＣＬＫは第２のラッチ回路13と23をトリガする。
転回路14で反転されてクロック信号ＣＬＫとなり，第１
のラッチ回路11と21をトリガする。反転クロック信号Ｎ
−ＣＬＫは第２のラッチ回路13と23をトリガする。
【００２０】入力する信号ＬＥＮＯは第１のラッチ回路
11に与えられるとともに，マルチプレクサ12の一方の入
力端子Ａに入力する。ラッチ回路11の出力ＬＥＮＯ−Ｑ
はマルチプレクサ12の他方の入力端子Ｂに入力する。マ
ルチプレクサ12の出力信号ＬＥＮＯ−Ｙが第２のラッチ
回路13に入力する。ラッチ回路13の出力が信号ＬＥＮＯ
−ＯＵＴとなる。
11に与えられるとともに，マルチプレクサ12の一方の入
力端子Ａに入力する。ラッチ回路11の出力ＬＥＮＯ−Ｑ
はマルチプレクサ12の他方の入力端子Ｂに入力する。マ
ルチプレクサ12の出力信号ＬＥＮＯ−Ｙが第２のラッチ
回路13に入力する。ラッチ回路13の出力が信号ＬＥＮＯ
−ＯＵＴとなる。
【００２１】入力する信号ＶＤは第１のラッチ回路21に
与えられるとともに，マルチプレクサ22の一方の入力端
子Ａn 〜Ａ0 に入力する。ラッチ回路21の出力ＶＤ−Ｑ
はマルチプレクサ22の他方の入力端子Ｂn 〜Ｂ0 に入力
する。マルチプレクサ22の出力ＶＤ−Ｙが第２のラッチ
回路23に与えられる。ラッチ回路23の出力が信号ＶＤ−
ＯＵＴとなる。
与えられるとともに，マルチプレクサ22の一方の入力端
子Ａn 〜Ａ0 に入力する。ラッチ回路21の出力ＶＤ−Ｑ
はマルチプレクサ22の他方の入力端子Ｂn 〜Ｂ0 に入力
する。マルチプレクサ22の出力ＶＤ−Ｙが第２のラッチ
回路23に与えられる。ラッチ回路23の出力が信号ＶＤ−
ＯＵＴとなる。
【００２２】入力する反転クロック信号Ｎ−ＣＬＫはそ
のまま出力される。
のまま出力される。
【００２３】マルチプレクサ12および22は，上位制御装
置（たとえばコンピュータ・システム）によってレジス
タ31に設定されるセレクト信号ＳＥＬ−ＬＥＮＯおよび
ＳＥＬ−ＶＤによってそれぞれ制御される。セレクト信
号ＳＥＬ−ＬＥＮＯ，ＳＥＬ−ＶＤがＨレベルのときに
マルチプレクサ12，22はそれぞれ入力Ｂ，Ｂn 〜Ｂ0を
出力Ｙ，Ｙn 〜Ｙ0 として出力し，Ｌレベルのときに入
力Ａ，Ａn 〜Ａ0 を出力Ｙ，Ｙn 〜Ｙ0 として出力す
る。
置（たとえばコンピュータ・システム）によってレジス
タ31に設定されるセレクト信号ＳＥＬ−ＬＥＮＯおよび
ＳＥＬ−ＶＤによってそれぞれ制御される。セレクト信
号ＳＥＬ−ＬＥＮＯ，ＳＥＬ−ＶＤがＨレベルのときに
マルチプレクサ12，22はそれぞれ入力Ｂ，Ｂn 〜Ｂ0を
出力Ｙ，Ｙn 〜Ｙ0 として出力し，Ｌレベルのときに入
力Ａ，Ａn 〜Ａ0 を出力Ｙ，Ｙn 〜Ｙ0 として出力す
る。
【００２４】図５は，図１(A) に示す同期関係をもつ入
力信号が与えられたときの同期化回路10の動作を示して
いる。このとき，セレクト信号ＳＥＬ−ＬＥＮＯ，ＳＥ
Ｌ−ＶＤはともにＨレベルに設定される。したがって，
マルチプレクサ12，22の入力Ｂ，Ｂn 〜Ｂ0 （ＬＥＮＯ
−Ｑ，ＶＤ−Ｑ）がその出力ＬＥＮＯ−Ｙ，ＶＤ−Ｙと
なる。
力信号が与えられたときの同期化回路10の動作を示して
いる。このとき，セレクト信号ＳＥＬ−ＬＥＮＯ，ＳＥ
Ｌ−ＶＤはともにＨレベルに設定される。したがって，
マルチプレクサ12，22の入力Ｂ，Ｂn 〜Ｂ0 （ＬＥＮＯ
−Ｑ，ＶＤ−Ｑ）がその出力ＬＥＮＯ−Ｙ，ＶＤ−Ｙと
なる。
【００２５】入力信号ＬＥＮＯ，ＶＤはそれぞれラッチ
回路11，21においてクロック信号ＣＬＫの立上りでラッ
チされ，マルチプレクサ12，22を通って，ラッチ回路1
3，23において反転クロック信号Ｎ−ＣＬＫの立上りで
ラッチされたのち，出力されることになる。
回路11，21においてクロック信号ＣＬＫの立上りでラッ
チされ，マルチプレクサ12，22を通って，ラッチ回路1
3，23において反転クロック信号Ｎ−ＣＬＫの立上りで
ラッチされたのち，出力されることになる。
【００２６】図６は図１(B) に示す同期関係をもつ入力
信号が与えられたときの動作を示している。セレクト信
号ＳＥＬ−ＬＥＮＯ，ＳＥＬ−ＶＤがともにＬレベルに
設定される。したがって，入力信号ＬＥＮＯ，ＶＤがそ
のままマルチプレクサ12，22を通ってラッチ回路13，23
に与えられ，信号Ｎ−ＣＬＫの立上りでラッチされる。
信号が与えられたときの動作を示している。セレクト信
号ＳＥＬ−ＬＥＮＯ，ＳＥＬ−ＶＤがともにＬレベルに
設定される。したがって，入力信号ＬＥＮＯ，ＶＤがそ
のままマルチプレクサ12，22を通ってラッチ回路13，23
に与えられ，信号Ｎ−ＣＬＫの立上りでラッチされる。
【００２７】図７は図２(C) に示す同期関係をもつ入力
信号が与えられたときの動作を示している。ＳＥＬ−Ｌ
ＥＮＯ＝Ｌ，ＳＥＬ−ＶＤ＝Ｈに設定される。信号ＬＥ
ＮＯはラッチ回路11を通らず，ラッチ回路13に与えら
れ，信号ＶＤはラッチ回路21において信号ＣＬＫの立上
りでラッチされたのちラッチ回路23に与えられる。
信号が与えられたときの動作を示している。ＳＥＬ−Ｌ
ＥＮＯ＝Ｌ，ＳＥＬ−ＶＤ＝Ｈに設定される。信号ＬＥ
ＮＯはラッチ回路11を通らず，ラッチ回路13に与えら
れ，信号ＶＤはラッチ回路21において信号ＣＬＫの立上
りでラッチされたのちラッチ回路23に与えられる。
【００２８】図８は図２(D) に示す同期関係をもつ入力
信号が与えられたときの動作を示している。ＳＥＬ−Ｌ
ＥＮＯ＝Ｈ，ＳＥＬ−ＶＤ＝Ｌに設定される。したがっ
て，信号ＬＥＮＯがラッチ回路11でラッチされたのちラ
ッチ回路13に与えられ，信号ＶＤは直接にラッチ回路23
に入力する。
信号が与えられたときの動作を示している。ＳＥＬ−Ｌ
ＥＮＯ＝Ｈ，ＳＥＬ−ＶＤ＝Ｌに設定される。したがっ
て，信号ＬＥＮＯがラッチ回路11でラッチされたのちラ
ッチ回路13に与えられ，信号ＶＤは直接にラッチ回路23
に入力する。
【００２９】いずれの場合にも，入力信号ＬＥＮＯ，Ｖ
Ｄは最終的に反転クロック信号Ｎ−ＣＬＫの立上りでラ
ッチ動作するラッチ回路13，23でラッチされたのち出力
されるので，すべての出力信号の同期関係が一定に保た
れる。ラッチ回路11，21は次段のラッチ回路13，23にお
いてはラッチ動作がノイズ等に起因したエラーを発生す
ることなく正しく動作するように，その入力信号のタイ
ミングを整えるものである。
Ｄは最終的に反転クロック信号Ｎ−ＣＬＫの立上りでラ
ッチ動作するラッチ回路13，23でラッチされたのち出力
されるので，すべての出力信号の同期関係が一定に保た
れる。ラッチ回路11，21は次段のラッチ回路13，23にお
いてはラッチ動作がノイズ等に起因したエラーを発生す
ることなく正しく動作するように，その入力信号のタイ
ミングを整えるものである。
【図１】(A) ，(B) はそれぞれ入力信号の種々の同期関
係の例を示す波形図である。
係の例を示す波形図である。
【図２】(C) ，(D) はそれぞれ入力信号の種々の同期関
係の例を示す波形図である。
係の例を示す波形図である。
【図３】一定の同期関係をもつ出力信号の例を示す波形
図である。
図である。
【図４】実施例を示すブロック図である。
【図５】同期化回路の動作を示す波形図である。
【図６】同期化回路の動作を示す波形図である。
【図７】同期化回路の動作を示す波形図である。
【図８】同期化回路の動作を示す波形図である。
10 同期化回路 11，13，21，23 ラッチ回路 12，22 マルチプレクサ 14 反転回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 園田 真也 京都府京都市右京区花園土堂町10番地 オ ムロン株式会社内
Claims (2)
- 【請求項１】 第１の画素クロック信号，画像データ信
号および画像データ信号の有効期間を定めるライン・イ
ネーブル信号を入力とし，画像データ信号およびライン
・イネーブル信号のそれぞれが，第１の画素クロック信
号のリーディング・エッジまたはトレーリング・エッジ
のいずれか任意のエッジに同期しているときに，画像デ
ータ信号およびライン・イネーブル信号のそれぞれが，
第１の画素クロック信号のリーディング・エッジまたは
トレーリング・エッジのいずれか定められた基準エッジ
に同期するようにタイミングを合わせるための同期化回
路であり，第１の画素クロック信号を反転して第２の画
素クロック信号を生成する反転回路，ライン・イネーブ
ル信号を，第１または第２の画素クロック信号のいずれ
か一方の基準エッジでラッチする第１のライン・イネー
ブル信号用ラッチ回路，第１のライン・イネーブル信号
用ラッチ回路の入力信号および出力信号のいずれか一方
を第１の選択信号に応じて選択して出力する第１の選択
回路，第１の選択回路の出力信号を，第１または第２の
画素クロック信号の他方の基準エッジでラッチする第２
のライン・イネーブル信号用ラッチ回路，画像データ信
号を，第１または第２の画素クロック信号のいずれか一
方の基準エッジでラッチする第１の画像データ用ラッチ
回路，第１の画像データ用ラッチ回路の入力信号および
出力信号のいずれか一方を第２の選択信号に応じて選択
して出力する第２の選択回路，ならびに第２の選択回路
の出力信号を，第１または第２の画素クロック信号の他
方の基準エッジでラッチする第２の画像データ信号用ラ
ッチ回路，を備えた同期化回路。 - 【請求項２】 入力する対象信号が同じく入力する第１
のクロック信号のリーディング・エッジまたはトレーリ
ング・エッジのいずれか任意のエッジに同期していると
きに，対象信号を第１のクロック信号のリーディング・
エッジまたはトレーリング・エッジのいずれか定められ
た基準エッジに常に同期するようにタイミングを合わせ
て出力するための同期化回路であり，第１のクロック信
号を反転して第２のクロック信号を生成する反転回路，
対象信号を第１または第２のクロック信号のいずれか一
方の基準エッジでラッチする第１のラッチ回路，第１の
ラッチ回路の入力信号および出力信号のいずれか一方を
選択信号に応じて選択して出力する選択回路，ならびに
選択回路の出力信号を，第１または第２のクロック信号
の他方の基準エッジでラッチする第２のラッチ回路，を
備えた同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20682593A JP3243900B2 (ja) | 1993-07-30 | 1993-07-30 | 同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20682593A JP3243900B2 (ja) | 1993-07-30 | 1993-07-30 | 同期化回路 |
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-
1993
- 1993-07-30 JP JP20682593A patent/JP3243900B2/ja not_active Expired - Fee Related
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| JP3243900B2 (ja) | 2002-01-07 |
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