JPH074000B2 - Vertical sync signal separation circuit - Google Patents
Vertical sync signal separation circuitInfo
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、テレビジョン受信器（TV）の垂直同期信号分
離回路に関する。特に、幅狭の垂直同期信号を検出する
垂直同期信号分離回路に関し、特願平２−77946号の改
良に関する。TECHNICAL FIELD The present invention relates to a vertical synchronizing signal separation circuit of a television receiver (TV). In particular, it relates to a vertical synchronizing signal separation circuit for detecting a narrow vertical synchronizing signal, and to an improvement of Japanese Patent Application No. 2-77946.
（ロ） 従来の技術 同期信号分離回路は、直流カット用のコンデンサを介し
て入力された第８図の入力映像信号のうち、比較レベル
（第８図Vr）以下の信号を、同期信号として検出してい
る。(B) Conventional technology The sync signal separation circuit detects, as a sync signal, a signal below the comparison level (Vr in FIG. 8) among the input video signals in FIG. 8 input via the DC cut capacitor. is doing.
このため、第８図に示すように、入力される映像信号の
輝度レベルの変化により、分離レベルが変動し、安定な
同期分離が行えなかった。Therefore, as shown in FIG. 8, the separation level fluctuates due to the change in the brightness level of the input video signal, and stable synchronous separation cannot be performed.
このため、第９図の如く、入力される入力信号のレベル
が変化しても、比較レベル（第９図Vr）が一定の同期分
離回路が、特願平２−77946号で提案されている。Therefore, as shown in FIG. 9, a synchronization separation circuit in which the comparison level (Vr in FIG. 9) is constant even if the level of the input signal to be input changes is proposed in Japanese Patent Application No. 2-77946. .
この特願平２−77946号では、入力信号の負のピーク値
（第９図Vp）と一定レベル差に成るように比較レベル
（第９図Vr）を設定している。In this Japanese Patent Application No. 2-77946, the comparison level (Vr in FIG. 9) is set so as to have a constant level difference from the negative peak value of the input signal (Vp in FIG. 9).
このような垂直同期信号分離回路を、第10図に示す。こ
の例は、上記同期信号分離回路を、同期信号分離回路
（10）と垂直同期信号分離回路（12）に適用した例であ
る。Such a vertical synchronizing signal separation circuit is shown in FIG. In this example, the sync signal separation circuit is applied to a sync signal separation circuit (10) and a vertical sync signal separation circuit (12).
この同期信号分離回路（10）と垂直同期信号分離回路
（12）の特徴は、それぞれの検出同期信号出力により、
スイッチ（SW1,SW2）を閉じて、同期信号期間の反転増
幅器の出力（第９図Vp;負のピーク値に関連）を帰還さ
せて、入力点（I1,I2）のレベルを設定している。The characteristics of this sync signal separation circuit (10) and vertical sync signal separation circuit (12) are
The switches (SW1, SW2) are closed, and the output of the inverting amplifier (related to the negative peak value in Fig. 9 Vp in Fig. 9) during the synchronization signal period is fed back to set the level of the input points (I1, I2). .
第10図に於て、（14）は複合映像信号入力端子である。In FIG. 10, (14) is a composite video signal input terminal.
（C1）は結合コンデンサである。(C1) is a coupling capacitor.
（15）はバイアス抵抗（R1,R2）よりなるバイアス手段
である。このバイアス抵抗（R1）は、反転増幅器（16）
出力を基準電位点（I1）に供給する。バイアス抵抗（R
2）は、基準電位点（I1）の電位をアースに放電してい
る。(15) is a bias means composed of bias resistors (R1, R2). This bias resistor (R1) is an inverting amplifier (16)
The output is supplied to the reference potential point (I1). Bias resistance (R
In 2), the potential at the reference potential point (I1) is discharged to ground.
（16）は反転増幅器である。（18）はコンパレータであ
る。（20）はインバータである。(16) is an inverting amplifier. (18) is a comparator. (20) is an inverter.
第９図の分離レベル調整は、バイアス抵抗（R1,R2）の
値及び、この反転増幅器（16）のゲイン等により調整で
きる。The separation level adjustment shown in FIG. 9 can be adjusted by the values of the bias resistors (R1, R2) and the gain of the inverting amplifier (16).
（SW1）はスイッチである。このスイッチ（SW1）は、複
合同期信号出力時にONとなり、反転増幅器（16）の出力
をバイアス抵抗（R1）を介して、基準電位点（I1）に供
給する。つまり、反転増幅器（16）の入力点（I1）の平
均電位は、同期信号レベル（第９図のVp）に関連した値
となる。(SW1) is a switch. The switch (SW1) is turned on when the composite synchronizing signal is output, and supplies the output of the inverting amplifier (16) to the reference potential point (I1) via the bias resistor (R1). That is, the average potential of the input point (I1) of the inverting amplifier (16) becomes a value related to the synchronization signal level (Vp in FIG. 9).
（22）は水平AFC回路出力端子である。(22) is a horizontal AFC circuit output terminal.
（24）は複合同期信号入力端子である。(24) is a composite sync signal input terminal.
（26）は積分回路を構成するローパスフィルタ（LPF）
である。（R3）は抵抗、（C2）はコンデンサである。(26) is a low-pass filter (LPF) that constitutes an integrating circuit
Is. (R3) is a resistor and (C2) is a capacitor.
（C3）は結合コンデンサである。(C3) is a coupling capacitor.
（27）はバイアス抵抗（R4,R5）よりなるバイアス手段
である。(27) is a bias means composed of bias resistors (R4, R5).
（28）は反転増幅器である。（30）はコンバータであ
る。（32）はインバータである。(28) is an inverting amplifier. (30) is a converter. (32) is an inverter.
（SW2）はスイッチである。(SW2) is a switch.
この垂直同期信号分離回路（12）は、同期分離回路（1
0）と略同様に動作する。大きく異なる点は、積分回路
（26）を備える点と、垂直同期信号は複合同期信号とは
周期が大きく異なるので抵抗（R4,R5）の値が異なる点
である。This vertical sync signal separation circuit (12)
It operates almost the same as (0). The major difference is that the integrating circuit (26) is provided and that the vertical synchronizing signal has a period greatly different from that of the composite synchronizing signal, and thus the values of the resistors (R4, R5) are different.
上記回路の動作を説明する。The operation of the above circuit will be described.
第11図に通常の映像信号入力時の第10図のａ〜ｄ点の波
形を示す。FIG. 11 shows the waveforms at points a to d in FIG. 10 when a normal video signal is input.
第12図に弱電界受信時の第10図のｂ〜ｄ点の波形を示
す。この弱電界受信時の垂直同期信号分離回路（12）の
入力信号は第12図ｂのごとくノイズ信号を多く含む。そ
して、積分回路（26）の出力（第12図ｂ参照）の垂直同
期信号時の波形の傾きは、第11図の場合に比べて緩やか
となる。そして、この時の、分離レベルを小さく設定す
ると、少しの変動により、垂直同期信号出力は第12図ｄ
から第12図ｄ′の如く、変化し、垂直同期信号の検出タ
イミングが大きく変動し、映像画面の垂直方向のピクツ
キが発生する。FIG. 12 shows waveforms at points b to d in FIG. 10 when receiving a weak electric field. The input signal of the vertical synchronizing signal separation circuit (12) at the time of receiving the weak electric field contains a lot of noise signals as shown in FIG. Then, the slope of the waveform of the output of the integrating circuit (26) (see FIG. 12b) at the time of the vertical synchronizing signal is gentler than that in the case of FIG. Then, if the separation level is set small at this time, the vertical synchronization signal output will be changed as shown in FIG.
12d 'as shown in FIG. 12 and the detection timing of the vertical synchronizing signal fluctuates greatly, causing vertical image pick-up on the video screen.
このような、症状を無くするために、分離レベルを大き
く設定している。In order to eliminate such a symptom, the isolation level is set large.
このように設定した回路の通常の映像信号入力時の波形
を第13図に示す。又、第14図に弱電界受信時の波形を示
す。FIG. 13 shows the waveform of the circuit thus set when a normal video signal is input. Further, FIG. 14 shows a waveform when a weak electric field is received.
このように、分離レベルを大きく設定して比較レベル
（Vr）を高く設定することにより、垂直同期信号の検出
タイミングのズレを小さく出来る。In this way, by setting the separation level high and the comparison level (Vr) high, it is possible to reduce the deviation of the detection timing of the vertical synchronization signal.
（ハ） 発明が解決しようとする課題 ところで、このように分離レベルが設定されたTVに、コ
ピー防止のために垂直同期信号が、通常のNTSC信号の垂
直同期信号に比べて狭いビデオテープレコーダ（VTR）
からの再生信号が入力されると、垂直同期信号分離回路
（12）が誤動作することがある。(C) Problems to be Solved by the Invention By the way, in a TV set with a separation level in this way, the vertical sync signal for preventing copy is narrower than that of a normal NTSC signal. VTR)
The vertical sync signal separation circuit (12) may malfunction when a reproduction signal from is input.
第15図に、垂直同期パルス幅が８μ秒のコピーガード付
きビデオテープのVTR再生映像信号をTVに入力した時
の、各部の波形を示す。Fig. 15 shows the waveform of each part when a VTR playback video signal of a video tape with a copy guard having a vertical sync pulse width of 8 µs is input to the TV.
つまり、垂直同期信号の幅が狭いため、分離レベルを大
きく設定すると、第15図ｄの如く、水平同期信号を垂直
同期信号として出力する。That is, since the width of the vertical synchronizing signal is narrow, if the separation level is set to a large value, the horizontal synchronizing signal is output as the vertical synchronizing signal as shown in FIG.
（ニ） 課題を解決するための手段 本発明は、従来の垂直同期信号分離回路（12）の前段
に、水平同期パルス幅以下の信号をカットするべくスレ
ッシュレベルが設定されるコンパレータ手段（38）（38
a）を備えることを特徴とする。(D) Means for Solving the Problems The present invention is a comparator means (38) in which a threshold level is set so as to cut a signal having a horizontal sync pulse width or less, before the conventional vertical sync signal separation circuit (12). (38
a) is provided.
（ホ） 作用 本発明によれば、水平同期信号のパルス幅以下の信号成
分はこのコンパレータ手段（38）（38a）により、カッ
トされて、垂直同期信号分離回路に供給される。(E) Operation According to the present invention, the signal component having the pulse width of the horizontal synchronizing signal or less is cut by the comparator means (38) (38a) and supplied to the vertical synchronizing signal separation circuit.
（ヘ） 実施例 第１図〜第６図を参照しつつ、本発明の第１実施例を説
明する。(F) Embodiment A first embodiment of the present invention will be described with reference to FIGS. 1 to 6.
第１図は回路図である。FIG. 1 is a circuit diagram.
第２図は時間幅を拡大して水平同期信号入力時の各部の
波形を示す図である。第３図は時間幅を拡大して幅狭の
垂直同期信号入力時の各部の波形を示す図である。FIG. 2 is a diagram showing the waveform of each part when the time width is expanded and the horizontal synchronizing signal is input. FIG. 3 is a diagram showing the waveform of each part when the time width is expanded and a narrow vertical synchronizing signal is input.
第４図はコピーガードソフト再生時の各部の波形を示す
図である。第５図は通常の映像信号入力時の各部の波形
を示す図である。第６図は弱電界受信時の映像信号入力
時の各部の波形を示す図である。FIG. 4 is a diagram showing waveforms at various portions during reproduction of copy guard software. FIG. 5 is a diagram showing the waveform of each part when a normal video signal is input. FIG. 6 is a diagram showing the waveform of each part when a video signal is input when a weak electric field is received.
第１図に於て、第10図の同一部分には、同一符号を付し
て、重複説明を略した。In FIG. 1, the same parts in FIG. 10 are designated by the same reference numerals, and the duplicated description is omitted.
第１図に於て、（36）は、積分回路である。（R6）は抵
抗、（C4）はコンデンサーである。（38）はコンパレー
タである。（VR）は比較レベル設定用可変抵抗である。In FIG. 1, reference numeral (36) is an integrating circuit. (R6) is a resistor and (C4) is a capacitor. (38) is a comparator. (VR) is a variable resistor for setting the comparison level.
上記動作を第２図を参照しつつ説明する。尚、第２図に
於て、実線は水平同期パルス入力時の各部の波形を示
し、破線は幅狭の垂直同期パルス入力時の各部の波形を
示す。第２図ｃ′のV1は、コンパレータ（38）の比較レ
ベルである。The above operation will be described with reference to FIG. In FIG. 2, the solid line shows the waveform of each part when a horizontal synchronizing pulse is input, and the broken line shows the waveform of each part when a narrow vertical synchronizing pulse is input. V1 in FIG. 2c 'is the comparison level of the comparator (38).
まず、水平同期パルス入力時、複合同期信号入力端子
（24）には、第２図ｂの実線の波形が入力される。この
信号は、積分回路（36）で積分され第２図ｃ′の波形と
なる。そして、コンパレータ（38）の基準電位はV1に設
定されているので、コンパレータ（38）は、第２図ｃ″
の波形の如く、ハイレベル出力となる。つまり、垂直同
期信号分離回路（12）には、水平同期パルス信号成分は
入力されない。First, when a horizontal sync pulse is input, the waveform of the solid line in FIG. 2b is input to the composite sync signal input terminal (24). This signal is integrated by the integrating circuit (36) to form the waveform shown in FIG. 2c '. Since the reference potential of the comparator (38) is set to V1, the comparator (38) is shown in FIG.
The high level output is obtained as shown by the waveform of. That is, the horizontal sync pulse signal component is not input to the vertical sync signal separation circuit (12).
次に、幅狭の垂直同期パルス入力時の動作を第３図を参
照しつつ説明する。尚、第３図に於て、実線は幅狭の垂
直同期パルス入力時の各部の波形を示し、破線は水平同
期パルス入力時の各部の波形を示す。第３図ｃ′のV1
は、コンパレータ（38）の比較レベルである。Next, the operation when a narrow vertical synchronizing pulse is input will be described with reference to FIG. In FIG. 3, the solid line shows the waveform of each part when a narrow vertical synchronizing pulse is input, and the broken line shows the waveform of each part when a horizontal synchronizing pulse is input. V1 in Figure 3c '
Is the comparison level of the comparator (38).
垂直同期パルス入力時、複合同期信号入力端子（24）に
は、第３図ｂの波形が入力される。この信号は、積分回
路（36）で積分され第３図ｃ′の波形となる。そして、
コンパレータ（38）の基準電位はV1に設定されているの
で、コンパレータ（38）は、第３図ｃ″の波形の如く、
パルス波形となる。つまり、垂直同期信号分離回路（1
2）に、幅狭の垂直同期パルス信号成分が入力される。
この信号は、積分回路（36）で、積分されて、第３図ｃ
の波形の如くなり、第３図ｄの破線波形の如く垂直同
期信号を検出する。When the vertical synchronizing pulse is input, the waveform of FIG. 3b is input to the composite synchronizing signal input terminal (24). This signal is integrated by the integrating circuit (36) to form the waveform shown in FIG. And
Since the reference potential of the comparator (38) is set to V1, the comparator (38) has a waveform as shown in FIG.
It becomes a pulse waveform. That is, the vertical sync signal separation circuit (1
A narrow vertical sync pulse signal component is input to 2).
This signal is integrated by the integrator circuit (36), and the result is shown in FIG.
The vertical synchronizing signal is detected as shown by the broken line waveform in FIG. 3d.
第４図に、垂直同期パルス幅が８μ秒のコピーガード付
きビデオテープのVTR再生映像信号をTVに入力した時
の、各部の波形を示す。第５図に通常の映像信号入力時
の各部ａ〜ｄ点の波形を示す。第６図に弱電界受信時の
各部の波形を示す。FIG. 4 shows the waveform of each part when a VTR playback video signal of a video tape with a copy guard having a vertical sync pulse width of 8 μs is input to the TV. FIG. 5 shows waveforms at points a to d when a normal video signal is input. FIG. 6 shows the waveform of each part when a weak electric field is received.
尚、本実施例では、コンパレータ（38）を使用して、水
平同期パルスと垂直同期信号の判別を行ったが、第７図
の如くスレッシュレベルが、V1のインバータ（38a）
と、インバータ（38b）を使用してもよい。In this embodiment, the comparator (38) is used to discriminate between the horizontal synchronizing pulse and the vertical synchronizing signal. As shown in FIG. 7, the inverter (38a) whose threshold level is V1 is used.
And an inverter (38b) may be used.
（ト） 発明の効果 上記の如く、本発明によれば、垂直同期信号分離回路の
検出レベルが負ピークに応じて変化する垂直同期信号分
離回路に幅狭の垂直同期信号が入力されても誤動作する
ことを防止することができる。(G) Effect of the Invention As described above, according to the present invention, malfunction occurs even if a narrow vertical synchronizing signal is input to the vertical synchronizing signal separating circuit in which the detection level of the vertical synchronizing signal separating circuit changes according to a negative peak. Can be prevented.
第１図は本発明の第１実施例を示す回路図である。第２
図、第３図はその各部の波形図である。第４図、第５
図、第６図は各部の波形図である。 第７図は本発明の第２実施例を説明するための図であ
る。 第８図は従来の同期信号分離回路の動作を説明するため
の図である。 第９図は従来の他の同期信号分離回路の動作を説明する
ための図である。 第10図は第９図の同期信号分離回路を示す図である。第
11図、第12図はその各部の波形図である。第13図、第14
図は各部の波形図である。第15図は課題を説明するため
の各部の波形図である。 （10）……同期信号分離回路、 （12）……垂直同期信号分離回路、 （24）……入力端子、 （26）……積分回路（第２の積分回路）、 （28）……反転増幅器、 （27）……バイアス手段、 （34）……垂直同期信号出力端子、 （36）……積分回路（第１の積分回路）、 （38）……コンパレータ（コンパレータ手段）、 （38a）……インバータ（コンパレータ手段）、 （SW2）……スイッチ（スイッチ手段）、 （C3）……結合コンデンサ。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. Second
FIG. 3 and FIG. 3 are waveform diagrams of the respective parts. 4 and 5
FIG. 6 and FIG. 6 are waveform diagrams of each part. FIG. 7 is a diagram for explaining the second embodiment of the present invention. FIG. 8 is a diagram for explaining the operation of the conventional sync signal separation circuit. FIG. 9 is a diagram for explaining the operation of another conventional sync signal separation circuit. FIG. 10 is a diagram showing the synchronizing signal separation circuit of FIG. First
FIG. 11 and FIG. 12 are waveform diagrams of the respective parts. Figures 13 and 14
The figure is a waveform diagram of each part. FIG. 15 is a waveform diagram of each part for explaining the problem. (10) …… Synchronization signal separation circuit, (12) …… Vertical synchronization signal separation circuit, (24) …… Input terminal, (26) …… Integration circuit (second integration circuit), (28) …… Inversion Amplifier, (27) …… Biasing means, (34) …… Vertical synchronization signal output terminal, (36) …… Integrator circuit (first integrating circuit), (38) …… Comparator (comparator means), (38a) ...... Inverter (comparator means), (SW2) …… Switch (switch means), (C3) …… Coupling capacitor.
Claims (1)
と、 この複合同期信号を積分して積分信号を出力する第１積
分回路（36）と、 水平同期パルス幅以下の信号をカットするべくスレッシ
ュレベル（V1）が設定されると共に、前記積分信号が入
力されるコンパレータ手段（38）（38a,38b）と、 このコンパレータ手段の出力が入力される第２の積分回
路（26）と、 この第２の積分回路の出力が結合コンデンサ（C3）を介
して入力される反転増幅器（28）と、 この反転増幅器の入力端子の直流レベルを設定するバイ
アス手段（27）と、 前記反転増幅器（28）の出力より形成された同期パルス
により、開閉制御されて、前記反転増幅器（28）の出力
を前記バイアス手段（27）に供給するスイッチ手段（SW
2）と、 を備える垂直同期信号分離回路。1. An input terminal (24) to which a composite synchronizing signal is input.
A first integrator circuit (36) for integrating the composite synchronizing signal and outputting an integrated signal; and a threshold level (V1) for cutting a signal having a horizontal synchronizing pulse width or less. The comparator means (38) (38a, 38b) to be input, the second integrator circuit (26) to which the output of the comparator means is input, and the output of the second integrator circuit via the coupling capacitor (C3). Input / output amplifier (28), bias means (27) for setting the direct current level of the input terminal of the inverting amplifier (28), and a synchronizing pulse formed from the output of the inverting amplifier (28) to control opening and closing. Switch means (SW) for supplying the output of the inverting amplifier (28) to the bias means (27).
2) and a vertical sync signal separation circuit that includes
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15101190A JPH074000B2 (en) | 1990-06-08 | 1990-06-08 | Vertical sync signal separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP15101190A JPH074000B2 (en) | 1990-06-08 | 1990-06-08 | Vertical sync signal separation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0443769A JPH0443769A (en) | 1992-02-13 |
| JPH074000B2 true JPH074000B2 (en) | 1995-01-18 |
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Family Applications (1)
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|---|---|---|---|---|
| JPH09149287A (en) * | 1995-11-24 | 1997-06-06 | Rohm Co Ltd | Vertical synchronizing signal separation circuit and display device with this |
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1990
- 1990-06-08 JP JP15101190A patent/JPH074000B2/en not_active Expired - Fee Related
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| JPH0443769A (en) | 1992-02-13 |
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