JPH0736759A - 半導体ファイルシステム - Google Patents

Abstract

(57)【要約】 【目的】 メモリヘの書き込み速度の向上、長寿命化、
低価格化、および信頼性向上を図った半導体ファイルシ
ステムを提供する。 【構成】 カード内部のコントロールを行うカードコン
トローラ９と、ファイルデータやカードコントローラの
制御を司るマイコン７とを有する。さらに、ローカルメ
モリ６としてファイルデータ格納用メモリ１にフラッシ
ュメモリとマスクＲＯＭ（低価格である）を使用し、そ
のマスクＲＯＭをアトリビュート格納用メモリ２として
共用する。また、ＰＳＲＡＭ１３をデータ管理情報（書
換え回数を記録し、書換え回数の均等化を図るための情
報）の一部である制御テーブル３、書き込み速度向上の
ためのライトバッファ４及び不要データ消去処理時のガ
ーベイジバッファ５として使用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体ファイルシステム
に係り、特に不揮発性メモリを記憶媒体として高性能高
信頼性を図った半導体ファイルシステムに関する。

【０００２】

【従来の技術】半導体ファイルシステム、例えば、小型
情報機器であるカード型ファイル記憶システムには、フ
ラッシュメモリを用いたものがある。フラッシュメモリ
は電気的に書き替え可能なＲＯＭであり、不揮発性メモ
リでありながらファイル記憶装置の記憶媒体として期待
されるメモリ素子である。一種のＥＥＰＲＯＭと捉える
こともできるが、一般的なＥＥＰＲＯＭとの決定的な違
いはデータの消去単位を大きくすることにより集積度を
高くしていることである。従って大容量のファイル記憶
装置を比較的安価に構築できる。このフラッシュメモリ
を使用したファイル記憶装置の従来技術としては特開平
２−２９２７９８号公報のフラッシュＥＥＰＲＯＭシス
テムが挙げられる。これはフラッシュメモリの素子的な
欠点である書き替え回数の制限を、システム的な対策を
とることにより緩和する方式についての発明であり、フ
ァイル記憶装置に適したフラッシュメモリチップの構造
を提案する。さらに、誤り訂正制御や、キャッシュメモ
リを用いて、キャッシュメモリの書換えのために１番長
いあいだ書換えられずにいるファイルを見つけるための
ファイル書き換えの時間監視制御を行うことも提案した
発明である。誤り訂正制御とは磁気ディスク装置に合わ
せたフラッシュメモリの記憶単位である１セクタ５１２
バイトごとに誤り訂正符号を付与し、素子不良によりデ
ータ誤りが生じた際に誤り訂正符号をもとに検出し訂正
するものである。これにより実質的に可能な書換え回数
を増やすことが可能である。またファイル書換えの時間
監視制御とは具体的には、一度書き込まれたファイルが
次に書換えられるまでの時間を監視し、１番長く書き換
えられていないファイルでなければ揮発性のバッファメ
モリ（キャッシュメモリ）にデータを格納しておき、頻
繁に書換えが起こるファイルに対してフラッシュメモリ
の実質的な書換え回数を減じるものである。これらのア
イデアを採用することによりフラッシュメモリを使用し
た記憶装置として実用的な寿命を確保することを目的と
している。

【０００３】

【発明が解決しようとする課題】上記従来技術はフラッ
シュメモリの書換え回数に制限があることに鑑み、記憶
媒体としてフラッシュメモリ以外にそれよりも高速かつ
書換え寿命の長い揮発性メモリ（キャッシュメモリ）を
設け、揮発性メモリには、頻繁に書換えが行われるファ
イル、例えば、ディレクトリやＦＡＴ（ファイルアロケ
ーションテーブル）を記憶することとしている。しかし
この揮発性メモリはフラッシュメモリのもう一つの欠点
である書換えの遅さをカバーするようには使用されてい
ない。つまりメモリの延命策として先述の揮発性メモリ
に頻繁に書換えるファイルを格納して、フラッシュメモ
リ上では書換えが起きないようにしているが、キャッシ
ュメモリのため大容量のファイルは格納できない。例え
ば初めて書き込む大容量のファイルは揮発性メモリを使
用せず、書き込み速度の遅いフラッシュメモリに直接書
き込むことになるため、書き込みアクセスが低速化する
ことになる。つまり磁気ディスク装置では高速にアクセ
スが可能となる連続的な大容量のデータに関して、アク
セス性能が磁気ディスク装置に対して非常に劣るように
なる。同様に誤り訂正符号を使用することは、その符号
生成や誤り検出、訂正に時間と多大な処理量を要し、性
能低下や回路の複雑化を招く。

【０００４】またフラッシュメモリは将来的には半導体
メモリの中では安価になると考えられているが、ファイ
ル記憶装置として現在主流となっているハードディスク
装置との価格差は耐衝撃性の有利さでは補いきれないも
のがあり、ここ数年はこの状態が続くものと予想され
る。またハードディスク自体技術革新が進み、小型軽量
耐衝撃性の向上には目を見張るものがあり、価格的に対
抗できるようにしなければ半導体ファイルシステムを一
般化することはできない。

【０００５】そしてまたハードディスクとの差別化の一
つである薄型化を強調して、ＩＣカード化を進めるべき
であるが、このためにはＩＣカードの標準規格であるＰ
ＣＭＣＩＡ（Personal Computer Memory Card Internat
ional Association)規格のインタフェース仕様をカード
内に盛り込むことを考慮した構成にしなければならな
い。

【０００６】上記従来技術はこれらのことに対する考慮
がなされていない。本発明は、書き込み時の高速化と、
低価格化とを図り、さらにＩＣカードの標準規格に対応
できるファイルシステムを提供することである。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、電気的消去可能な第１の不揮発性メモリ
と、電気的消去不可能な第２の不揮発性メモリと、揮発
性メモリと、これらのメモリを制御するコントローラ
と、上記コントローラを制御する制御部とを有して、外
部から指定された論理アドレスに対応する物理アドレス
にアクセスする半導体ファイルシステムにおいて、上記
第１の不揮発性メモリは、外部で演算処理を行うための
データと、上記データが格納されている物理アドレスと
論理アドレスとの対応を示す第１の管理情報と、上記第
１の不揮発性メモリの状態を示す第２の管理情報とを記
憶し、上記第２の不揮発性メモリは、外部と上記データ
を入出力するためのインターフェース情報と、上記デー
タのうちの書替え不要なものとをあらかじめを記憶し、
上記コントローラは、上記第１の不揮発性メモリからデ
ータを出力する際および上記揮発性メモリにデータを入
力する際に、上記物理アドレスの予め定められた上位ビ
ットを構成する物理セクタアドレスを決定する制御手段
と、上記決定された物理セクタアドレスを格納するセク
タアドレス格納手段と、上記物理セクタアドレスで決ま
るセクタ内のアドレスを連続発生するアドレス連続発生
手段とを有し、上記制御部は、上記インターフェース情
報と上記第１、第２の管理情報とに従って、外部とのデ
ータの入出力を制御し、外部から上記第１の不揮発性メ
モリへの書き込みデータを一旦上記揮発性メモリに記憶
させた後、上記揮発性メモリから上記書き込みデータを
上記第１の揮発性メモリに転送し、上記アドレス連続発
生手段及びセクタアドレス格納手段は、上記第１の不揮
発性メモリから上記物理セクタアドレスのデータを出力
する際および上記揮発性メモリに上記物理セクタアドレ
スのデータを入力する際に、物理セクタアドレスおよび
上記連続発生されたアドレスを上記第１の揮発性メモリ
および揮発性メモリに出力することとしたものである。

【０００８】

【作用】本発明では、記憶データの格納単位をハードデ
ィスクの１セクタと同じとする。そしてホストとのデー
タのやり取りは全てこのセクタ単位で行う。これを高速
転送するために高速にアドレスを発生する手段を設け
る。そしてこの高速アドレス発生に書き込み速度を合わ
せるために揮発性メモリをライトバッファとして用い、
全ての書き込みデータを一度このライトバッファに格納
する。そしてライトバッファはあくまでも一時的なデー
タ退避に用い、ホストからのデータ転送終了後にはライ
トバッファからフラッシュメモリへのデータ転送を速や
かに行う。つまりライトバッファはフラッシュメモリの
寿命対策には用いず、高速データ転送のためだけに用い
る。フラッシュメモリの寿命対策には、例えば、消去回
数の管理を行うことにより図る。これはフラッシュメモ
リの消去単位に消去回数を第２の管理情報として記録
し、この消去回数によりフラッシュメモリの劣化度を判
断して書き込み位置の決定に用い、劣化の進行を平均化
するものである。このため消去回数の記録等は、ライト
バッファに使っている揮発性メモリにする。

【０００９】一方データ格納用のメモリとしてフラッシ
ュメモリ（第１の不揮発性メモリ）と、電気的書換え不
可能な不揮発性メモリ（第２の不揮発性メモリ）、例え
ばマスクＲＯＭやワンタイムＰＲＯＭとを使用する。そ
してこの電気的書換え不可能な不揮発性メモリをインタ
ーフェース情報（例えば、ＩＣカードの内部構成やアク
セス形式など）を格納するメモリとして用いる。

【００１０】上記により、ホストから本半導体ファイル
システムに対するデータ転送時にはホストのデータ転送
スピードに合わせてアドレスを発生して、アドレスをラ
イトバッファとなる揮発性メモリに与えることによりフ
ラッシュメモリの書換え速度に依存しない高速な書き込
みができる。一方読み出し時にはフラッシュメモリに上
記のアドレス発生手段によるアドレスを与えればホスト
に合わせた読み出しが可能である。このことは本システ
ムの制御手段の動作速度がホストと比較して遅く、制御
手段からのアドレス発生では速度ネックとなってしまう
ときに特に有効である。また消去回数管理によりフラッ
シュメモリの長寿命化を図ることができる。そして消去
回数管理のために必要となる、記憶手段はライトバッフ
ァと同様の揮発性メモリを兼用するため、部品点数の増
大を招かない。

【００１１】またこの揮発性メモリを第１、第２の管理
情報の格納メモリとして使用することにより管理情報の
格納、引出を高速にかつ効率的に行うことができる。一
方データ格納メモリとしてフラッシュメモリの他に、安
価な電気的書換え不可能な不揮発性メモリを使用するこ
とにより、より安価なファイル記憶媒体を構築できる。
またこの電気的書換え不可能な不揮発性メモリをＩＣカ
ード情報の格納に使用すれば、標準規格であるＰＣＭＣ
ＩＡ規格などに準拠することが可能となる。また上記全
てを実行すれば、３種類のメモリで様々な用途を兼任す
ることができ、用途ごとにメモリを設ける場合に比べて
部品点数を減らすことができる。特にＩＣカードなど小
型化を目指す際には部品数削減に大きく貢献する。

【００１２】

【実施例】半導体ファイルシステムの実施例のブロック
図を図１に示す。本例は、ローカルメモリ６と、制御用
マイコン（制御部）７と、ＪＥＩＤＡインタフェースバ
ス８とのデ−タの受渡しをコントロ−ルするカードコン
トロ−ラ（コントローラ）９とを有する。ローカルメモ
リ６は、デ−タ格納用不揮発性メモリ１と、アトリビュ
ート情報格納用不揮発性メモリ２と、制御テ−ブル３
と、ライトバッファ４と、ガーベイジバッファ５とを有
する。詳細な回路図を図２、図３に示す。本実施例は、
カードコントローラ９、マイコン（Ｈ８／３２５）７、
クロック発振器１０、パワーオンリセットＩＣ１１、Ｖ
ＰＰスイッチング回路１２、ＰＳＲＡＭ（疑似ＳＲＡ
Ｍ）１３（５１２ＫＷ×８ｂｉｔ）×１個、ＦＬＡＳＨ
１４（１ＭＷ×８ｂｉｔ）×８個、ＭＡＳＫＲＯＭ１５
（５１２ＫＷ×８ｂｉｔ）×６個から構成されている。
カードコントローラ９は、本半導体ファイルシステムの
ＪＥＩＤＡ(Japan Electronic Industry Development A
ssociation 日本電子工業振興協会）インターフェース
側とのインターフェース部分であり、ホストからのデー
タのやり取りは、必ずこのカードコントローラ９を介し
て処理が行なわれる。ＰＳＲＡＭ１３、ＦＬＡＳＨ１
４、ＭＡＳＫＲＯＭ１５のアクセスコマンド信号はこの
カードコントローラ９で生成している。ＦＬＡＳＨライ
ト時に必要となるＶＰＰ１６は、マイコン７のポート４
１（１７）によりＶＰＰスイッチング回路１２の切り替
えを行ない、ＦＬＡＳＨ１４へのＶＰＰ１６の供給のオ
ン／オフを行なっている。本半導体ファイルシステム
は、２０ＭＨｚのクロック発振器１０を搭載しており、
このクロック信号１８に同期してカードコントローラ９
とマイコン７は動作している。パワーオンリセットＩＣ
１１は電源投入時にカードコントローラ９及び、マイコ
ン７のリセット信号１９を作る回路である。また、本半
導体ファイルシステムではＦＬＡＳＨ１４とＭＡＳＫＲ
ＯＭ１５の実装容量の変更を外部ピンＭＣＣ０〜３（２
０、２１、２２、２３）により行なえるようにしてい
る。

【００１３】次にインターフェース仕様を示す。図４の
ようにインタフェースコントロ−ラ２４を介しホスト側
のシステムバス２５に接続し、ホスト側とのファイルデ
ータのやり取りを行う。本実施例では図５のアドレスマ
ップのように、Ｉ／Ｏ空間にデータ２６、エラー２７、
ライトプリコンプ２８、セクタカウント２９、セクタ番
号３０、シリンダ番号Ｌｏｗ３１、シリンダ番号Ｈｉｇ
ｈ３２、ＳＤＨ３３、ステータス３４、コマンド３５、
Ａステータス３６、デジタルアウトプット３７、ドライ
ブアドレス３８の各レジスタを、メモリ空間にコンフィ
ギュレーションオプション３９、コンフィギュレーショ
ンステータス４０、コンフィギュレーションピンリプレ
ースメント４１の各レジスタとアトリビュート情報４２
を配置した。データレジスタ２６は、シーケンシャルな
ファイルデータの受渡しができる１６ｂｉｔの窓であ
る。各レジスタは、それぞれのＩ／Ｏ空間及びメモリ空
間のリード／ライトでアクセスされる。なお、これらの
レジスタの説明は、カードコントローラ９の説明のとこ
ろで行なう。アトリビュート情報４２はカード属性を示
すもので、ＭＡＳＫＲＯＭ１５に格納されており、この
メモリ空間をリードすることによりホストに出力され
る。このＩ／Ｏ空間リードタイミングを図６に、Ｉ／Ｏ
空間ライトタイミングを図７に、それらのタイミングス
ペックを表１に、メモリ空間リードタイミングを図８
に、メモリ空間ライトタイミングを図９に、それらのタ
イミングスペックを表２に示す。本実施例のピン仕様を
表３に示す。

【００１４】

【表１】

【００１５】

【表２】

【００１６】

【表３】

【００１７】本実施例はＪＥＩＤＡ規格のＩ／Ｏカード
仕様に準拠したものである。なお、本実施例ではこれら
のレジスタをＩ／Ｏ空間とメモリ空間に分けてマッピン
グしているが、もちろんすべてをメモリ空間上にマッピ
ングする方式にも拡張は可能である。

【００１８】次に本半導体ファイルシステム内の各ブロ
ックについて説明する。まずカードコントローラ９につ
いて説明する。ブロック構成を図１０に示す。カードコ
ントロ−ラ９はホスト側アドレス４３をデコ−ドするデ
コ−ダＡ４４、ホストとのファイルデータの受け渡し口
であるデータレジスタ部４５、前述したＩ／Ｏ空間のレ
ジスタで構成されるレジスタ部４６、データバス切り換
え部４７、ロ−カルメモリ６のアドレス４８を生成する
ローカルアドレス生成部（アドレス生成部）４９、この
ローカルアドレス４８をデコ−ドするデコ−ダＢ５０、
制御用マイコン７のアドレスをデコ−ドするデコ−ダＣ
５２、クロック発振器１０からの２０ＭＨｚのクロック
１８及びそれを１０ＭＨｚ、５ＭＨｚに分周し、各ブロ
ックに分配するクロック分配分周部５３、ホスト側のコ
ントロール信号５４を受けて各ブロックのコントロール
信号５５及びロ−カルメモリのコントロール信号５６を
生成したり、ホスト側への割り込み信号５７や制御用マ
イコン７への割り込み信号５８を生成する制御部５９か
ら構成されている。ここでホストアドレスバス４３をＳ
Ａ、ホストデータバス６０をＳＤ、マイコンアドレスバ
ス５１をＰＡ、マイコンデータバス６１をＰＤ、ロ−カ
ルアドレスバス４８をＬＡ、ロ−カルデータバス６２を
ＬＤとする。

【００１９】次にカードコントローラの各ブロックにつ
いて説明する。図１１にデータレジスタ部４５のブロッ
ク図を示す。データレジスタ部４５はファーストデータ
レジスタ６３とセカンドデータレジスタ６４で構成さ
れ、ファーストデータレジスタ６３はＳＤ（６０）に接
続されファーストデータレジスタ６３、セカンドデータ
レジスタ６４ともにデータバス切り換え部４７に接続さ
れている。ファーストデータレジスタ６３は、ホストか
らの１６ｂｉｔデータをラッチし８ｂｉｔ毎にロ−カル
データバスへ出力する機能と、セカンドデータレジスタ
６４の１６ｂｉｔデータをラッチしホスト側へ出力する
機能と、ロ−カルメモリからの１６ｂｉｔデータをラッ
チしホスト側へ出力する機能を持ったレジスタである。
セカンドデータレジスタ６４はロ−カルメモリからのデ
ータを８ｂｉｔ毎にラッチし、ファーストデータレジス
タ６３に出力する１６ｂｉｔレジスタである。なお、こ
れらのコントロール信号５５は制御部５６で生成され
る。

【００２０】図１２にレジスタ部４６のブロック図を示
す。レジスタ部４６は、ホスト側、マイコン側両方から
アクセス可能なレジスタ群である。ホスト側とはＳＤ
（６０）で接続されデコーダＡ４４で選択される。マイ
コン側とはデータバス切り換え部４７でマイコンデータ
バスに接続されデコーダＣ５２で選択される。これらの
レジスタの一覧を表４、表５に示す。

【００２１】

【表４】

【００２２】

【表５】

【００２３】表４はＩ／Ｏ空間の８ｂｉｔレジスタであ
る。これらは、マイコン側からは全てリード／ライト可
能であるが、ホスト側からはリード／ライト可能のも
の、リードのみのもの、ライトのみのものに分かれてい
る。表５はメモリアドレス空間のコンフィギュレーショ
ンレジスタの一覧であり、これらはホスト側からもマイ
コン側からもリード／ライトできる８ｂｉｔレジスタで
ある。

【００２４】図１３にローカルアドレス生成部４９のブ
ロック図を示す。ローカルアドレス生成部４９は、ロー
カルアドレス４８の上位アドレスを出力するバンクレジ
スタ６５とセクタ転送時の下位アドレスを発生する９ビ
ットカウンタ（アドレス連続発生手段、及びマルチセク
タ転送において、１セクタ分のデータの入出力が終了
後、上記一方のセクタアドレス格納手段が有する物理セ
クタアドレスを他方のセクタアドレス格納手段が受付け
るための信号を出力する手段である）６６、及びこの９
ビットカウンタ６６の出力６７とＰＡ（５１）を選択す
るマルチプレクサ６８で構成される。バンクレジスタ６
５はマイコン７側からアクセス可能なレジスタ群であ
り、各々ＰＤ（６１）に接続され、デコーダＣ５２で選
択される。この中には、セクタアドレス格納手段である
ファーストファイルバンクレジスタ６５１と，セカンド
ファイルバンクレジスタ６５２とが含まれる。これらの
レジスタの一覧表を表６に示す。

【００２５】

【表６】

【００２６】なお、９ビットカウンタ６６とマルチプレ
クサ６８のコントロール信号５５は、制御部５９で生成
する。

【００２７】図１４に制御部５９のブロック図を示す。
制御部５９は、セクタ転送の制御のためにマイコン７が
リード／ライトする制御レジスタ６９と、デコーダＡ４
４の出力、制御レジスタ６９の出力及びホスト側からの
コントロール信号５４を受けて、各ブロックのコントロ
ール信号５５、ローカルメモリのコントロール信号５６
及び割り込み信号５７、５８を生成する制御信号生成部
７０で構成される。制御レジスタ６９はマイコン７側か
らアクセス可能なレジスタ群であり、各々ＰＤ（６１）
に接続され、デコーダＣ５２で選択される。これらのレ
ジスタの一覧表を表７に示す。

【００２８】

【表７】

【００２９】以下に本実施例の動作を述べる。最初にセ
クタ転送について説明する。セクタ転送にはホストから
ＰＳＲＡＭ内のライトバッファへのセクタ転送を行なう
セクタライト、ＰＳＲＡＭ、ＦＬＡＳＨ及び、ＭＡＳＫ
ＲＯＭからホストへのセクタ転送を行なうセクタリー
ド、これらのセクタ転送を複数回行なうマルチ転送、Ｅ
ＣＣデータ付のロング転送がある。これらの選択は図１
２に示すコマンドレジスタ４６９にライトされたコマン
ドをマイコンが解析し、図１４に示すセクタ転送コント
ロールレジスタ６９２に転送モードをライトすることに
より行なわれ、セクタ転送起動レジスタ６９１にマイコ
ンがセットした後、ホスト側の起動によりセクタ転送を
開始する。

【００３０】まずセクタライト転送の動作について図１
５のハードウェア構成、図１６のタイムチャートを用い
て説明する。本実施例ではＰＳＲＡＭ１３を８ｂｉｔバ
スでカードコントローラに接続した為、以下の手順でセ
クタライト転送を行なった。ホストからの１６ｂｉｔ
のデータ６０をファーストデータレジスタ６３に格納
し、制御部５９で下位８ｂｉｔ、上位８ｂｉｔ用の選択
信号（Ａ）７１、（Ｂ）７２を作成する。この信号を基
にマルチプレクサ７３にて、（Ａ）７１がアサート時に
は下位８ｂｔを、（Ｂ）７２がアサート時には上位８ｂ
ｉｔのデータをＬＤ（６２）に出力している。ＰＳＲＡ
Ｍ１３用のＣＥＮ７４、ＷＥＮ７５については、制御部
５９にて信号を作成している。ローカルアドレス４８は
制御部５９でＩＯＷＲＮ７６に同期して作成したカウン
トアップ信号７７をローカルアドレス生成部４９に出力
し、９ｂｉｔカウンタ６６にて下位アドレス６７を生成
し、物理セクタ番号７８と合成することにより作成し、
ＰＳＲＡＭ１３へ出力する。タイミングについては図１
６に示すように、ＳＤ（６０）から入力される１６ｂｉ
ｔデータを、ＩＯＷＲＮ７６の立ち上がりエッジでファ
ーストデータレジスタ６３にラッチする。その後、この
データをＩＯＷＲＮ７６の立ち上がりエッジと２０ＭＨ
ｚのクロック７９とを用いて作成した（Ａ）７１、
（Ｂ）７２、ＣＥＮ７４、ＷＥＮ７５、及びカウントア
ップのタイミングをこれらにあわせたＬＡ（４８）を用
いて５１２ワード×８ｂｉｔのデータとして下位８ｂｉ
ｔ、上位８ｂｉｔの順でＰＳＲＡＭ１３にライトする。
尚、図中の数字は、クロック７９のどのタイミングで同
期したかを示している。このセクタ転送後、内部処理と
してマイコン７がＰＳＲＡＭからＦＬＡＳＨへのデータ
転送を１ｂｙｔｅづつ行なう。

【００３１】次にＰＳＲＡＭからのセクタリード転送と
ＦＬＡＳＨからのセクタリード転送の動作について図１
７、図１８のそれぞれのハードウェア構成、を用いて説
明する。タイミングについては、ＦＬＡＳＨ１４、ＰＳ
ＲＡＭ１３ともに同じ手順でセクタリード転送している
為、図１９の共通のタイムチャートを用いて説明する。
セクタリード転送の開始前に先頭の１ワードのデータを
ＦＬＡＳＨ１４またはＰＳＲＡＭ１３からセカンドデー
タレジスタ６４の下位８ｂｉｔ、上位８ｂｉｔにラッチ
しておく。（この処理を以下プレリードと略す。）この
プレリードの為のＬＡ（４８）のカウントアップ信号７
７及び、ＰＳＲＡＭーＣＥＮ７４、ＦＬＡＳＨーＣＥＮ
８０、ＰＳＲＡＭーＯＥＮ８１、ＦＬＡＳＨーＯＥＮ８
２、（Ｃ）８３、（Ｄ）８４はセクタ転送前処理時のセ
クタ転送起動レジスタセットのタイミングを基に制御部
５９で生成している。次にＰＳＲＡＭ１３またはＦＬＡ
ＳＨ１４からの８ｂｉｔデータを（Ｃ）信号８３の立ち
上がりのエッジでセカンドデータレジスタ６４の下位８
ｂｉｔ側へ取り込み、次の８ｂｉｔデータを（Ｄ）信号
８４の立ち上がりで上位８ｂｉｔ側へ取り込む。このデ
ータを１６ｂｉｔデータとしてファーストデータレジス
タ６３に（Ｅ）信号８５の立ち上がりエッジで取り込
み、（Ｅ）８５が”Ｈ”となっている期間ホスト側デー
タバスＳＤ（６０）に１６ｂｉｔデータを出力する。こ
のようにして、５１２ワード×８ｂｉｔを２５６ワード
×１６ｂｉｔのシーケンシャルデータに変換している。
タイミングについては、ＩＯＲＤＮ８６の立ち下がりの
エッジをクロック７９と同期させ、ＰＳＲＡＭーＣＥＮ
７４、ＰＳＲＡＭーＯＥＮ８１、（Ｃ）８３、（Ｄ）８
４の信号を図中の数字のタイミングで作成している。
（Ｅ）８５はＩＯＲＤＮ８６を反転したものである。な
お、ＦＬＡＳＨーＣＥＮ８０、ＯＥＮ８２についてはア
ドレス切り換え時、ネゲートする必要がないため、デー
タ転送中アサートしたままである。

【００３２】次にＭＡＳＫＲＯＭからのセクタリード転
送の動作について図２０のハードウェア構成と図２１の
タイムチャートを用いて説明する。本例では、ＭＡＳＫ
ＲＯＭ１５のアクセスタイムが遅く、ＰＳＲＡＭ及びＦ
ＬＡＳＨのセクタリード転送のような８ｂｉｔインター
リーブ転送ができないため、１６ｂｉｔバスでカードコ
ントローラ９に接続し、セカンドデータレジスタ６４を
介さずファーストデータレジスタ６３に１６ｂｉｔ長で
ラッチするようにしている。この場合、ローカルアドレ
ス４８の発生は２５６ワードで良く、９ｂｉｔカウンタ
６６の出力のうち下位バイト、上位バイトの切り換えに
用いられているＬＡ０（８７）は不要となるため、ＬＡ
１〜１９（８８）をＭＡＳＫＲＯＭのアドレスＡ０〜１
８に入力し、ＣＥＮ８９を、下位側、上位側共通として
いる。タイミングについては（Ｆ）信号９０の立ち上が
りエッジでファーストデータレジスタ６３にデータを取
り込み、（Ｆ）信号９０のアサート時にファーストデー
タレジスタ６３のデータをホストへ出力する。（Ｆ）信
号９０は、ＩＯＲＤＮ８６を反転したものである。アド
レスカウントアップのタイミングは、ＩＯＲＤＮ８６の
立ち上がりのエッジを２０ＭＨｚのクロック７９で同期
し、図中の数字のタイミングで行なっている。

【００３３】次にマルチセクタ転送について述べる。マ
ルチセクタ転送はセクタ転送の繰り返しであり、転送の
方法は前述した１セクタの転送と同じである。ここで１
セクタ転送と１セクタ転送の間の物理セクタ番号の切り
換えは、以下のようにしている。その方法を図２２のハ
ードウェア構成図と図２３のタイミングチャートを用い
て説明する。マイコン７がセカンドファイルバンクレジ
スタ９１をポーリングし″ＦＦＦＦｈ″ならばマイコン
７がセカンドファイルバンクレジスタ９１へ物理セクタ
番号（本例では物理セクタ番号ｍ）をライトする。次
に、９ｂｉｔカウンタ６６にて５１２回カウントし、５
１２回目にリップル信号９２が出力される。このリップ
ル信号９２の立ち上がりでセカンドファイルバンクレジ
スタ９１の１６ｂｉｔのたれ流しデータである物理セク
タ番号をファーストファイルバンクレジスタ９３にラッ
チする。ラッチすると同時にＬＡ（４８）に出力する。
この方式により、５１１番地から０番地に変わるタイミ
ングでセクタ番号のセットができ、マルチ転送が可能と
なる。物理セクタ番号の切り換え後、カードコントロー
ラ９がセカンドファイルバンクレジスタ９１を物理セク
タ番号として割り付けられていないデータ”ＦＦＦＦ
ｈ”にセットし、マイコン７がこれをポーリングにより
確認すると次の物理セクタ番号（本例ではｎ）をセカン
ドファイルバンクレジスタ９１に書き込む。上記の処理
を複数セクタ分繰り返す。繰り返し回数は図１２に示す
セクタカウントレジスタ４６３に書かれたセクタ数をマ
イコンがリードし、それを図１４に示すマルチ転送サイ
ズレジスタ６９３にライトすることにより制御部で管理
している。なお、最初のセクタについては、セクタ転送
前処理でセカンドファイルバンクレジスタ９１に物理セ
クタ番号をライトし、セクタ転送起動レジスタセット時
に、セカンドファイルバンクレジスタ９１からファース
トファイルバンクレジスタ９３へ物理セクタ番号の転送
を行なっている。この後、自動的にセカンドファイルバ
ンクレジスタ９１を”ＦＦＦＦｈ”にセットするように
している。

【００３４】次にロング転送について述べる。転送方法
は、前述した１セクタのセクタ転送と同じである。但
し、セクタライト転送の場合にはホスト側からの２５６
ワード×１６ｂｉｔデータ入力後、８ｂｉｔのＥＣＣデ
ータが４バイト出力されると、カードコントローラでは
その間セクタ転送の終了を延長し、ＥＣＣデータの書き
込を行なうようにしている。また、セクタリード転送の
場合には、ホストへの２５６ワード×１６ｂｉｔデータ
の出力の後、セクタ転送の終了を延長し、カードコント
ローラより８ｂｉｔＥＣＣデータを４バイト生成し出力
する。

【００３５】次にローカルアドレス生成動作について説
明する。

【００３６】最初にセクタ転送時のローカルアドレス生
成動作について図２４と図２５のハードウェア構成図を
用いて述べる。まず物理セクタ番号の算出動作を図２４
を用いて述べる。ホストがシリンダ番号、ヘッド番号、
セクタ番号をレジスタ部４６内の各レジスタにライトす
る。次にマイコン７がこれら３つのデータをリードし解
析して論理セクタ番号に変換する。さらに、ローカルア
ドレス生成部４９内論理セクタテーブル設定レジスタ９
４に論理セクタ番号をライトした後、マイコンアドレス
マップ上の論理セクタテーブル９５をリードすることに
より、指定した論理セクタの物理セクタ番号がＰＳＲＡ
Ｍの論理セクタテーブル９５よりマイコン７に取り込ま
れる。なお、論理セクタテーブル９５とは、論理セクタ
番号に対応する物理セクタ番号が格納されているもので
ある。

【００３７】次の動作を図２５を用いて述べる。算出し
た物理セクタ番号をマイコン７がセカンドファイルバン
クレジスタ９１にライトする。その後転送開始時にセカ
ンドファイルバンクレジスタ９１の物理セクタ番号をフ
ァーストファイルバンクレジスタ９３にラッチし１５ｂ
ｉｔ（７８）を出力する。また、９ｂｉｔカウンタから
０〜５１１のシリアルアドレス９ｂｉｔ（６７）を出力
する。この１５ｂｉｔ（上位）７８と９ｂｉｔ（下位）
６７を合わせて２４ｂｉｔのローカルアドレスとし、こ
の上位４ｂｉｔを入力としてデコーダＢ５０でＭＡＳＫ
ＲＯＭーＣＥＮ８９、ＦＬＡＳＨーＣＥＮ８０を生成す
る。下位２０ｂｉｔは、ＬＡ０−１９として出力する。

【００３８】マイコンがローカルメモリをアクセスする
場合のローカルアドレス生成動作について、ファイルデ
ータのアクセスを例にして図２６のマイコンのアドレス
マップ、図２７のファイルエリアの物理アドレスマッ
プ、図２８のローカルアドレス生成手順を用いて述べ
る。本実施例では、図２６に示すマイコンメモリマップ
上のアドレスを指定することにより、５１２Ｂ（１セク
タ）のウインドウ９６を通して、図２７に示す１６ＭＢ
のＦＬＡＳＨ空間９７とＭＡＳＫＲＯＭ空間９８をアク
セスできるようにしている。具体的には、アクセスした
い物理セクタ番号を図２８のファーストファイルバンク
レジスタ９３にマイコンライトした後、図２６のマイコ
ンアドレスマップ上のファイルデータウインドウ９６を
マイコンリード／ライトすると、図２８に示すようにマ
イコンアドレス下位９ｂｉｔがローカルアドレスの下位
９ｂｉｔに（９９）、ファーストファイルバンクレジス
タの物理セクタ番号が上位アドレスに（１００）割り付
けられる。ＦＬＡＳＨーＣＥＮ８０、ＭＡＳＫＲＯＭー
ＣＥＮ９１については、上位４ｂｉｔをデコードして生
成した。以上の方式によりマイコンのアドレス空間より
広いファイルデータ空間のアクセスを可能とした。

【００３９】次に、制御テーブル内の論理セクタテーブ
ルのアクセスを例に図２６のマイコンのアドレスマッ
プ、図２９のＰＳＲＡＭの物理アドレスマップ、図３０
のローカルアドレス生成手順を用いて述べる。図２６に
示すメモリマップ上の論理セクタテーブルウインドウ１
０１のアドレスを指定することにより、２Ｂのウインド
ウを通して図２９に示すＰＳＲＡＭ内の６４ＫＢの論理
セクタテーブル９５をアクセスできるようにしている。
具体的には、論理セクタ番号を論理セクタテーブル設定
レジスタ９４にマイコンライトした後、マイコンアドレ
スマップ上の論理セクタテーブルウインドウ１０１をア
クセスすると、図３０に示すようにマイコンアドレス５
１の上位１５ｂｉｔからローカルアドレス上位３ｂｉｔ
（ＬＡ１６〜ＬＡ１８）を論理回路により０１１に設定
し（１０２）、最下位ｂｉｔをそのままローカルアドレ
スの最下位ｂｉｔに出力する（１０３）。さらに、ファ
ーストファイルバンクレジスタの下位１５ｂｉｔをスル
ーでローカルアドレスのＬＡ１〜ＬＡ１５に設定する
（１０４）。このようにしてＰＳＲＡＭへのローカルア
ドレスＬＡ０−１８を生成する。なお、他のテーブルに
ついては、物理セクタテーブル１０５、ブロックフラグ
テーブル１０６、ブロックステータステーブル１０７は
ファーストファイルバンクレジスタ９３を使用する。ま
た、ライトバッファ４はライトバッファバンクレジス
タ、ガーベイジバッファ５はガーベイジバッファバンク
レジスタを使用する。消去管理テーブル１０８はウイン
ドウの大きさと物理空間の大きさが等しいためバンクレ
ジスタを使用せず論理回路のみで上位アドレスを発生し
ている。

【００４０】次にデータバスの切り換え動作について図
３１のハードウェア構成図を用いて述べる。ＰＤ０−７
（６１）、ローカルデータバス６２の下位８ｂｉｔＬＤ
０−７は、それぞれ双方向バスでありこれをカードコン
トローラ内で入力バスと出力バスに分けている。ローカ
ルデータバス６２の上位８ｂｉｔＬＤ８−１５は上位バ
イト側のＭＡＳＫＲＯＭ１５専用の入力バスである。Ｔ
ＦＤＯ０−７、ＴＦＤＩ０−７はデータレジスタ部４５
及び、レジスタ部４６との出力、入力バスである。デー
タバス切り換え部４７で制御部５９で生成したコントロ
ール信号５５を用いバスの切り替えを行なっている。接
続する入力バス、出力バス及び、その接続条件をまとめ
て表８に示す。

【００４１】

【表８】

【００４２】次に制御テーブルの使用方法について説明
する。制御テーブルは、論理セクタテーブル、物理セク
タテーブル、消去管理テーブル、ブロックフラグテーブ
ル、ブロックステータステーブルの５つのテーブルから
構成されている。最初に、図３２を用いてＦＬＡＳＨセ
クタリード転送時の論理セクタテーブル９５の役割につ
いて述べる。論理セクタテーブル９５は、論理セクタ番
号に対応した物理セクタ番号が格納されている６４Ｋｂ
ｙｔｅのテーブルである。この格納されている物理セク
タ番号は物理セクタテーブル５のアドレスと一致してお
り、″１〜１６３８４″は有効セクタ、″ＦＦＦＦｈ″
は書き込可能セクタ、″０″は無効セクタと定義してい
る。ホストがシリンダ番号Ｌｏｗ（３１）及びＨｉｇｈ
（３２）レジスタにシリンダ番号を、ＳＤＨレジスタ３
３にヘッド番号を、セクタ番号レジスタ３０にセクタ番
号をライトする。この後ホストがコマンドをライトする
と、マイコン７がそれをリード／デコードし、論理セク
タ番号を算出する。この論理セクタ番号の示す論理セク
タテーブル９５の番地を参照し、その番地の物理セクタ
番号をカードコントローラのセカンドファイルバンクレ
ジスタ９１へマイコン７がライトする。セカンドファイ
ルバンクレジスタ９１からファーストファイルバンクレ
ジスタ９３に転送し、このファーストファイルバンクレ
ジスタ９３の物理セクタ番号をローカルアドレスの上位
１５ｂｉｔ７８とする。９ｂｉｔカウンタ６６にて下位
９ｂｉｔ６７を生成する。この下位９ｂｉｔ６７を５１
２回カウントすることにより、ＦＬＡＳＨ上の任意の１
セクタ分のデータをアクセスすることができる。

【００４３】次に、物理セクタテーブル１０５について
図３３を用いて説明する。物理セクタテーブル１０５
は、物理セクタ番号に対応した論理セクタ番号が格納さ
れている６４Ｋｂｙｔｅのテーブルである。この格納さ
れている論理セクタ番号は論理セクタテーブルのアドレ
スと一致しており、″１〜１６３８４″は有効セク
タ、″ＦＦＦＦｈ″は書き込可能セクタ、″０″は無効
セクタと定義している。このテーブルは、セクタライト
転送後の内部処理すなわちライトバッファからＦＬＡＳ
Ｈへのライト時、書き込みポインタの指す物理セクタの
属するブロックについてガーベイジコレクションするか
どうかの判定に使用する。具体的にはそのブロックの物
理セクタテーブル１０５（本例では００４００Ｈから０
０４ＦＦｈ）をマイコン７が検索し、″０″が存在した
場合、すなわち無効セクタが存在した場合、ガーベイジ
コレクションを開始する。ここで言う書き込みポインタ
とは、書き込みを行なうＦＬＡＳＨの物理セクタを表示
するポインタのことであり、マイコン７で管理してい
る。ここで、ガーベイジコレクションについて図３４を
用いて説明する。マイコン７は、そのＦＬＡＳＨのブロ
ック（本例ではブロックｎ）中の有効セクタのデータの
みをコンデンスしながらガーベイジバッファ５へ転送す
る。その後、そのブロックをイレーズし、ガーベイジバ
ッファ５のデータを同ブロックにライトする。すなわ
ち、コンデンスしたデータをＦＬＡＳＨの同じブロック
にライトするという処理を行なう。この後、このコンデ
ンス処理に合わせて物理セクタテーブルと論理セクタテ
ーブルを更新する。物理セクタテーブルの更新は上記と
同じコンデンス処理が行なわれる。論理セクタテーブル
は、このコンデンスされた物理セクタテーブルをもとに
更新される。

【００４４】次に、消去管理テーブルについて図３６を
用いて説明する。消去管理テーブル１０８はＦＬＡＳＨ
の消去管理を行なう５１２Ｂのテーブルであり、ＦＬＡ
ＳＨのブロック毎の消去回数（０〜６５５３６）をＦＬ
ＡＳＨの物理ブロック番号の順番で格納している。本テ
ーブルでは、１チップ１６ブロックのチップを最大１６
チップまで実装可能であり、２５６ブロックまで対応可
能である。

【００４５】次に、ブロックフラグテーブルについて図
３５を用いて説明する。ブロックフラグテーブル１０６
はＦＬＡＳＨのブロックごとの書き込み可能状態を示す
２５６Ｂのテーブルであり、ＦＬＡＳＨの物理ブロック
番号の順番で格納している。本テーブルの内容である入
れ替え要求フラグ１０９、入れ替え済みフラグ１１０、
破壊フラグ１１１、満杯フラグ１１２について以下に説
明する。入れ替え要求フラグ１０９は、ブロックの消去
回数が、ｎ×１０００回（ｎは自然数）を越える毎にマ
イコンよりセットされ、電源投入時にマイコンがこのフ
ラグを見てそのブロックのデータと消去回数最小のブロ
ックのデータを入れ替える。このフラグは入れ替え処理
後クリアされる。入れ替え済みフラグ１１０は、この時
入れ替えの行なわれたブロックにセットされ、再度入れ
換え処理が行なわれないようにしている。このようにア
クセス頻度の高いデータと、低いデータを入れ替えるこ
とによりＦＬＡＳＨ内の消去回数の分散化を図ってい
る。破壊フラグ１１１は、消去管理テーブルを参照しイ
レーズ／ライトができなくなったブロックを破壊ブロッ
クとして″１″を立てる。満杯フラグ１１２は、ブロッ
クが有効セクタ及び無効セクタで一杯になり書き込み可
能セクタがなくなった場合に″１″を立てる。このフラ
グは、セクタライト転送後の内部処理に於て、書き込み
ポインタの指す物理セクタが属するブロックに書き込み
可能セクタがあるかどうかを見つけるのに使用する。こ
こでセクタライト転送後の内部処理のフローチャートを
図３７に示す。満杯フラグ１１２が″０″の場合（１１
３）、ＦＬＡＳＨの書き込み可能セクタにライトバッフ
ァのデータをライト（１１４）し、終了（１１５）す
る。満杯フラグが″１″（１１３）で破壊フラグが″
０″（１１６）で、そのブロック内にガーベイジ可能な
無効セクタがある（１１７）場合、ガーベイジコレクシ
ョン（１１８）後ライト（１１４）し、終了満杯フラグ
が″１″（１１３）で破壊フラグが″０″（１１６）
で、そのブロック内にガーベイジ可能な無効セクタがあ
る（１１７）場合、ガーベイジコレクション（１１８）
後ライト（１１４）し、終了（１１５）する。満杯フラ
グが″１″（１１３）で破壊フラグが″０″（１１６）
で、そのブロック内がすべて有効セクタである（１１
７）場合、書き込みポインタを次のブロックに進め（１
１９）て、内部処理をブロックフラグテーブルの参照
（１１３）からやり直す。破壊フラグが″１″（１１
６）の場合には、書き込みポインタを次のブロックに進
め（１１９）て、内部処理をブロックフラグテーブルの
参照（１１３）からやり直す。この分岐は、前述した物
理セクタテーブルの検索で行なう。

【００４６】次に、ブロックステータステーブル１０７
について図３８を用いて説明する。本テーブルは、ＦＬ
ＡＳＨのブロック毎の書き込セクタ数がＦＬＡＳＨの物
理ブロック番号の順番で格納されている２５６ｂｙｔｅ
のテーブルである。書き込セクタ数は、０〜１２８であ
り、１２８で満杯である。このテーブルのデータは複数
セクタで構成されるデータを同一ブロックに書き込む場
合どのブロックにどれだけの書き込み可能セクタが存在
するか調べる為に用いる。

【００４７】これらのインフォメーションテーブルの電
源遮断時の処理を図３９を用いて、電源投入時の処理を
図４０を用いて説明する。物理セクタテーブル１０５、
消去管理テーブル１０８、ブロックフラグテーブル１０
６は、ＰＳＲＡＭとＦＬＡＳＨ双方のエリアに存在する
テーブルであり、ＰＳＲＡＭ上のテーブルは非保存テー
ブルで随時更新されるが、ＦＬＡＳＨ上のテーブルは保
存用テーブルで電源遮断時のみ更新される。電源遮断時
は、ＰＳＲＡＭ上の物理セクタテーブル１０５、消去管
理テーブル１０８、ブロックフラグテーブル１０６のデ
ータをＦＬＡＳＨのエリアに保存する。電源投入時は、
ＦＬＡＳＨのエリアのこの３つのテーブルのデータをＰ
ＳＲＡＭ上にロードする。論理セクタテーブル９５は、
物理セクタテーブル１０５に書かれている論理セクタ番
号を基に物理セクタテーブル１０５のアドレスである物
理セクタ番号を順番に論理セクタテーブル９５へ書き込
み、テーブルを作成する。ブロックステータステーブル
１０７は、物理セクタテーブル１０５の書き込みセクタ
数をカウントし作成する。また、この時マイコンがブロ
ックフラグテーブル１０６に入れ替え要求フラグが立っ
ている事を確認した場合には、その時点でブロックの入
れ替え処理を開始する。電源投入後は、ＰＳＲＡＭ上の
テーブルの更新を随時行なう。

【００４８】次に本実施例の動作をシーケンスフローを
用いて説明する。電源投入時のシーケンスフローを図４
１を用いて述べる。カードコントローラに電源が投入さ
れると、カード内パワーオンリセットＩＣ１１でリセッ
ト信号（ＲＥＳＮ）１９を作り、カードコントローラと
マイコンに入力する。するとカードコントローラは内部
のレジスタを初期値に設定するリセットをハードウエア
で行ない、ホストへの割り込み信号（ＩＲＥＱＮ）をア
サートする（１２０）。これは電源投入時に、ホストが
アトリビュート情報４２をリードするまでは、メモリカ
ードインターフェイスとなるためメモリカードのＲＥＡ
ＤＹ／ＢＵＳＹＮ表示信号に相当するＩＲＥＱＮをアサ
ートし、ＢＵＳＹ表示にしてマイコンの初期値設定が完
了するまで、ホスト側よりアクセスされないようにする
ためである。マイコンは、本発明品の初期値設定（１２
１）が完了すると、カードコントローラ内ＩＲＥＱレジ
スタに”０”をライト（１２２）することにより、ＩＲ
ＥＱＮをネゲートする（１２３）。ホストは、このＲＥ
ＡＤＹ表示を受けてアトリビュート情報４２をリード
（１２４）しカード属性を確認後、本カードをＩ／Ｏカ
ードとして使用できる。 電源遮断時のシーケンスフロ
ーを図４２を用いて述べる。電源遮断の際、ホストはコ
ンフィギュレーションステータスレジスタのｂｉｔ２に
１をライトする（１２５）。それを受けたカードコント
ローラは、ピンリプレースメントレジスタのｂｉｔ５を
クリア（１２６）した後、マイコンに割り込み信号（Ｉ
ＲＱ０Ｎ）を送る。それを受けたマイコンは現在実行し
ている処理が終了した後、保存テーブルの格納などの電
源遮断時処理を行なう（１２７）。この処理が終了した
ら、マイコンがカードコントローラ内のピンリプレース
メントレジスタのｂｉｔ５をセットする（１２８）。ホ
ストはこの間ピンリプレースメントレジスタをポーリン
グしｂｉｔ５が１になったら（１２９）、ホスト側で電
源ＯＦＦを行なうプロトコルとしている。

【００４９】セクタ転送前処理のシーケンスフローを図
４３を用いて述べる。ホストが、シリンダ番号、ヘッド
番号、セクタ番号を各レジスタにライト（１３０）し、
コマンドレジスタにコマンドをライトする（１３１）。
次にカードコントローラがこのコマンドを解析し、その
要因を割り込み要因レジスタにライトしマイコンに割り
込み信号（ＩＲＱ２Ｎ）を送る（１３２）。これを受け
たマイコンが割り込み要因レジスタをリード（１３３）
しセクタ転送と認識し、コマンドレジスタをリード（１
３４）して、その内容を解析する。その後マイコンがセ
クタ番号レジスタの論理セクタ番号をリードし、論理セ
クタテーブル設定レジスタにライトする。次にマイコン
がメモリアドレス空間のＥ１００番地をアクセスする
と、ＰＳＲＡＭの論理セクタテーブルから物理セクタ番
号がリード（１３５）され、セクタリード時は、これを
セカンドファイルバンクレジスタにライトする（１３
６）。またセクタライト時はセクタバッファのセクタ番
号をセカンドファイルバンクレジスタにライトする（１
３６）。次にマイコンがセクタ転送コントロールレジス
タにセクタ転送の種類が何であるかを設定し（１３
７）、そしてＩＲＥＱレジスタに″１″をライト（１３
８）し、これを受けカードコントローラはホストへの割
り込み信号（ＩＲＥＱＮ）をアサートする（１３９）。
次にマイコンがセクタ転送起動レジスタをセットする
（１４０）。するとセカンドファイルバンクレジスタの
データ（物理セクタ番号）をファーストファイルバンク
レジスタにライトし、ステータスレジスタのｂｉｔ３に
１をライトする（１４１）。割り込み信号を受けたホス
トはステータスレジスタをポーリングし、ｂｉｔ３のデ
ータ転送要求ビットが１の場合セクタ転送を開始する
（１４２）。カードコントローラは、ステータスレジス
タのリードを受けてＩＲＥＱＮをネゲートする（１４
３）。

【００５０】セクタ転送中のシーケンスフローを図４
４、図４５、図４６を用いて述べる。まず、図４４のＦ
ＬＡＳＨセクタリード転送、について述べる。ＦＬＡＳ
Ｈメモリから８ｂｉｔデータを下位側（１４４）、上位
側（１４５）の順に出力し、これをカードコントローラ
内のデータレジスタ部でラッチ（１４６）し、ホストが
データレジスタをリードする（１４７）時に１６ｂｉｔ
のデータを出力できるようにしておく。この動作を１セ
クタ分２５６回繰り返す。次に図４５のＭＡＳＫＲＯＭ
セクタリード転送について述べる。ＭＡＳＫＲＯＭから
出力した１６ｂｉｔのデータ（１４８）をカードコント
ローラ内のデータレジスタ部でラッチ（１４９）し、ホ
ストがデータレジスタをリードする（１５０）時に１６
ｂｉｔのデータを出力できるようにしておく。この動作
を１セクタ分２５６回繰り返す。次に図４６のＰＳＲＡ
Ｍへのセクタライト転送について述べる。ホストがデー
タレジスタに１６ｂｉｔのデータをライト（１５１）す
ると、カードコントローラ内データレジスタ部にラッチ
される（１５２）。このライトされた１６ｂｉｔのう
ち、まず下位８ｂｉｔをＰＳＲＡＭにライト（１５３）
し、次に上位８ｂｉｔをＰＳＲＡＭにライトする（１５
４）。この動作を１セクタ分２５６回繰り返す。なお、
マルチ転送時には、これらの処理を複数セクタ分連続し
て行なう。

【００５１】セクタ転送終了処理のシーケンスフローを
図４７を用いて述べる。２５６回目のデータレジスタの
リード／ライト（１５５）がきたらセクタ転送終了なの
でカードコントローラは、セクタ転送起動レジスタをク
リア（１５６）しステータスレジスタのｂｉｔ３（デー
タ転送要求ｂｉｔ）をクリアする（１５７）。その後割
り込み要因レジスタのｂｉｔ６をセット（１５８）し
て、マイコンに割り込み信号（ＩＲＱ２Ｎ）を出力す
る。これを受けたマイコンは、割り込み要因レジスタを
リード（１５９）しセクタ転送終了と認識し、カードコ
ントローラ内のＩＲＥＱレジスタをセットする（１６
０）。すると、カードコントローラからホストへ割り込
み信号（ＩＲＥＱＮ）が送られ、ホストがステータスレ
ジスタをリードする。ホストがステータスレジスタのｂ
ｉｔ３の”０”を見てセクタ転送が終了したことを認識
する（１６１）。このステータスレジスタのリードを受
けてカードコントローラをネゲートする（１６２）。

【００５２】セクタライト転送終了後の内部処理シーケ
ンスフローを図４８を用いて述べる。マイコンがブロッ
クフラグテーブルをリード（１６３）して、書き込みポ
インタの指す物理セクタ番号のブロックの状態を見る。
このフラグには、破壊フラグ、満杯フラグ、入れ替え要
求フラグ、入れ替え済フラグが格納されており、破壊ブ
ロックあるいは、入れ替え済ブロックならば、書き込み
ポインタ（物理セクタ番号の上位７ｂｉｔ）を更新して
書き込可能ブロックの検索（１６４）を行なう。満杯ブ
ロックで、全て有効セクタの場合、ブロックポインタを
更新し、書き込可能ブロックの検索（１６４）を行な
う。満杯ブロックで無効セクタがある場合は、ガーベイ
ジコレクション（１１８）を行なう。そして、どのフラ
グもセットされてなく書き込み可能セクタがある場合及
び、ガーベイジコレクション終了後の場合は、以下の動
作を行なう。まず、マイコンが１セクタ分のデータが格
納されているセクタバッファのセクタ番号をライトバッ
ファバンクレジスタにライト（１６５）し、ファースト
ファイルバンクレジスタに書き込みポインタの差す物理
セクタ番号をライトする（１６６）。次にマイコンがセ
クタバッファから、１バイトのデータをリード（１６
７）し、ＦＬＡＳＨにそれをライトする（１６８）。こ
の動作を５１２回（５１２Ｂ＝１セクタ分）行なう。そ
の後、物理セクタテーブル、論理セクタテーブル、ブロ
ックステータステーブルの更新を行なう。マルチセクタ
ライトの場合は、以上全ての動作を繰り返す。

【００５３】ガーベイジコレクションのシーケンスフロ
ーを図４９を用いて述べる。マイコンが１セクタ分のデ
ータが格納されているセクタバッファのセクタ番号をガ
ーベイジバッファバンクレジスタにライトする（１６
９）。次にブロック内の有効セクタのデータをガーベイ
ジバッファへ１バイトずつ転送し、１セクタ分（５１２
Ｂ）全て行なう（１７０）。この動作をブロック内の有
効セクタ全てについて行なう。次にこのブロックのＦＬ
ＡＳＨ内データを消去（１７１）し、ブロック消去回数
管理テーブルを更新する（１７２）。その後、ガーベイ
ジバッファのデータをＦＬＡＳＨに書き込み（１７
３）、物理セクタテーブル、論理セクタテーブル、ステ
ータステーブルの更新を行なう（１７４）。この後、図
４８のセクタライト終了後の内部処理の２（１６５）に
戻り、ライトバッファ上の現セクタのライトデータをＦ
ＬＡＳＨに書き込む。

【００５４】次にＰＳＲＡＭのリフレッシュ方法につい
て述べる。最初に図５０によりＰＳＲＡＭのリフレッシ
ュとその他のメモリ動作とのア−ビトレ−ションの概略
を述べる。図５０には、カードコントローラ９に含まれ
る制御部５９内にある、本ア−ビトレ−ションを行う論
理ブロックの構成図が示してある。この論理ブロック
は、２つの異なる装置で分周された２つの同周波数のク
ロックの位相が同相か逆相かを判別する同相判別回路１
７５と、ＰＳＲＡＭのリフレッシュの回数とリフレッシ
ュが開始してからの経過時間を計測する２つのカウンタ
からなるリフレッシュ制御用カウンタ１７６と、ＰＳＲ
ＡＭのリフレッシュリクエスト信号１７７を発生するリ
フレッシュリクエスト信号発生部１７８と、ＰＳＲＡＭ
への制御信号１７９およびマイコンへのバスサイクル延
長信号１８０を発生するＰＳＲＡＭアクセス信号発生部
１８１から構成される。リフレッシュリクエスト信号発
生部１７８と、ＰＳＲＡＭアクセス信号発生部１８１と
は、リフレッシュ制御信号出力手段を構成する。

【００５５】まず、ＰＳＲＡＭが書き込み、読み出しさ
れていないときの基本動作について述べる。ブロック１
７８では、パワ−オンリセットのネゲ−トと同時にリフ
レッシュリクエスト信号１７７をブロック１８１に出力
し始める。ブロック１８１ではその信号を受けて、ＰＳ
ＲＡＭにリフレッシュ用制御信号１７９を出力する。ブ
ロック１７６ではそのリフレッシュ回数とリフレッシュ
開始からの経過時間を計測していて、リフレッシュ回数
がある一定回数に達したらリフレッシュストップ信号１
８２をブロック１７８に出力することにより、ＰＳＲＡ
Ｍの消費電力を抑えている。その信号を受けて、ブロッ
ク１７８ではリフレッシュリクエスト信号１７７の出力
を停止し、その結果ブロック１８１からのＰＳＲＡＭリ
フレッシュ用制御信号１７９は停止する。その後、時間
が経過して、リフレッシュ開始からの経過時間がある一
定時間に達すると、ブロック１７６ではリフレッシュス
トップ信号１８２の出力を停止する。ブロック１７８で
はリフレッシュリクエスト信号１７７の出力を再開し、
同時にブロック１８１からのＰＳＲＡＭリフレッシュ用
制御信号の出力も再開する。次に、ＰＳＲＡＭリフレッ
シュ中にＰＳＲＡＭとのセクタ転送が始まった場合の動
作について述べる。セクタ転送時にＰＳＲＡＭのリフレ
ッシュを行うとシステムバスのデ−タ転送性能が落ち
る。そこで、この時ブロック１７８はリフレッシュリク
エスト信号１７７の出力を停止し、その結果ブロック１
８１からのＰＳＲＡＭリフレッシュ用制御信号１７９は
停止する。セクタ転送終了後、ブロック１７８はリフレ
ッシュリクエスト信号１７７の出力を再開し、ブロック
１８１はＰＳＲＡＭリフレッシュ用制御信号の出力を再
開する。

【００５６】次に、ＰＳＲＡＭリフレッシュ中にマイコ
ンからＰＳＲＡＭへの書き込みまたは読み出しが行われ
た場合の動作について述べる。ＰＳＲＡＭのリフレッシ
ュと、マイコンからのＰＳＲＡＭの書き込みまたは読み
出しは、マイコンのバスサイクルを延長することによっ
て同じバスサイクルで行う。ところでパワ−オンリセッ
ト時に、マイコンの１０φのクロック出力と、リフレッ
シュ制御信号１７９を作成するシステムクロックを分周
した１０φのクロックは、位相がずれることがある。こ
のため、何クロック延長するかは、書き込みまたは読み
出し制御信号とリフレッシュ制御信号１７９のタイミン
グ関係と、クロックの位相ずれを考慮して行う必要があ
る。したがって、マイコンからＰＳＲＡＭにアクセスが
あったときは、ブロック１７５がクロックの位相ずれを
判別してブロック１８１に情報を伝えた後、ブロック１
８１が、ＰＳＲＡＭの書き込みまたは読み出しとリフレ
ッシュの制御信号と、マイコンのバスサイクルを延長す
るウエイト信号（ＷＡＩＴＮ）１８０を出力する。

【００５７】次に、各ブロックの動作の詳細について述
べる。なお本例では、ＰＳＲＡＭは、そのリフレッシュ
サイクルが２０４８回／３２ｍｓのデバイスを使用し
た。図５１にブロック１７６の論理図を示す。図の上半
分がリフレッシュ開始からの経過時間を計測する計数手
段であるカウンタ１８３（以下時間カウンタという）、
下半分が、時間計測手段であるリフレッシュ回数のカウ
ンタ１８４（以下回数カウンタという）であり、各々４
ビットと３ビットカウンタを数段直列接続することによ
り構成されている。また、初段のカウンタは、２段目以
降とは内部の論理が異なっているので、それぞれＴＹＰ
Ｅ−Ａ（１８５）、ＴＹＰＥ−Ｂ（１８６）として後で
説明する。この２種類のカウンタを図５２を用いて説明
する。まず、回数カウンタ１８４を説明する。これは１
１ビットカウンタで、リフレッシュリクエスト信号が入
力される度にカウントアップし、２の１１乗＝２０４８
回入力されるとリフレッシュストップ信号１８２を出力
する。出力されたリフレッシュストップ信号１８２は、
ブロック１７８に入力されてリフレッシュリクエスト信
号１７７の出力を停止するので、回数カウンタ１８４は
２０４７で停止する。次に、時間カウンタ１８３を説明
する。これは１７ビットカウンタで、５φのクロックで
カウントアップし、２００ｎｓ×２＝約２６ｍｓごとに
リップルを発生する（この値は、上式の型で表現できる
３２ｍｓ以下で一番大きい値である。）。このリップル
は回数カウンタ１８４のクリア端子と、リフレッシュス
トップ信号１８２を保持しているＲＳ型ラッチのセット
端子に入力されるため、回数カウンタ１８４はクリアさ
れ、リフレッシュストップ信号１８２の出力は停止す
る。リフレッシュストップ信号１８２が停止すると、ブ
ロック１７８はリフレッシュリクエスト信号の出力を再
開し、その結果、回数カウンタ１８４は２０４８回のカ
ウントアップを始める。次に、ＴＹＰＥ−Ａ（１８５）
とＴＹＰＥ−Ｂ（１８６）について説明する。図５３、
図５４に各々のリプル発生部分の論理図とタイムチャ−
トを示す。各々４ビットのカウンタを例にしている。Ｔ
ＹＰＥ−Ａ（１８５）のタイムチャ−トは、各ビットの
値が１１１１から００００に変化するときの状態の変化
を示している。また、ＴＹＰＥ−Ｂ（１８６）のタイム
チャ−トは、各ビットの値が１１１０から１１１１に変
化するときの状態の変化と、各ビットの値が１１１１か
ら００００に変化するときの状態の変化を示している。
まず、ＴＹＰＥ−Ａ（１８５）から説明する。ＴＹＰＥ
−Ａ（１８５）は、図５３のように出力イネ−ブルＥＴ
Ｎ、ＥＰＮがグラウンドに接続されているので、クロッ
クの立上りエッジでカウントアップする。また、端子Ｒ
ＣＮには各ビットの論理積が反転して伝わるので、リッ
プルはすべてのビットが１になる度出力される。次に、
ＴＹＰＥ−Ｂ（１８６）を説明する。ＴＹＰＥ−Ｂ（１
８６）は図５４のように個々のカウンタをカスケ−ド接
続するためにＴＹＰＥ−Ａを改良したものである。ＴＹ
ＰＥ−Ａを用いカスケ−ド接続した場合、１１１０から
１１１１へのカウントアップのＥＰＮ入力の立上りエッ
ジでＲＣＮにハザ−ドが出てしまう。その改善として、
ＲＣＮを５φの正クロックで同期し、その信号とＥＰＮ
との論理積をＲＣＮとしたのがＴＹＰＥ−Ｂ（１８６）
である。ＴＹＰＥ−Ｂ（１８６）は、出力イネ−ブルＥ
ＴＮはグラウンドに接続されているが、ＥＰＮは前段の
リップルを入力としているので、前段からのリップルが
入力された時にカウントアップされる。また、端子ＲＣ
Ｎの出力は、すべてのビットが１になったときにだけ、
図中ｎｏｄｅＢ、ｎｏｄｅＣの出力が次々Ｌｏｗとな
り、前段から入力されたリップルをスル−で次段に伝え
ている。これにより、すべてのビットが１の時以外の次
段へのリップルの出力は完全にマスクされる。

【００５８】続いて、ブロック１７８の動作を説明す
る。図５５にブロック１７８の論理図とタイムチャ−ト
を示す。まず、マイコンＰＳＲＡＭアクセス信号１８７
（図１０に示す制御部５９が出力する）、リフレッシュ
ストップ信号１８２、ＰＳＲＡＭセクタ転送中信号１８
８（図１０に示す制御部５９が出力する）がすべてネゲ
−トしている場合を考える。この状態のとき、このブロ
ックでは２０φと５φの２つのクロックで作成したｎｏ
ｄｅＤのパルス（実際には、ｎｏｄｅＧのパルス）でＲ
Ｓ型ラッチをセットし、同様に２つのクロックで作成し
たｎｏｄｅＥのパルスでＲＳ型ラッチをリセットするこ
とにより周期的にリフレッシュリクエスト信号１７７を
発生している（図５５タイムチャ−トのＡ部分）。この
状態でこの信号がブロック１７６、ブロック１８１に２
０４８回出力されると、ブロック１７６がリフレッシュ
ストップ信号１８２をアサ−トし、ｇａｔｅＢによりリ
フレッシュリクエスト信号１７７がネゲ−トされる。そ
して、時間計測カウンタ１８３の開始から２６ｍｓ後、
ブロック１７６のリフレッシュストップ信号１８２がネ
ゲ−トし、再度、リフレッシュリクエスト信号１７７の
アサ−トが始まる。以上がこのブロックの主動作であ
る。次に、マイコンＰＳＲＡＭアクセス信号、リフレッ
シュストップ信号１８２、ＰＳＲＡＭのセクタ転送信号
のうちどれか一つがアサ−トしてリフレッシュリクエス
ト信号１７７がマスクされる場合の動作について述べ
る。まず、ＰＳＲＡＭのセクタ転送中は、ｇａｔｅＢに
よりリフレッシュリクエスト信号１７７がマスクされ
る。次にマイコンがＰＳＲＡＭをアクセスしているとき
は、ｇａｔｅＡによりｎｏｄｅＧがネゲ−トしリフレッ
シュリクエスト信号１７７がマスクされる。さらに、マ
イコンがＰＳＲＡＭをアクセスしていないかどうかをｎ
ｏｄｅＥの信号をクロックとして検出することにより、
リフレッシュリクエスト信号１７７をマスクして、マイ
コンのＰＳＲＡＭアクセス中にリフレッシュサイクルが
発生しないようにしている（図５５タイムチャ−トのＢ
部分）。次に、ブロック１７５の動作を説明する。図５
６にブロック１７５の論理図を示す。このブロックでは
マイコンで分周した１０φクロックＣＬＫＭＣ（１０
φ）１８７と、システムで分周した１０φクロックＣＬ
ＫＳＹＳ（１０φ）１８８が同相か逆相かを判別し、そ
の結果を２つの端子に同相判別信号１８９として出力し
ている。この判定はマイコンがＰＳＲＡＭをアクセスし
ているときにだけ必要なので、この信号はマイコンのア
ドレスストロ−ブ信号（ＡＳＮ）をクロックとして作成
している。最後に、ブロック１８１の動作を説明する。
本ブロックではブロック１７５、ブロック１７８からの
信号をもとに、ＰＳＲＡＭの制御信号１７９（ＣＥＮ、
ＯＥＮ、ＷＥＮ）と、ウエイト信号１８０を作成してい
る。上で述べたように、ＰＳＲＡＭリフレッシュはマイ
コンのＰＳＲＡＭアクセスによりマスクされるが、マス
クされる直前のリフレッシュはマイコンのバスサイクル
で同時に行わなければならない。ここでは、その場合の
マイコンのＰＳＲＡＭアクセスとＰＳＲＡＭリフレッシ
ュのア−ビトレ−ションについて説明する。図５７、図
５８にマイコン制御信号（ＡＳＮ、ＲＣＮ、ＷＣＮ）と
ＰＳＲＡＭ制御信号１７９のア−ビトレ−ションを行っ
たタイムチャ−トを示す。動作は図のように４通りあ
る。図５７のようにＣＬＫＭＣ（１０φ）１８７とＣＬ
ＫＳＹＳ（１０φ）１８８が同相の場合は、マイコンが
ＰＳＲＡＭをリ−ドするときだけ１ウエイト必要であ
る。これに対し、図５８のようにＣＬＫＭＣ（１０φ）
１８７とＣＬＫＳＹＳ（１０φ）１８８が逆相の場合
は、マイコンがＰＳＲＡＭをアクセスしたなら、少なく
とも１ウエイト必要である。以上のようにしてマイコン
のＰＳＲＡＭアクセスとリフレッシュを同バスサイクル
で行うようしている。

【００５９】次にカードコントローラから出力する割り
込み信号の動作について図５９のハードウエア構成を用
いて説明する。本カードコントローラにはＩＲＱ０Ｎ
（２８９）、ＩＲＱ１Ｎ（１９０）、ＩＲＱ２Ｎ（１９
１）、ＩＲＥＱＮ（１９２）の４つの割り込み信号があ
る。ＩＲＱ０Ｎ（２８９）はマイコン７に電源遮断時の
処理を行なわせるためのものである。具体的にはホスト
がカードコントローラ９内のコンフィギュレーションス
テータスレジスタのｂｉｔ２（パワーダウンビット）
に″１″をライトしたらアサートするようにしている。
ＩＲＱ１Ｎ（１９０）はハードリセット時、マイコン７
に初期値設定処理を行なわせるためのものである。具体
的にはホストのハードリセット信号（ＲＥＳＥＴ）１９
４を受けるとアサートするようにしている。ＩＲＱ２Ｎ
（１９１）は、ソフトリセット時にマイコンに初期値設
定処理を行なわせるためと、コマンドライト時にマイコ
ン７にコマンドライト時の処理を行なわせるためと、セ
クタ転送終了をマイコン７に知らせセクタ転送終了処理
と終了後の内部処理を行なわせるためのものである。具
体的には、ＩＲＱ２Ｎ（１９１）は、ソフトリセット時
にホストがカードコントローラ９内のデジタルアウトプ
ットレジスタのｂｉｔ２に″１″をライトした時、ホス
トがコマンドレジスタにコマンドライトした時、セクタ
転送の終了を制御信号生成部７０のセクタ転送終了カウ
ンタ１９３が検出した時にアサートするようにしてい
る。なおこの際、この３つの割り込み要因をマイコンが
判別できるように、カードコントローラ内の割り込み要
因レジスタ（割込み要因記憶手段）２８９０にこの要因
内容をセットしている。ＩＲＥＱＮ（１９２）は、コマ
ンドライト時のマイコン処理が完了した場合とセクタ転
送が終了しマイコン７による転送終了処理が完了した場
合にホストに出力する割り込みである。具体的にはマイ
コン７がＩＲＥＱセットレジスタに″１″をセットする
ことによりアサートする。なおＩＲＥＱＮ（１９２）は
電源投入時、パワーオンリセットＩＣからのＲＥＳＮ１
９を受けてアサートされるが、これは初期設定中のＢＵ
ＳＹ表示である。ＩＲＥＱＮ（１９２）送出動作の詳細
については各シーケンスフローの説明部で述べているの
でここでは省略する。

【００６０】次にパワーオンリセット、ハードリセッ
ト、ソフトリセットの３つリセット動作について図６０
のハードウェア構成図を用い説明する。最初にパワーオ
ンリセット動作について述べる。電源投入時、ホスト側
の電源を投入すると、本発明品内のパワーオンリセット
ＩＣでＶｃｃの立ち上がりを検出し、カードコントロー
ラ９とマイコン７にリセット信号（ＲＥＳＮ）１９を送
る。カードコントローラ９は、ＲＥＳＮ１９を受けて内
部のレジスタを初期値に設定する。マイコン７はＲＥＳ
Ｎ１９を受けて、内部レジスタの初期値設定及び、本発
明品の初期設定処理を行なう。ハードリセットは、ホス
トがハードリセット信号（ＲＥＳＥＴ）１９４を本発明
品のカードコントローラ９内制御部５９に送出すること
により行なわれる。カードコントローラ９内制御部５９
は、ＲＥＳＥＴを受けて割り込み信号（ＩＲＱ１Ｎ）１
９０をマイコンに送り、マイコンはこれを受けて初期設
定処理を行なう。ソフトリセットは、ホストがカードコ
ントローラ内のデジタルアウトプットレジスタのｂｉｔ
３に″１″をライトすることにより行なわれる。ｂｉｔ
３に″１″がセットされると、制御部は割り込み信号
（ＩＲＱ２Ｎ）１９１をマイコン７に送り、マイコン７
はこの信号を受けた後、割り込み要因レジスタを解析し
ソフトリセットとして識別した後に、初期設定処理を行
なう。

【００６１】次にＦＬＡＳＨメモリ及び、ＭＡＳＫＲＯ
Ｍの実装容量を設定するＭＣＣピンの動作について図６
１を用いて述べる。カードコントローラのＭＣＣ０ピン
２３、ＭＣＣ１ピン２２、ＭＣＣ２ピン２１、ＭＣＣ３
ピン２０を表９の実装容量に応じてＶｃｃまたはＧＮＤ
に固定しておく。

【００６２】

【表９】

【００６３】電源立ち上げ時にメモリサイズレジスタ１
９５をマイコン７がリードすることにより、本発明品の
ＦＬＡＳＨ及びＭＡＳＫＲＯＭの実装容量を算出する。
このメモリサイズレジスタ１９５は８ｂｉｔのレジスタ
であり、ＭＣＣ０〜ＭＣＣ３の値がｂｉｔ０〜ｂｉｔ３
に対応している。ｂｉｔ４〜ｂｉｔ７までの４ビットは
未使用である。ＭＣＣピンの設定について具体的に説明
する。ＭＣＣ３ピン２０、ＭＣＣ２ピン２１でＦＬＡＳ
Ｈの実装容量を４ＭＢ、６ＭＢ、８ＭＢに設定できる。
本実施例では１ＭＷ×８ｂｉｔのＦＬＡＳＨを使用した
ため、それぞれ４個、６個、８個実装に相当する。ＭＣ
Ｃ１ピン２２、ＭＣＣ０ピン２３でＭＡＳＫＲＯＭの実
装容量を４ＭＢ、６ＭＢ、８ＭＢに設定できる。本実施
例では、４ＭＢ時５１２ＫＷ×８ｂｉｔのＭＡＳＫＲＯ
Ｍを８個、６ＭＢ、８ＭＢ時１ＭＷ×８ｂｉｔのＭＡＳ
ＫＲＯＭをそれぞれ６個と８個使用するようしたため、
ＭＣＣ１ピン２２、ＭＣＣ０ピン２３の値でＭＡＳＫＲ
ＯＭーＣＥＮデコーダ１９６のデコードアドレス（ロー
カルアドレスの上位アドレス）を切り換えるようにし
た。

【００６４】次に破壊ブロックの判定について説明す
る。本実施例では、ＰＳＲＡＭのライトバッファエリア
に一時書き込まれたセクタ単位のデ−タをＦＬＡＳＨメ
モリのファイルエリアに格納するときに、ＦＬＡＳＨメ
モリのライト、イレ−ズの上限時間を監視することによ
り不良ブロックを検出し破壊ブロックとして登録してい
る。以下、その方法を説明する。なお、計測はマイコン
がＦＬＡＳＨメモリイレ−ズまたはライトのコマンドを
発行したときを始まりとする。最初に、ＦＬＡＳＨメモ
リ消去時間監視による方法を説明する。図６２にそのフ
ロ−を示す。初期設定としてＴＣ、ＰＣをクリア、ＥＰ
Ｇをセットする（１９７）。マイコンの１６ビットタイ
マを使用して１００ｍｓ毎にアウトプットコンペアフラ
グＡをセットし、マイコン内で割込みを発生する（１９
８）。マイコンは、アウトプットコンペアフラグＡをク
リア（１９９）した後、ポ−リングカウンタを１インク
リメントする（２００）。ポ−リングカウンタが５にな
ったところ（２０１）で、マイコンはＦＬＡＳＨメモリ
のステ−タスレジスタをリ−ドする（２０２）。（つま
り５００ｍｓ毎に行う。）消去が完了していた（２０
３）場合は、不良ブロックではなかったので消去中フラ
グを解除（２０４）して本ル−チンは終了する。もし消
去が完了していなかった（２０３）場合は、タイムアウ
トカウンタを１インクリメントする（２０５）。ここで
タイムアウトカウンタが４０でなければ（２０６）何も
しない。タイムアウトカウンタが４０だった（２０６）
場合、これは未消去状態が５００ｍｓ×４０＝２０ｓ続
いたということであり、破壊ブロックとして登録（２０
７）した後、本ル−チンを終了する。なぜなら、ＦＬＡ
ＳＨメモリのブロック単位の消去時間はＭＡＸ１０ｓで
ある。

【００６５】次に、ＦＬＡＳＨメモリ書き込み時間監視
による方法を説明する。図６３にそのフロ−を示す。初
期設定としてＴＣをクリアし、ＷＦＧをセットする（２
０８）。マイコンの８ビットタイマを使用して１０．４
μｓ毎にコンペアマッチフラグＡをセットし、マイコン
内で割込みを発生する（２０９）。マイコンは、コンペ
アマッチフラグＡをクリア（２１０）した後、ＦＬＡＳ
Ｈメモリのステ−タスレジスタをリ−ドする（２１
１）。書き込みが完了していた（２１２）場合は、不良
ブロックではなかったので書き込み中フラグを解除（２
１３）して本ル−チンは終了する。もし書き込みが終了
していなかった（２１２）場合は、タイムアウトカウン
タを１インクリメントする（２１４）。ここでタイムア
ウトカウンタが４０でなければ（２１５）何もしない。
タイムアウトカウンタが４０だった（２１５）場合、こ
れは未書き込み状態が１０．４μｓ×４０＝４１６μｓ
続いたということであり、破壊ブロックとして登録（２
１６）した後、本ル−チンを終了する。なお、上記で示
した時間監視では定期的に割込みを発生させる方式の例
を示したが、割込み処理に時間がかかりライトの性能に
影響を及ぼすようならば、ＦＬＡＳＨメモリのステ−タ
スレジスタをポ−リングして単に書き込みあるいは消去
終了を判別するル−チンにする方式でも良い。

【００６６】次にセクタ転送タイムアウト判定について
説明する。本実施例では、セクタ転送時、マイコンによ
り転送開始からの時間を計測し、ある一定時間経過して
もなお転送が終了しない場合にはタイムアウトエラ−と
してシステムに異常を伝えている。なお、計測は、マイ
コンがセクタ転送起動レジスタに１をライトしたときを
転送の始まりとして行っている。以下、その方法を説明
する。図６４にそのフロ−を示す。初期設定としてＴＣ
クリア（２１７）。マイコンの８ビットタイマを使用し
て１００μｓ毎にコンペアマッチフラグＡをセットし、
マイコン内で割込みを発生する（２１８）。マイコンは
コンペアマッチフラグＡをクリア（２１９）した後、セ
クタ転送中フラグ（このフラグは、セクタ転送が終了し
てカ−ドコントロ−ラからマイコンに割込み信号ＩＲＱ
２Ｎが入った後、割込み要因レジスタをリ−ドしてセク
タ転送の終了を確認するとセットされる。）をリ−ドす
る（２２０）。転送が完了していた（２２１）場合は、
本ル−チンは終了する。もし転送が完了していなかった
（２２１）場合は、タイムアウトカウンタを１インクリ
メントする（２２２）。ここでタイムアウトカウンタが
１０でなければ（２２３）何もしない。タイムアウトカ
ウンタが１０だった（２２３）場合、これはセクタ転送
が１００μｓ×１０＝１ｍｓ続いているということであ
り、セクタ転送タイムアウトエラ−フラグをセット（２
２４）し、本ル−チンを終了する。もちろん、マルチセ
クタ転送時は、その連続セクタ数を考慮して上記ル−チ
ンを作成している。

【００６７】次にオートパワーオフについて説明する。
本実施例では、システム側からアクセスされず、かつ本
発明品内で処理を行っていない時間を計測して、その時
間が一定時間を越えた場合、マイコンをソフトウェアス
タンバイモ−ドに、またＦＬＡＳＨメモリをディ−プパ
ワ−ダウンモ−ドにして消費電力を低減している。以下
その方法について述べる。図６５にそのフロ−を示す。
初期設定としてＴＣをクリアする（２２５）。マイコン
の１６ビットタイマを使用して１００ｍｓ毎にアウトプ
ットコンペアフラグＡをセットし、マイコン内で割込み
を発生する（２２６）。マイコンはアウトプットコンペ
アフラグＡをクリア（２２７）した後、タイムアウトカ
ウンタを１インクリメントする（２２８）。（ただし、
タイムアウトカウンタはカ−ドがアクセスされる度、０
にクリアされる。）ここで、タイムアウトカウンタが３
００だった（２２９）場合、マイコンシステムコントロ
−ルレジスタのＳＳＢＹビットを１にして（２３０）Ｓ
ＬＥＥＰ命令を実行（２３１）し、ソフトウェアスタン
バイモ−ドに入る（２３２）。また同時にＦＬＡＳＨメ
モリのＰＷＤＮ端子をＬＯＷレベルにし（２３３）、Ｆ
ＬＡＳＨメモリをディ−プパワ−ダウンモ−ドにする
（２３４）。次に、動作モ−ドに戻る方法を説明する。
カ−ドがホスト側よりアクセスされた場合、カ−ドコン
トロ−ラはマイコンに割込み信号ＩＲＱ２Ｎを出力する
ので（２３５）、それを利用してマイコンは自動的に動
作モ−ドに移る（２３６）。マイコンは、この時ＦＬＡ
ＳＨメモリのＰＷＤＮ端子をＨＩＧＨにし（２３７）、
ＦＬＡＳＨメモリは動作モ−ドに戻る（２３８）。

【００６８】次に拡張例として制御テーブル、ライトバ
ッファ、ガーベイジバッファにＤＲＡＭを使用する場合
の方法について述べる。本実施例では、各種テ−ブル、
ライトバッファおよびガ−ベイジバッファにＰＳＲＡＭ
を使用しているが、カ−ドコントロ−ラに次に示す３つ
の回路上の変更を加えるだけで、ＰＳＲＡＭをビット単
価の安いＤＲＡＭに置き換えることができる。以下で
は、５１２Ｋ×８ビット構成の４ＭＤＲＡＭを例にとっ
て説明する。第１の変更点について、図６６のＤＲＡＭ
リ−ドのタイムチャ−トを用いて説明する。ＤＲＡＭで
は、ＰＳＲＡＭのＣＥＮの代わりの制御信号としてＲＡ
ＳＮ、ＣＡＳＮを使用するので、この信号を作成する必
要がある。また、そのタイミングに合わせてアドレスを
２回（Ｒｏｗアドレス−１０ｂｉｔ、Ｃｏｌｕｍｎアド
レス−９ｂｉｔ）出力する（アドレスマルチプレク
ス）。このアドレスマルチプレクスは、フラッシュメモ
リ、ＭＡＳＫＲＯＭアクセス時は行わず、ＤＲＡＭアク
セス時だけ行う。また、ライトバッファとしてＤＲＡＭ
をアクセスするときは、Ｒｏｗアドレスは変えず、Ｃｏ
ｌｕｍｎアドレスだけ変えてデ−タのリ−ド、ライトを
行うペ−ジモ−ドを使用することにより高速の転送が可
能である。第２の変更点について、図６７のＤＲＡＭラ
イトサイクルのタイムチャ−トを用いて説明する。ライ
トアクセスのとき、ＰＳＲＡＭはＷＥＮ信号の立ち上が
りでデ−タをラッチのに対し、ＤＲＡＭはＷＥＮ信号の
立ち下がりでデ−タをラッチするため、ＷＥＮ信号のタ
イミングの作り方に変更を要する。第３の変更点につい
て、図６８のＤＲＡＭのヒドゥンリフレッシュのタイム
チャ−トを用いて説明する。ＤＲＡＭでは、ＰＳＲＡＭ
で行っているオ−トリフレッシュの代わりに、ヒドゥン
リフレッシュを行う。４ＭＤＲＡＭの仕様に合わせ、１
６ｍｓ間に１０２４回行うように計数カウンタと時間カ
ウンタを作り、ＲＡＳＮとＣＡＳＮの制御を行う。また
ＰＳＲＡＭのオ−トリフレッシュと同様に、１バスサイ
クルのリ−ドまたはライトの中に、リフレッシュサイク
ルを挿入するタイミングを作成する必要がある。

【００６９】次に拡張例として、アクセスタイムの遅い
ＦＬＡＳＨメモリ２３９とアクセスタイムの速いＦＬＡ
ＳＨメモリ１４を混在して使用する場合について説明す
る。本実施例では、消去ブロック単位をチップのブロッ
ク単位と同じにするため、アクセスの速いＦＬＡＳＨメ
モリ１４を使用して、８ビットずつのインタ−リ−ブ転
送を行っている。一方、コスト等の制約によりアクセス
タイムの遅いＦＬＡＳＨメモリ２３９を混在して使用し
たい場合には、カードコントローラ９の回路変更により
図６９に示すような混在使用が可能である。点線で囲ん
だ部分がアクセスの遅いＦＬＡＳＨメモリ２３９を使用
した部分２４０である。ただし、この場合アクセスの遅
いＦＬＡＳＨメモリ２３９では、上位８ビットと下位８
ビットを別のチップに格納せざるおえないので消去ブロ
ック単位が２倍になる。以下、変更部分に関して説明す
る。本実施例では、ＦＬＡＳＨセクタリード転送の際、
ホストからの１回のリ−ドに対して２回のリ−ドを行っ
ている。しかし、アクセスタイムの遅いＦＬＡＳＨメモ
リ２３９の場合、２回のリ−ドを行っているとホストの
リ−ドサイクルに間にあわない。そこで、ＭＡＳＫＲＯ
Ｍのアクセスと同じようにように２つのチップを１ワー
ドとして扱えるように、アドレスの最下位ビットＬＡ０
は使用せずに上位側ＣＥＮと下位側ＣＥＮを同じタイミ
ングでアサートする。またＬＤ８−１５を上位側のＦＬ
ＡＳＨメモリ２３９へ接続し、書き込みのため双方向バ
スにする。下位側のＦＬＡＳＨメモリ２３９は、従来通
り双方向バスのＬＤ０−７を接続する。ただし、マイコ
ンからのアクセスは８ビットアクセスなので、この場合
ＣＥＮは上位側下位側別々にコントロールする必要があ
る。これにより、１回のリ−ドで１６ビット読みだすこ
とができる。

【００７０】次に制御テーブル、ライトバッファ、ガー
ベイジバッファのアクセス方式の拡張例について図７
０、図７１を述べる。本拡張例は、図７０に示すメモリ
マップ上にＰＳＲＡＭ１３をアクセスするウインドウ２
４１を１ＫＢ有し、ＰＳＲＡＭ１３の領域管理をマイコ
ン７が行なう方式である。１ＫＢのウインドウ２４１で
ＰＳＲＡＭ１３全領域（５１２ＫＢ）のアクセスを可能
にするため、図７１に示す方法でローカルアドレス４８
を生成する。マイコンアドレス５１（ＰＡ０〜１５）の
下位１０ｂｉｔをそのままスルーでローカルアドレス下
位１０ｂｉｔに出力（２４２）し、ファイルバンクレジ
スタの下位９ｂｉｔをそのままスルーでローカルアドレ
ス上位９ｂｉｔに出力（２４３）して、１９ｂｉｔのロ
ーカルアドレスを生成する。以上の方式により、１ＫＢ
のウインドウ２４１を通してＰＳＲＡＭ１３の５１２Ｋ
Ｂの全エリアをマイコン７のソフトウエアで管理でき、
カードコントローラ９のハードウエアを削減することが
できる。なお、このウインドウサイズは、１ＫＢに限定
されるものではない。また、メモリの容量も５１２ＫＢ
に限定されない。

【００７１】

【発明の効果】本発明によれば、他のファイル記憶装置
と比較して高速アクセス性能に優れる。すなわち、磁気
ディスク装置に対してはシーク時間が必要なく、リード
ライトともに高速であり、従来のフラッシュメモリを使
用した記憶装置に対しては、ライトバッファを有するた
め、書き込みにおいて特に高速化を図ることができる。
揮発性メモリを記憶媒体とした記憶装置と比較すると高
速とはいえなくなるが、それらに対してはバックアップ
電源不要、低価格などの優位性が認められる。

【００７２】また、消去回数を記録し、消去回数の多い
ブロックと少ないブロックの間でデータの入れ替えを行
うのでフラッシュメモリの書換え寿命がブロック間で均
等となるので実効的に寿命が延びる。消去回数が多いブ
ロックに入っているデータは頻繁に書換えが行われるデ
ータと考えられるからである。従って、ファイル記憶装
置として実用的なシステム寿命を確保できる。また、そ
の際に、１種類のチップに複数種類のデータをいれる、
例えば、マスクＲＯＭにシステムファイルやインタフェ
ース情報を入れるというようにするため、１種類のチッ
プには１種類のデータしか入れない場合に比べて必要と
なる部品の点数を少なくできる。これはカード化などの
小型化に貢献する。また現在では磁気記憶装置と比較し
て高価なフラッシュメモリを記憶媒体としたファイル記
憶装置としては、一部を安価な読み出し専用のＲＯＭを
使用することにより低価格を実現できる。またＩＣカー
ドの構成情報やアクセス情報などを内部に格納して外部
からアクセス可能とすることによりＩＣカードの標準規
格などに準拠可能となる。またホストのバス幅と、メモ
リのバス幅を適宜調節することにより、すなわち、ホス
トが１６ビット幅の場合に、現状ではフラッシュメモリ
は８ビット幅が多いためにバス幅を調整することが必要
になるが、マスクＲＯＭは１６ビット幅のものを用いる
ことにより、マスクＲＯＭにたいしては、バス幅の調整
が不用となるために、性能向上と回路数の低下をはかる
ことができる。また揮発性メモリとしてリフレッシュが
必要なメモリを使用することにより低価格となる。ま
た、該当メモリアクセスされていないときにリフレッシ
ュし、また最低限のリフレッシュしかしない制御を行う
ことにより、処理時間の無駄をなくし、性能向上に貢献
する。

【図面の簡単な説明】

【図１】半導体ファイルシステム（カード）のブロック
図である。

【図２】カードの回路図である。

【図３】カードの回路図である。

【図４】ホストとの接続図である。

【図５】アドレスマップの説明図である。

【図６】Ｉ／Ｏ空間リードタイミングの説明図である。

【図７】Ｉ／Ｏ空間ライトタイミングの説明図である。

【図８】メモリ空間リードタイミングの説明図である。

【図９】メモリ空間ライトタイミングの説明図である。

【図１０】カードコントローラのブロック図である。

【図１１】データレジスタ部のブロック図である。

【図１２】レジスタ部のブロック図である。

【図１３】ローカルアドレス生成部のブロック図であ
る。

【図１４】制御部のブロック図である。

【図１５】セクタライト時のデータフローの説明図であ
る。

【図１６】セクタライト時のタイムチャートである。

【図１７】ＦＬＡＳＨセクタリード時のデータフローの
説明図である。

【図１８】ＰＳＲＡＭセクタリード時のデータフローの
説明図である。

【図１９】ＦＬＡＳＨ及びＰＳＲＡＭセクタリード時の
タイムチャートである。

【図２０】ＭＡＳＫＲＯＭセクタリード時のデータフロ
ーの説明図である。

【図２１】ＭＡＳＫＲＯＭセクタリード時のタイムチャ
ートである。

【図２２】マルチ転送での物理セクタ番号切り換え動作
の説明図である。

【図２３】マルチ転送のタイムチャートである。

【図２４】ローカルアドレス生成動作の説明図である。

【図２５】ローカルアドレス生成動作の説明図である。

【図２６】マイコンアドレスマップの説明図である。

【図２７】ファイル領域の物理アドレスマップの説明図
である。

【図２８】ファイル領域ローカルアドレス生成手順の説
明図である。

【図２９】ＰＳＲＡＭの物理アドレスマップの説明図で
ある。

【図３０】ＰＳＲＡＭローカルアドレス生成手順の説明
図である。

【図３１】データバス切り換え部のブロック図である。

【図３２】論理セクタテーブルの説明図である。

【図３３】物理セクタテーブルの説明図である。

【図３４】ガーベイジコレクションの説明図である。

【図３５】消去管理テーブルの説明図である。

【図３６】ブロックフラグテーブルの説明図である。

【図３７】セクタライト転送後の内部処理フローチャー
トである。

【図３８】ブロックステータステーブルの説明図であ
る。

【図３９】電源遮断時の処理の説明図である。

【図４０】電源投入時の処理の説明図である。

【図４１】電源投入時のシーケンスフローである。

【図４２】電源遮断時のシーケンスフローである。

【図４３】セクタ転送前処理のシーケンスフローであ
る。

【図４４】ＦＬＡＳＨセクタリード転送中のシーケンス
フローである。

【図４５】ＭＡＳＫＲＯＭセクタリード転送中のシーケ
ンスフローである。

【図４６】ＰＳＲＡＭセクタライト転送中のシーケンス
フローである。

【図４７】セクタ転送終了処理のシーケンスフローであ
る。

【図４８】セクタ転送終了後の内部処理のシーケンスフ
ローである。

【図４９】ガーベイジコレクションのシーケンスフロー
である。

【図５０】ＰＳＲＡＭリフレッシュ制御部のブロック図
である。

【図５１】リフレッシュ制御用カウンタのブロック図で
ある。

【図５２】カウンタタイムチャートである。

【図５３】ＴＹＰＥ−Ａのリップル論理とタイムチャー
トの説明図である。

【図５４】ＴＹＰＥ−Ｂのリップル論理とタイムチャー
トの説明図である。

【図５５】リフレッシュリクエスト信号発生部の論理と
タイムチャートの説明図である。

【図５６】同相判別回路の論理図である。

【図５７】同相時のＰＳＲＡＭアクセスタイムチャート
である。

【図５８】逆相時のＰＳＲＡＭアクセスタイムチャート
である。

【図５９】割り込み信号生成動作の説明図である。

【図６０】リセット動作の説明図である。

【図６１】ＭＣＣピンの説明図である。

【図６２】ＦＬＡＳＨメモリのイレーズ時間監視フロー
チャートである。

【図６３】ＦＬＡＳＨメモリのライト時間監視フローチ
ャートである。

【図６４】セクタ転送時間監視フローチャートである。

【図６５】オートパワーオフ動作フローチャートであ
る。

【図６６】ＤＲＡＭのリードサイクルタイムチャートで
ある。

【図６７】ＤＲＡＭのライトサイクルタイムチャートで
ある。

【図６８】ＤＲＡＭのヒドュンリフレッシュタイムチャ
ートである。

【図６９】アクセスの速いＦＬＡＳＨと遅いＦＬＡＳＨ
の混在使用例の説明図である。

【図７０】マイコンメモリマップの説明図である。

【図７１】ローカルアドレス生成手順の説明図である。

【符号の説明】

１…データ格納用不揮発性メモリ、２…アトリビュート
情報格納用不揮発性メモリ、３…制御テーブル、４…ラ
イトバッファ、５…ガーベイジバッファ、６…ローカル
メモリ、７…制御用マイコン、８…ＪＥＩＤＡインタフ
ェースバス、９…カードコントローラ、１３…ＰＳＲＡ
Ｍ、１４…ＦＬＡＳＨメモリ、１５…マスクＲＯＭ、１
７…Ｐ４１、２０…ＭＣＣ３、２１…ＭＣＣ２、２２…
ＭＣＣ１、２３…ＭＣＣ０、２４…インタフェースコン
トローラ、２５…システムバス、４５…データレジスタ
部、４７…データバスきり換え部、４９…ローカルアド
レス生成部、５７…システム割込み信号、５８…マイコ
ン割込み信号、６３…ファーストデータレジスタ、６４
…セカンドデータレジスタ、６５…バンクレジスタ、６
６…９ビットカウンタ、６８…マルチプレクサ、６９…
制御レジスタ、７０…制御信号生成部、９１…セカンド
ファイルバンクレジスタ、９３…ファーストファイルバ
ンクレジスタ、９４…論理セクタテーブル設定レジス
タ、９５…論理セクタテーブル、９６…ファイルデータ
ウィンドウ、９７…フラッシュメモリ、９８…マスクＲ
ＯＭ、１０１…論理セクタテーブルウィンドウ、１０５
…物理セクタテーブル、１０６…ブロックフラグテーブ
ル、１０７…ブロックステータステーブル、１０８…消
去管理テーブル、１０９…入れ換え要求フラグ、１１０
入れ換え済フラグ、１１１…破壊フラグ、１１２…満杯
フラグ、１７５…同相判別回路、１７６…リフレッシュ
制御用カウンタ、１７７…リフレッシュリクエスト信
号、１７８…リフレッシュリクエスト信号発生部、１７
９…ＰＳＲＡＭ制御信号、１８０…バスサイクル延長信
号、１８１…ＰＳＲＡＭアクセス信号発生部、１８２…
リフレッシュストップ信号、１８３…時間カウンタ、１
８４…回数カウンタ、１８７…マイコンＰＳＲＡＭアク
セス信号、１８８…ＰＳＲＡＭセクタ転送中信号、１８
９…同相判別信号、２８９…ＩＲＱ０Ｎ、１９０…ＩＲ
Ｑ１Ｎ、１９１…ＩＲＱ２Ｎ、１９２…ＩＲＥＱＮ、１
９３…セクタ転送終了カウンタ、１９４…ＲＥＳＥＴ、
１９５…メモリサイズレジスタ、２３９…アクセスの遅
いフラッシュメモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片山 国弘 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 柿 健一 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 大久保 京夫 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 岸 正道 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 鈴木 猛 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 門脇 茂 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 常広 隆司 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (72)発明者 高谷 佳夫 千葉県習志野市東習志野七丁目１番１号 日立京葉エンジニアリング株式会社内 (72)発明者 齊藤 学 千葉県習志野市東習志野七丁目１番１号 日立京葉エンジニアリング株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】電気的消去可能な第１の不揮発性メモリ
   と、電気的消去不可能な第２の不揮発性メモリと、揮発
   性メモリと、これらのメモリを制御するコントローラ
   と、上記コントローラを制御する制御部とを有して、外
   部から指定された論理アドレスに対応する物理アドレス
   にアクセスする半導体ファイルシステムにおいて、 上記第１の不揮発性メモリは、外部で演算処理を行うた
   めのデータと、該データが格納されている物理アドレス
   と論理アドレスとの対応を示す第１の管理情報と、上記
   第１の不揮発性メモリの状態を示す第２の管理情報とを
   記憶し、 上記第２の不揮発性メモリは、外部と上記データを入出
   力するためのインターフェース情報と、上記データのう
   ちの書替え不要なものとをあらかじめを記憶し、 上記コントローラは、上記第１の不揮発性メモリからデ
   ータを出力する際および上記揮発性メモリにデータを入
   力する際に、上記物理アドレスの予め定められた上位ビ
   ットを構成する物理セクタアドレスを決定する制御手段
   と、上記決定された物理セクタアドレスを格納するセク
   タアドレス格納手段と、上記物理セクタアドレスで決ま
   るセクタ内のアドレスを連続発生するアドレス連続発生
   手段とを有し、 上記制御部は、上記インターフェース情報と上記第１、
   第２の管理情報とに従って、外部とのデータの入出力を
   制御し、外部から上記第１の不揮発性メモリへの書き込
   みデータを一旦上記揮発性メモリに記憶させた後、上記
   揮発性メモリから上記書き込みデータを上記第１の揮発
   性メモリに転送し、 上記アドレス連続発生手段及びセクタアドレス格納手段
   は、上記第１の不揮発性メモリから上記物理セクタアド
   レスのデータを出力する際および上記揮発性メモリに上
   記物理セクタアドレスのデータを入力する際に、物理セ
   クタアドレスおよび上記連続発生されたアドレスを上記
   第１の揮発性メモリおよび揮発性メモリに出力すること
   を特徴とする半導体ファイルシステム。
2. 【請求項２】請求項１記載の半導体ファイルシステムに
   おいて、 上記揮発性メモリは、上記第１の不揮発性メモリに格納
   されたデータのうち不要なデータを消去する際に、消去
   処理の対象となる範囲に含まれる必要なデータを一時的
   に記憶することを特徴とする半導体ファイルシステム。
3. 【請求項３】請求項１または２記載の半導体ファイルシ
   ステムにおいて、 上記セクタアドレス格納手段を複数個有し、 上記半導体ファイルシステムは、 複数セクタを連続でアクセスする要求を外部から受けた
   場合に、一方のセクタアドレス格納手段に次にアクセス
   するセクタアドレスを格納する制御部と、 １セクタ分のデータの入出力が終了後、上記一方のセク
   タアドレス格納手段が有する物理セクタアドレスを他方
   のセクタアドレス格納手段が受付けるための信号を出力
   する手段とを有することを特徴とする半導体ファイルシ
   ステム。
4. 【請求項４】請求項１、２または３記載の半導体ファイ
   ルシステムにおいて、 上記第１、第２の管理情報は、揮発性メモリに転送さ
   れ、 上記データに対応した上記管理情報にアクセスする際
   に、上記管理情報の種類に対応して予め定められたアド
   レスを出力する制御部と、 上記予め定められたアドレスと、上記データに対応した
   論理セクタアドレスとより、上記管理情報が格納されて
   いる物理アドレスを生成するアドレス生成部とを有する
   ことを特徴とした半導体ファイルシステム。
5. 【請求項５】請求項１、２、３または４記載の半導体フ
   ァイルシステムにおいて、 上記コントローラから割込み信号を受付けて、割込み要
   因に応じた処理を行う制御部と、 割り込み要因を記憶する割込み要因記憶手段とを有し、 上記制御部は、割込み信号を受付けると、上記割込み要
   因記憶手段から割込み要因を読みだすことを特徴とする
   半導体ファイルシステム。
6. 【請求項６】請求項１、２、３、４または５記載の半導
   体ファイルシステムにおいて、 上記揮発性メモリがリフレッシュを必要とするものであ
   る場合に、上記揮発性メモリのリフレッシュ制御のため
   に、予め定められた一定時間を計測する時間計測手段
   と、 上記一定時間内に行われたリフレッシュ回数をカウント
   する計数手段と、 リフレッシュ制御信号を出力し、上記時間計測手段が計
   測する一定時間内にリフレッシュ制御信号を出力した回
   数が一定回数に達した後は、上記一定時間内はリフレッ
   シュ制御信号を出力しないリフレッシュ制御信号出力手
   段とを有することを特徴とする半導体ファイルシステ
   ム。
7. 【請求項７】請求項１、２、３、４、５または６記載の
   半導体ファイルシステムにおいて、 上記インタフェース情報は、ＰＣＭＣＩＡ規格のインタ
   フェース仕様で有り、 ＩＣカードとして構成されたことを特徴とする半導体フ
   ァイルシステム。