JPH0736429U - Chip type 3 terminal capacitor - Google Patents
Chip type 3 terminal capacitorInfo
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- JPH0736429U JPH0736429U JP6650393U JP6650393U JPH0736429U JP H0736429 U JPH0736429 U JP H0736429U JP 6650393 U JP6650393 U JP 6650393U JP 6650393 U JP6650393 U JP 6650393U JP H0736429 U JPH0736429 U JP H0736429U
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Abstract
(57)【要約】
【構成】 セラミックス単板11に比べて低い誘電率を
有する所定形状の薄膜層16aが、セラミックス単板1
1と容量形成用電極12aとの間に形成されているチッ
プ形3端子コンデンサ。
【効果】 薄膜層16aの形成箇所近傍では小さいコン
デンサがシリーズに接続された構造となるため、薄膜層
16aの比誘電率、形状、形成箇所を変えることによ
り、容量形成用電極12a、13a、アース接続用電極
15a、15bの形状を細く設定することなく、全体的
に合成された静電容量を所定の大きさに調整することが
でき、ノイズ除去効果を高めるとともに、電流容量、ハ
ンダ付け強度等の性能劣化を防止することができる。
(57) [Summary] [Structure] The thin film layer 16a having a predetermined shape and having a lower dielectric constant than the ceramic single plate 11 is used as the ceramic single plate 1.
A chip-type three-terminal capacitor formed between the capacitor 1 and the capacitance forming electrode 12a. [Effects] Small capacitors are connected in series in the vicinity of the formation location of the thin film layer 16a. Therefore, by changing the relative permittivity, shape, and formation location of the thin film layer 16a, the capacitance forming electrodes 12a, 13a and the ground are formed. The overall combined capacitance can be adjusted to a predetermined size without setting the shapes of the connection electrodes 15a and 15b to be small, and the noise removal effect is enhanced, and the current capacity, the soldering strength, etc. It is possible to prevent the performance deterioration of.
Description
【0001】[0001]
本考案はチップ形3端子コンデンサに関し、より詳細には端部電極と対向電極 とが形成され、フィルタ等のノイズ防止用電子部品として、OA機器、デジタル 機器、自動車用電子機器等に使用されるチップ形3端子コンデンサに関する。 The present invention relates to a chip-type three-terminal capacitor, more specifically, an end electrode and a counter electrode are formed, and is used as an electronic component for noise prevention such as a filter in OA equipment, digital equipment, electronic equipment for automobiles, etc. The present invention relates to a chip type three terminal capacitor.
【0002】[0002]
近年、電子機器の小型化、軽量化及び高密度実装化を図るため、コンデンサ等 の電子部品における小型チップ化が進められている。一方、マイクロコンピュー タにおける電子回路のデジタル化が進むにつれ、ノイズによる誤動作が問題にな っており、EMI(Electro Magnetic Interference)対策用電子部品がますます 重要視されている。 2. Description of the Related Art In recent years, in order to reduce the size, weight and density of electronic equipment, miniaturization of electronic components such as capacitors has been promoted. On the other hand, as digitalization of electronic circuits in microcomputers progresses, malfunction due to noise becomes a problem, and electronic components for EMI (Electro Magnetic Interference) countermeasures are becoming more and more important.
【0003】 従来、IC基板等に表面実装が可能なチップ形コンデンサとしては、チップ形 積層コンデンサが知られている。このチップ形積層コンデンサは、誘電体セラミ ックスの間に内部電極が層状に埋設されて積層体が形成され、さらにこの積層体 の両端部に外部電極が形成されることにより構成されており、通常、このように 構成されたコンデンサはフィルタ等のノイズ除去部品における2端子コンデンサ として用いられている。Conventionally, a chip-type multilayer capacitor is known as a chip-type capacitor that can be surface-mounted on an IC substrate or the like. This chip type multilayer capacitor is constructed by embedding internal electrodes in layers between dielectric ceramics to form a laminated body and further forming external electrodes at both ends of this laminated body. The capacitor constructed in this way is used as a two-terminal capacitor in noise elimination components such as filters.
【0004】 しかし、2端子コンデンサをノイズ除去部品としてOA機器、デジタル機器、 自動車用電子機器等に用いた場合、高周波ノイズや不要輻射に対する除去効果が 不十分であるという問題があった。このような問題に対処するには、3端子コン デンサが優れている。However, when the two-terminal capacitor is used as a noise removing component in OA equipment, digital equipment, automobile electronic equipment, etc., there is a problem that the effect of removing high frequency noise and unnecessary radiation is insufficient. Three-terminal capacitors are excellent for dealing with such problems.
【0005】 図6は従来の櫛形3端子コンデンサを模式的に示した正面断面図であり、図中 61は略円板形状に形成された誘電体磁器基板を示している。誘電体磁器基板6 1の両面には対向電極62、63がそれぞれ形成されており、前面側の対向電極 62には端子62aが接続され、裏面側の対向電極63には端子63a、63b が接続されている。そして誘電体磁器基板61を被覆する樹脂層64が形成され ており、これら誘電体磁器基板61、対向電極62、63、端子62a、63a 、63b等により櫛形3端子コンデンサ60が構成されている。FIG. 6 is a front sectional view schematically showing a conventional comb-shaped three-terminal capacitor, and in the figure, reference numeral 61 denotes a dielectric ceramic substrate formed in a substantially disc shape. Opposing electrodes 62 and 63 are formed on both surfaces of the dielectric ceramic substrate 61, respectively, and a terminal 62a is connected to the counter electrode 62 on the front side and terminals 63a and 63b are connected to the counter electrode 63 on the back side. Has been done. A resin layer 64 covering the dielectric ceramic substrate 61 is formed, and the dielectric ceramic substrate 61, the counter electrodes 62 and 63, the terminals 62a, 63a and 63b, and the like form a comb-shaped three-terminal capacitor 60.
【0006】[0006]
上記した従来の櫛形3端子コンデンサ60においては、これを製造する際、基 板材料から円板形状の誘電体磁器基板61を切り出し、また対向電極62、63 をそれぞれ個別に形成するのに手間が掛かるため、量産化を図ることが難しく、 製造コストが高いという課題があった。 In the above-described conventional comb-type three-terminal capacitor 60, when it is manufactured, it is troublesome to cut out the disk-shaped dielectric ceramic substrate 61 from the substrate material and form the counter electrodes 62 and 63 individually. Therefore, it is difficult to mass-produce it, and the manufacturing cost is high.
【0007】 また櫛形3端子コンデンサ60のIC基板等への搭載は表面実装ではなく差し 込み方式であり、差し込み方式による実装の場合、前記IC基板側に端子62a 、63a、63bの挿入用孔を形成する工程を必要とするため、実装に手間取り 、製品としての電子機器のコストが高くなるという課題があった。Further, the comb-shaped three-terminal capacitor 60 is mounted on an IC substrate or the like by a plug-in method instead of surface mounting, and in the case of the plug-in mounting, holes for insertion of the terminals 62a, 63a, 63b are provided on the IC board side. Since a forming process is required, there is a problem that mounting is time-consuming and the cost of the electronic device as a product is high.
【0008】 本考案はこのような課題に鑑みなされたものであり、ノイズ除去効果を高める ことができ、IC基板等へ表面実装することができ、量産化及び低コスト化を図 ることができ、高い信頼性を確保することができるチップ形3端子コンデンサを 提供することを目的としている。The present invention has been made in view of the above problems, and can improve the noise removal effect, can be surface-mounted on an IC substrate or the like, and can be mass-produced and reduced in cost. Its purpose is to provide a chip-type 3-terminal capacitor that can ensure high reliability.
【0009】[0009]
上記目的を達成するために本考案に係るチップ形3端子コンデンサは、セラミ ックス単板の両主面それぞれに少なくとも1個の容量形成用電極が形成され、前 記一主面に形成された前記容量形成用電極の両端部に接続される少なくとも2個 の端部電極が一組の端面に形成され、前記他の主面に形成された前記容量形成用 電極に接続される少なくとも1個のアース接続用電極が他の一組の端面の片面あ るいは両面に形成されるとともに、前記セラミックス単板に比べて低い誘電率を 有する所定形状の薄膜層が、前記セラミックス単板と少なくとも1個の前記容量 形成用電極及び/または前記アース接続用電極との間に形成されていることを特 徴としている(1)。 In order to achieve the above object, a chip type three-terminal capacitor according to the present invention has at least one capacitor-forming electrode formed on each of both main surfaces of a ceramic single plate, and the capacitor is formed on the one main surface. At least two end electrodes connected to both ends of the capacitance forming electrode are formed on one set of end faces, and at least one ground connected to the capacitance forming electrode formed on the other main surface. The connecting electrodes are formed on one side or both sides of the other set of end faces, and a thin film layer of a predetermined shape having a dielectric constant lower than that of the ceramic veneer is formed on at least one of the ceramic veneer and the ceramic veneer. It is characterized in that it is formed between the capacitance forming electrode and / or the earth connection electrode (1).
【0010】 また、上記記載のチップ形3端子コンデンサ(1)において、端部電極が形成 された一組の端面を除く少なくとも一面に、アース接続用電極部分を除いて絶縁 層が形成されていることを特徴としている(2)。In the chip-type three-terminal capacitor (1) described above, an insulating layer is formed on at least one surface excluding the set of end surfaces on which the end electrodes are formed, except for the ground connection electrode portion. It is characterized by (2).
【0011】[0011]
一般にノイズ対策を行なうには、ノイズの周波数範囲に基づき、コンデンサに 22〜2200pF(pico Farad) あるいはこれ以上の範囲の静電容量が必要と なる。しかしセラミックス単板の比誘電率の設定のみで前記した大きな範囲で静 電容量を所望の値に変えることは技術的、生産効率的に不可能であるとともに、 小形のチップ形3端子コンデンサにおける電極面積の大きさのみにより前記静電 容量を広域にわたって調整することは困難である。また前記静電容量を例えば1 00pF以下に調整するため、前記電極の形状を比較的細く設定したチップ形3 端子コンデンサの場合、端部電極が接続された容量形成用電極に関しては、電流 容量が低下することとなる。また、アース接続用電極が接続された容量形成用電 極に関しては、アース側にインダクタンス成分が生じ、ノイズ除去性能が低下す ることとなり、さらに前記アース接続用電極に関しては、表面実装する際のハン ダ付け強度の確保が困難となる。 Generally, in order to take measures against noise, it is necessary for the capacitor to have a capacitance of 22 to 2200 pF (pico Farad) or more based on the frequency range of noise. However, it is technically and production-efficient to change the electrostatic capacity to a desired value within the above-mentioned large range only by setting the relative permittivity of the ceramic single plate. It is difficult to adjust the capacitance over a wide area only by the size of the area. Further, in order to adjust the capacitance to 100 pF or less, in the case of a chip type three-terminal capacitor in which the shape of the electrodes is set relatively thin, the current capacity of the capacitance forming electrodes connected to the end electrodes is Will be reduced. In addition, with respect to the capacitance forming electrode to which the ground connection electrode is connected, an inductance component is generated on the ground side, which reduces noise removal performance. It becomes difficult to secure the soldering strength.
【0012】 一方、前記セラミックス単板に比べて低い誘電率を有する所定形状の薄膜層が 、前記セラミックス単板と少なくとも1個の前記容量形成用電極及び/または前 記アース接続用電極との間に形成されているチップ形3端子コンデンサの場合、 前記薄膜層の形成箇所近傍では、あたかも小さいコンデンサがシリーズに接続さ れた構造となる。このため、前記薄膜層の誘電率、形状、形成箇所を変えること により、前記容量形成用電極、前記アース接続用電極の形状を細く設定すること なく、全体としての合成された静電容量を所定の大きさに調整し得ることとなる 。したがって、前記したノイズ除去、電流容量、ハンダ付け強度等の性能劣化が 防止されることとなる。On the other hand, a thin film layer having a predetermined shape having a dielectric constant lower than that of the ceramic single plate is provided between the ceramic single plate and at least one of the capacitance forming electrode and / or the earth connecting electrode. In the case of the chip-type three-terminal capacitor formed in, the structure is such that small capacitors are connected in series in the vicinity of the location where the thin film layer is formed. Therefore, by changing the dielectric constant, the shape, and the formation location of the thin film layer, it is possible to set the combined electrostatic capacitance as a whole without setting the shapes of the capacitance forming electrode and the ground connection electrode to be thin. Can be adjusted to the size of. Therefore, the performance deterioration such as the noise removal, the current capacity, the soldering strength, etc. can be prevented.
【0013】 また上記記載のチップ形3端子コンデンサ(1)によれば、前記容量形成用電 極間や該容量形成用電極と前記アース形成用電極との間に容量を形成し得ること となり、3端子構造でありながらチップ化が図れるとともに、大量生産に適した 簡単な構造にすることが可能となり、製造コストを削減し得ることとなる。また IC基板等に表面実装することが可能になるとともに、実装される側の部品に端 子挿入用孔を形成する工程が不要となるため、実装の際の手間が省かれ、製品と しての電子機器のコストが削減されることとなる。また前記容量形成用電極、前 記端部電極及び前記アース接続用電極を後付けにより形成することが可能となる ため、同時焼結を行なう必要がなくなり、電極用材料として融点が低い比較的安 価なAg等を用いることが可能となり、製造コストを削減し得ることとなる。According to the chip-type three-terminal capacitor (1) described above, it is possible to form a capacitance between the capacitance-forming electrodes or between the capacitance-forming electrode and the ground-forming electrode, Although it has a three-terminal structure, it can be made into a chip, and a simple structure suitable for mass production can be realized, and the manufacturing cost can be reduced. In addition, since it is possible to mount on the surface of an IC substrate and the like, and because the step of forming a terminal insertion hole in the component to be mounted is not required, the labor for mounting is saved and the product is The cost of electronic devices will be reduced. Further, since the capacitance forming electrode, the end electrode and the ground connection electrode can be formed afterwards, there is no need to perform simultaneous sintering, and the melting point of the electrode material is relatively low and relatively inexpensive. It is possible to use various Ag and the like, and the manufacturing cost can be reduced.
【0014】 また、前記アース接続用電極及び前記端部電極の接続部分の数を増やすことが 可能になるため、これらの接続が確実になり、接続不良率が低減し、高い信頼性 を確保し得ることとなる。Further, since it is possible to increase the number of connection portions of the ground connection electrode and the end electrode, the connection between them is made reliable, the connection failure rate is reduced, and high reliability is secured. You will get it.
【0015】 また、上記記載のチップ形3端子コンデンサ(1)において、端部電極が形成 された一組の端面を除く少なくとも一面に、アース接続用電極部分を除いて絶縁 層が形成されている場合には、チップ形3端子コンデンサ(1)と同様の作用が 得られるとともに、容量形成用電極への湿気等の侵入が防止され、該容量形成用 電極の酸化や腐食等を防止することが可能となり、高い信頼性を確保することが 可能となる。しかも前記端部電極及び前記アース接続用電極は前記絶縁層に覆わ れずに露出しているため、IC基板等に表面実装する際、前記絶縁層によって妨 げられることなく、前記端部電極、前記アース接続用電極を接続し得ることとな る。In the chip-type three-terminal capacitor (1) described above, an insulating layer is formed on at least one surface excluding the set of end surfaces on which the end electrodes are formed, excluding the ground connection electrode portion. In this case, an action similar to that of the chip-type three-terminal capacitor (1) can be obtained, and moisture and the like can be prevented from entering the capacitance forming electrode, so that oxidation and corrosion of the capacitance forming electrode can be prevented. It becomes possible, and it becomes possible to secure high reliability. Moreover, since the end electrode and the ground connection electrode are exposed without being covered by the insulating layer, when the surface mounting is performed on an IC substrate or the like, the end electrode and the ground electrode are not hindered by the insulating layer. It is possible to connect the electrode for earth connection.
【0016】[0016]
以下、本考案に係るチップ形3端子コンデンサの実施例を図面に基づいて説明 する。 図1は本考案に係るチップ形3端子コンデンサの実施例1を示した摸式図であ り、(a)は斜視図、(b)は平面図、(c)は底面図である。略直方体形状に 形成されたセラミックス単板11の一主面11aには所定幅を有する1個の容量 形成用電極12aが形成され、他の主面11bには所定幅を有する1個の容量形 成用電極13aが容量形成用電極12aと交差する態様で形成されている。セラ ミックス単板11における一組の端面11c、11dには容量形成用電極12a の両端部に接続される2個の端部電極14a、14bが略全面にわたって形成さ れ、他の一組の端面11e、11fには容量形成用電極13aの両端部に接続さ れる2個の所定幅を有するアース接続用電極15a、15bが形成されている。 そして容量形成用電極12a、端部電極14a、14bと、容量形成用電極13 a、アース接続用電極15a、15bとは非接触状態になっている。容量形成用 電極12aとセラミックス単板11との間の所定箇所には所定面積を有する薄膜 層16aが形成されており、薄膜層16aはセラミックス単板11の比誘電率( 略104 〜105 )に比べて低い所定の比誘電率(略6〜7)を有している。こ れらセラミックス単板11、容量形成用電極12a、13a、端部電極14a、 14b、アース接続用電極15a、15b、薄膜層16aを含んでチップ形3端 子コンデンサ10が構成されている。An embodiment of a chip type three-terminal capacitor according to the present invention will be described below with reference to the drawings. 1 is a schematic view showing a first embodiment of a chip type three-terminal capacitor according to the present invention, (a) is a perspective view, (b) is a plan view and (c) is a bottom view. One capacitance forming electrode 12a having a predetermined width is formed on one main surface 11a of the ceramic single plate 11 formed in a substantially rectangular parallelepiped shape, and one capacitance type electrode having a predetermined width is formed on the other main surface 11b. The formation electrode 13a is formed so as to intersect with the capacitance forming electrode 12a. On one set of end faces 11c, 11d of the ceramic single plate 11, two end electrodes 14a, 14b connected to both ends of the capacitance forming electrode 12a are formed over substantially the entire surface, and another set of end faces is formed. On the electrodes 11e and 11f, two ground connection electrodes 15a and 15b having a predetermined width are formed which are connected to both ends of the capacitance forming electrode 13a. The capacitance forming electrode 12a and the end electrodes 14a and 14b are not in contact with the capacitance forming electrode 13a and the ground connection electrodes 15a and 15b. A thin film layer 16a having a predetermined area is formed at a predetermined position between the capacitance forming electrode 12a and the ceramic single plate 11, and the thin film layer 16a has a relative dielectric constant (approximately 10 4 to 10 5) of the ceramic single plate 11. 2) has a predetermined dielectric constant (approximately 6 to 7) lower than that of A chip-type three-terminal capacitor 10 is configured by including the ceramic single plate 11, the capacitance forming electrodes 12a and 13a, the end electrodes 14a and 14b, the ground connection electrodes 15a and 15b, and the thin film layer 16a.
【0017】 このように構成されたチップ形3端子コンデンサ10を製造する場合、まずS rTiO3 粉末を主原料として用い、この主原料100モルに対し、原料を半導 体化する原子価制御剤としてのNb2 O5 を0.1〜0.5モル、磁器特性の改 良や安定化等に寄与する焼結助剤としてのCuOを0.2モル程度の割合で配合 する。次にこれらの原料を混合し、バインダ、水及び分散剤とともに混練した後 、例えば押出し成形法により略シート形状のセラミックス生基板を形成する。次 にチップ形3端子コンデンサ10が所定の形状になるようにこのセラミックス生 基板にスリット加工を施した後、水素を数%含む還元性雰囲気中で温度が145 0〜1500℃の焼成を約2〜6時間行い、半導体化させて焼結体を形成する。 次にこの焼結体に例えばBi2 O3 、CuO等の混合物より成る粒界絶縁化ペー ストを塗布した後、1100〜1300℃の空気中で熱処理を施す。するとこの 熱処理により、前記焼結体の結晶粒間に粒界絶縁化成分が拡散し、結晶粒界が絶 縁される。When the chip-type three-terminal capacitor 10 having the above-described structure is manufactured, first, SrTiO 3 powder is used as a main raw material, and a valence control agent for semiconducting the raw material with respect to 100 moles of the main raw material. 0.1 to 0.5 mol of Nb 2 O 5 and CuO as a sintering aid that contributes to improvement and stabilization of porcelain characteristics are compounded at a ratio of about 0.2 mol. Next, these raw materials are mixed and kneaded together with a binder, water and a dispersant, and then a substantially sheet-shaped ceramic raw substrate is formed by, for example, an extrusion molding method. Next, after slitting the ceramic raw substrate so that the chip type three-terminal capacitor 10 has a predetermined shape, baking is performed at a temperature of 1450 to 1500 ° C. for about 2 in a reducing atmosphere containing a few% of hydrogen. It is carried out for 6 hours to form a semiconductor into a sintered body. Next, a grain boundary insulating paste made of a mixture of Bi 2 O 3 , CuO and the like is applied to this sintered body, and then heat treatment is performed in air at 1100 to 1300 ° C. Then, by this heat treatment, the grain boundary insulating component diffuses between the crystal grains of the sintered body, and the crystal grain boundaries are insulated.
【0018】 このようにして形成された粒界絶縁形の半導体磁器基板をセラミクッス単板1 1として用い、この一主面11aの所定箇所に、セラミックス単板11に比べて 低い誘電率を有するガラスペーストをスクリーン印刷により所定形状に塗布する 。この後、温度が600〜850℃の焼き付け処理を施し、薄膜層16aを形成 する。次に薄膜層16aを含む一主面11a上の所定箇所と、他の主面11b上 の所定箇所とに、Ag、Al、Zn、Niのうち1種を含む電極用ペーストを、 スクリーン印刷によりそれぞれ所定形状に塗布した後、温度が600〜850℃ の焼き付け処理を施し、容量形成用電極12a、13aを形成する。この後、前 記スリット加工部を切断し、チップ形状にする。次にセラミックス単板11の一 組の端面11c、11dと、他の一組の端面11e、11fとに、Ag等の電極 用ペーストを、スクリーン印刷あるいはディップ処理によりそれぞれ所定形状に 塗布した後、温度が500〜700℃の焼き付け処理を施し、端部電極14a、 14b及びアース接続用電極15a、15bを形成する。なお必要に応じてNi 及びSnまたはハンダを用い、容量形成用電極12a、13a、端部電極14a 、14b、アース接続用電極15a、15bに電極メッキを施す。The grain boundary insulating type semiconductor ceramic substrate thus formed is used as a ceramic single plate 11 and a glass having a dielectric constant lower than that of the ceramic single plate 11 is provided at a predetermined position on the one main surface 11a. Apply the paste by screen printing to a predetermined shape. Then, a baking process at a temperature of 600 to 850 ° C. is performed to form the thin film layer 16a. Next, an electrode paste containing one of Ag, Al, Zn, and Ni is screen-printed at a predetermined location on one main surface 11a including the thin film layer 16a and a predetermined location on the other main surface 11b. After applying each to a predetermined shape, a baking treatment is performed at a temperature of 600 to 850 ° C. to form the capacitance forming electrodes 12a and 13a. After that, the slit processing part is cut into a chip shape. Next, an electrode paste such as Ag is applied to one set of the end faces 11c and 11d of the ceramic single plate 11 and the other set of the end faces 11e and 11f by screen printing or dip treatment in a predetermined shape. A baking process is performed at a temperature of 500 to 700 ° C. to form the end electrodes 14a and 14b and the ground connection electrodes 15a and 15b. If necessary, Ni and Sn or solder is used to perform electrode plating on the capacitance forming electrodes 12a and 13a, the end electrodes 14a and 14b, and the ground connection electrodes 15a and 15b.
【0019】 このように構成されたチップ形3端子コンデンサ10では、容量形成用電極1 2a、13a、アース接続用電極15a、15bにより容量が形成され、容量形 成用電極12aに接続される端部電極14a、14bが2つの外部端子となる3 端子を有している。そしてチップ形3端子コンデンサ10をプリント基板等に接 続する場合、信号ラインに端部電極14a、14bを、グランドラインにアース 接続用電極15a、15bをハンダ等によりそれぞれ接続する。In the chip-type three-terminal capacitor 10 configured as described above, a capacitance is formed by the capacitance forming electrodes 12a and 13a and the ground connecting electrodes 15a and 15b, and the end connected to the capacitance forming electrode 12a. The partial electrodes 14a and 14b have three terminals serving as two external terminals. When the chip type three-terminal capacitor 10 is connected to a printed circuit board or the like, the end electrodes 14a and 14b are connected to the signal line and the ground connection electrodes 15a and 15b are connected to the ground line by soldering or the like.
【0020】 上記説明から明らかなように、実施例1に係るチップ形3端子コンデンサ10 では、容量形成用電極12a、13a、アース接続用電極15a、15b間に容 量を形成することができ、3端子構造でありながらチップ化を図ることができる とともに、薄膜層16aの形成により、容量形成用電極12a、13aやアース 接続用電極15a、15bの形状を細くすることなく所望の静電容量を得ること ができる。この結果、ノイズを効果的に除去することができるとともに、電流容 量、ハンダ付け強度等の性能劣化を防止することができる。また大量生産に適し た簡単な構造にすることができ、製造コストを削減することができる。またIC 基板等に表面実装することができるとともに、実装される側の部品に端子挿入用 孔を形成する工程をなくすことができるため、実装の際の手間を省くことができ 、製品としての電子機器のコストを削減することができる。また容量形成用電極 12a、12b、端部電極14a、14b及びアース接続用電極15a、15b を後付けにより形成することができるため、セラミックス単板11と同時焼結を 行なう必要がなくなり、電極用材料として融点が低い比較的安価なAg等を用い ることができ、製造コストを削減することができる。またセラミックス単板11 に粒界絶縁形の半導体磁器基板を用いているので、大きい静電容量を得ることも できる。As is apparent from the above description, in the chip-type three-terminal capacitor 10 according to the first embodiment, a capacitance can be formed between the capacitance forming electrodes 12a and 13a and the ground connecting electrodes 15a and 15b, Although it has a three-terminal structure, it can be made into a chip, and by forming the thin film layer 16a, desired capacitance can be obtained without thinning the shape of the capacitance forming electrodes 12a and 13a and the ground connection electrodes 15a and 15b. Obtainable. As a result, noise can be effectively removed, and performance deterioration such as current capacity and soldering strength can be prevented. In addition, the structure can be simple and suitable for mass production, and the manufacturing cost can be reduced. Moreover, since it can be surface-mounted on an IC substrate and the like, and the step of forming a terminal insertion hole in the component on the side to be mounted can be eliminated, the labor for mounting can be saved, and the electronic product The cost of equipment can be reduced. Further, since the capacity forming electrodes 12a and 12b, the end electrodes 14a and 14b, and the ground connection electrodes 15a and 15b can be formed afterwards, it is not necessary to perform simultaneous sintering with the ceramic single plate 11, and the electrode material is used. As such, relatively inexpensive Ag or the like having a low melting point can be used, and the manufacturing cost can be reduced. Further, since the grain boundary insulating semiconductor porcelain substrate is used for the ceramic single plate 11, a large capacitance can be obtained.
【0021】 なお、上記実施例1では容量形成用電極12a、13aに接続された端部電極 14a、14bが一組の端面11c、11dの略全面にわたって形成された場合 を示したが、別の実施例では端面11c、11dの一部に形成されたものであっ てもよい。In the first embodiment, the case where the end electrodes 14a and 14b connected to the capacitance forming electrodes 12a and 13a are formed over substantially the entire surface of the pair of end faces 11c and 11d has been described. In the embodiment, it may be formed on a part of the end faces 11c and 11d.
【0022】 また、上記実施例1ではアース接続用電極15a、15bが形成された場合を 示したが、別の実施例ではアース接続用電極15a、15bのいずれかが形成さ れたものであってもよい。Further, although the case where the ground connection electrodes 15a and 15b are formed is shown in the first embodiment, in another embodiment, either of the ground connection electrodes 15a and 15b is formed. May be.
【0023】 図2は実施例2に係るチップ形3端子コンデンサを示した摸式図であり、(a )は斜視図、(b)は平面図、(c)は底面図である。図1に示したものと異な り、アース接続用電極15aとセラミックス単板11との間の所定箇所に所定面 積を有する薄膜層16bが形成されており、薄膜層16a(図1)は形成されて いない。これらセラミックス単板11、容量形成用電極12a、13a、端部電 極14a、14b、アース接続用電極15a、15b、薄膜層16bを含んでチ ップ形3端子コンデンサ20が構成されている。またチップ形3端子コンデンサ 20を製造する場合、セラミックス単板11における端面11eの所定箇所に、 セラミックス単板11に比べて低い比誘電率を有するガラスペーストを、スクリ ーン印刷により所定形状に塗布して薄膜層16bを形成しており、一主面11a には前記ガラスペーストを塗布しない。これ以外の構成及び製造方法はチップ形 3端子コンデンサ10の場合と同様であるので、ここではその詳細な説明は省略 する。FIG. 2 is a schematic diagram showing a chip type three-terminal capacitor according to a second embodiment, (a) is a perspective view, (b) is a plan view, and (c) is a bottom view. Unlike the one shown in FIG. 1, a thin film layer 16b having a predetermined area is formed at a predetermined position between the earth connection electrode 15a and the ceramic single plate 11, and the thin film layer 16a (FIG. 1) is formed. It has not been. A chip-type three-terminal capacitor 20 is configured by including the ceramic single plate 11, the capacitance forming electrodes 12a and 13a, the end electrodes 14a and 14b, the ground connection electrodes 15a and 15b, and the thin film layer 16b. When manufacturing the chip type three-terminal capacitor 20, a glass paste having a lower relative dielectric constant than the ceramic single plate 11 is applied to a predetermined shape on the end face 11e of the ceramic single plate 11 in a predetermined shape by screen printing. Thus, the thin film layer 16b is formed, and the glass paste is not applied to the one main surface 11a. The other structure and manufacturing method are the same as in the case of the chip type three-terminal capacitor 10, and therefore detailed description thereof is omitted here.
【0024】 実施例2に係るチップ形3端子コンデンサ20では、容量形成用電極12a、 13a、アース接続用電極間15a、15bにより容量を形成することができ、 3端子構造でありながらチップ化を図ることができるとともに、薄膜層16bの 形成により、容量形成用電極12a、13aやアース接続用電極15a、15b の形状を細くすることなく所望の静電容量を得ることができる。この結果、実施 例1のものの場合と略同様の効果を得ることができる。In the chip-type three-terminal capacitor 20 according to the second embodiment, a capacity can be formed by the capacity-forming electrodes 12a and 13a and the ground connection electrodes 15a and 15b. By forming the thin film layer 16b, a desired capacitance can be obtained without thinning the shape of the capacitance forming electrodes 12a and 13a and the ground connection electrodes 15a and 15b. As a result, it is possible to obtain substantially the same effect as that of the first embodiment.
【0025】 なお上記実施例2では、薄膜層16bがアース接続用電極15a側に形成され た場合を示したが、別の実施例ではアース接続用電極15b側に形成されたもの であってもよい。Although the thin film layer 16b is formed on the ground connection electrode 15a side in the second embodiment, it may be formed on the ground connection electrode 15b side in another embodiment. Good.
【0026】 また上記実施例2では、2個のアース接続用電極15a、15bが形成された 場合を示したが、別の実施例ではアース接続用電極15bが省略されたものであ ってもよい。In the second embodiment, the case where the two ground connection electrodes 15a and 15b are formed has been described, but in another embodiment, the ground connection electrode 15b may be omitted. Good.
【0027】 図3は実施例3に係るチップ形3端子コンデンサを示した摸式図であり、(a )は斜視図、(b)は平面図、(c)は底面図である。図1に示したものと異な り、アース接続用電極15aとセラミックス単板11との間の所定箇所にも所定 面積を有する薄膜層16bが形成されている。また容量形成用電極12aの一端 に接続される2個の端部電極14c、14dが端面11cに所定幅を有して形成 されており、これらセラミックス単板11、容量形成用電極12a、13a、端 部電極14b、14c、14d、アース接続用電極15a、15b、薄膜層16 a、16bを含んでチップ形3端子コンデンサ30が構成されている。またチッ プ形3端子コンデンサ30を製造する場合、セラミックス単板11における端面 11eの所定箇所にも、セラミックス単板11に比べて低い比誘電率を有するガ ラスペーストを、スクリーン印刷により所定形状に塗布して薄膜層16bを形成 する。これ以外の構成及び製造方法はチップ形3端子コンデンサ10と同様であ るので、ここではその詳細な説明は省略する。FIG. 3 is a schematic view showing a chip type three-terminal capacitor according to a third embodiment, (a) is a perspective view, (b) is a plan view, and (c) is a bottom view. Unlike the one shown in FIG. 1, a thin film layer 16b having a predetermined area is also formed at a predetermined position between the ground connection electrode 15a and the ceramic single plate 11. Further, two end electrodes 14c and 14d connected to one end of the capacitance forming electrode 12a are formed on the end face 11c with a predetermined width. These ceramic single plate 11, capacitance forming electrodes 12a and 13a, The chip-type three-terminal capacitor 30 is configured to include the terminal electrodes 14b, 14c, 14d, the ground connection electrodes 15a, 15b, and the thin film layers 16a, 16b. When manufacturing the chip-type three-terminal capacitor 30, a glass paste having a lower relative dielectric constant than the ceramic single plate 11 is also screen-printed to a predetermined shape on the end face 11e of the ceramic single plate 11 at a predetermined position. The thin film layer 16b is formed by coating. The rest of the configuration and manufacturing method are the same as those of the chip-type three-terminal capacitor 10, so a detailed description thereof will be omitted here.
【0028】 実施例3に係るチップ形3端子コンデンサ30では、容量形成用電極12a、 13a、アース接続用電極15a、15b間により容量を形成することができ、 3端子構造でありながらチップ化を図ることができるとともに、薄膜層16a、 16bの形成により、容量形成用電極12a、13aやアース接続用電極15a 、15bの形状を細くすることなく所望の静電容量を得ることができる。この結 果、実施例1のものの場合と略同様の効果を得ることができる。また、容量形成 用電極12aに端部電極14b、14c、14dを3箇所で接続することができ るため、これらの接続を確実にすることができ、接続不良率を低減することがで き、高い信頼性を確保することができる。In the chip-type three-terminal capacitor 30 according to the third embodiment, it is possible to form a capacity between the capacity forming electrodes 12a and 13a and the ground connection electrodes 15a and 15b. By forming the thin film layers 16a and 16b, desired capacitance can be obtained without thinning the shape of the capacitance forming electrodes 12a and 13a and the ground connection electrodes 15a and 15b. As a result, substantially the same effect as that of the first embodiment can be obtained. In addition, since the end electrodes 14b, 14c, and 14d can be connected to the capacitance forming electrode 12a at three places, these connections can be secured and the connection failure rate can be reduced. It is possible to secure high reliability.
【0029】 なお上記実施例3では、容量形成用電極12aに接続された2個の端部電極1 4c、14dが端面11cに形成された場合を示したが、別の実施例では容量形 成用電極12aに接続された2個の端部電極が端面11dに形成されたもの、あ るいは容量形成電極13aに接続される2個のアース接続用電極が端面11e及 び/または端面11fに形成されたものであってもよい。In the third embodiment, the case where the two end electrodes 14c and 14d connected to the capacitance forming electrode 12a are formed on the end face 11c has been described, but in another embodiment, the capacitance forming is performed. Two end electrodes connected to the working electrode 12a are formed on the end surface 11d, or two ground connection electrodes connected to the capacitance forming electrode 13a are formed on the end surface 11e and / or the end surface 11f. It may be formed.
【0030】 また上記実施例3では、薄膜層16bがアース接続用電極15a側に形成され た場合を示したが、別の実施例ではアース接続用電極15b側に形成されたもの であってもよい。Although the thin film layer 16b is formed on the ground connection electrode 15a side in the third embodiment, it may be formed on the ground connection electrode 15b side in another embodiment. Good.
【0031】 また上記実施例3では、2個のアース接続用電極15a、15bが形成された 場合を示したが、別の実施例ではアース接続用電極15bが省略されたものであ ってもよい。Further, in the third embodiment, the case where the two ground connection electrodes 15a and 15b are formed is shown, but in another embodiment, the ground connection electrode 15b may be omitted. Good.
【0032】 図4は実施例4に係るチップ形3端子コンデンサを示した摸式図であり、(a )は斜視図、(b)は平面図、(c)は底面図である。図1に示したものと異な り、セラミックス単板11の一主面11aには所定幅を有する2個の容量形成用 電極12a、12bが形成されるとともに、アース接続用電極15aとセラミッ クス単板11との間の所定箇所に所定面積を有する薄膜層16bが形成されてお り、薄膜層16a(図1)は形成されていない。これらセラミックス単板11、 容量形成用電極12a、12b、13a、端部電極14a、14b、アース接続 用電極15a、15b、薄膜層16bを含んでチップ形3端子コンデンサ40が 構成されている。またチップ形3端子コンデンサ40を製造する場合、セラミッ クス単板11における端面11eの所定箇所に、セラミックス単板11に比べて 低い比誘電率を有するガラスペーストを、スクリーン印刷により所定形状に塗布 して薄膜層16bを形成しており、一主面11aには前記ガラスペーストを塗布 しない。また一主面11a上における2個の所定箇所に、Ag、Al、Zn、N iのうち1種を含む電極用ペーストを、スクリーン印刷によりそれぞれ所定形状 に塗布して容量形成用電極12a、12bを形成する。これ以外の構成及び製造 方法はチップ形3端子コンデンサ10と同様であるので、ここではその詳細な説 明は省略する。FIG. 4 is a schematic view showing a chip type three-terminal capacitor according to a fourth embodiment, (a) is a perspective view, (b) is a plan view, and (c) is a bottom view. Unlike the one shown in FIG. 1, two capacitor forming electrodes 12a and 12b having a predetermined width are formed on one main surface 11a of the ceramic single plate 11, and the earth connecting electrode 15a and the ceramic single plate 11a are formed. A thin film layer 16b having a predetermined area is formed at a predetermined location between the plate 11 and the thin film layer 16a (FIG. 1) is not formed. A chip type three-terminal capacitor 40 is constituted by including the ceramic single plate 11, the capacitance forming electrodes 12a, 12b and 13a, the end electrodes 14a and 14b, the ground connecting electrodes 15a and 15b, and the thin film layer 16b. When manufacturing the chip-type three-terminal capacitor 40, a glass paste having a lower relative dielectric constant than the ceramic single plate 11 is applied to a predetermined shape by screen printing at a predetermined position on the end face 11e of the ceramic single plate 11. The thin film layer 16b is formed as a result, and the glass paste is not applied to the one main surface 11a. Further, an electrode paste containing one of Ag, Al, Zn, and Ni is applied to two predetermined locations on the one main surface 11a in a predetermined shape by screen printing to form the capacitance forming electrodes 12a and 12b. To form. The rest of the configuration and manufacturing method are the same as those of the chip-type three-terminal capacitor 10, so a detailed description thereof will be omitted here.
【0033】 実施例4に係るチップ形3端子コンデンサ40では、容量形成用電極12a、 12b、13a、アース接続用電極15a、15b間により容量を形成すること ができ、3端子構造でありながらチップ化を図ることができるとともに、薄膜層 16bの形成により、容量形成用電極12a、12b、13aやアース接続用電 極15a、15bの形状を細くすることなく所望の静電容量を得ることができる 。この結果、実施例1のものの場合と略同様の効果を得ることができる。In the chip-type three-terminal capacitor 40 according to the fourth embodiment, a capacity can be formed between the capacity forming electrodes 12a, 12b and 13a and the ground connection electrodes 15a and 15b, and the chip type three-terminal capacitor 40 is used. By forming the thin film layer 16b, a desired capacitance can be obtained without thinning the shape of the capacitance forming electrodes 12a, 12b, 13a and the ground connection electrodes 15a, 15b. . As a result, it is possible to obtain substantially the same effect as that of the first embodiment.
【0034】 なお上記実施例4では、薄膜層16bがアース接続用電極15a側に形成され た場合を示したが、別の実施例ではアース接続用電極15b側に形成されたもの であってもよい。Although the thin film layer 16b is formed on the side of the ground connection electrode 15a in the fourth embodiment, it may be formed on the side of the ground connection electrode 15b in another embodiment. Good.
【0035】 また上記実施例4では、薄膜層16bがアース接続用電極15a側に形成され た場合を示したが、別の実施例では薄膜層が容量形成用電極12a及び/または 容量形成用電極12b側に形成されたものであってもよい。Although the thin film layer 16b is formed on the side of the ground connection electrode 15a in the fourth embodiment, the thin film layer is formed as the capacitance forming electrode 12a and / or the capacitance forming electrode in another embodiment. It may be formed on the side of 12b.
【0036】 また上記実施例4では、2個のアース接続用電極15a、15bが形成された 場合を示したが、別の実施例ではアース接続用電極15bが省略されたものであ ってもよい。Further, in the above-described fourth embodiment, the case where the two ground connection electrodes 15a and 15b are formed is shown, but in another embodiment, the ground connection electrode 15b may be omitted. Good.
【0037】 図5は実施例5に係るチップ形3端子コンデンサを示した摸式図であり、(a )は斜視図、(b)は平面図、(c)は底面図である。図2に示したチップ形3 端子コンデンサ20の容量形成用電極12aを含む一主面11a上には絶縁層5 1aが形成され、容量形成用電極13aを含む他の主面11b上には絶縁層51 bが形成されており、これらセラミックス単板11、容量形成用電極12a、1 3a、端部電極14a、14b、アース接続用電極15a、15b、薄膜層16 b、絶縁層51a、51bを含んでチップ形3端子コンデンサ50が構成されて いる。またチップ形3端子コンデンサ50を製造する場合、図1に示したチップ 形3端子コンデンサ10の製造工程で、容量形成用電極12a、13aを形成し た後、この容量形成用電極12a、13aを含む主面11a、11b上にガラス ペーストをスクリーン印刷により所定形状に塗布する。この後、温度が600〜 850℃の焼き付け処理を施し、絶縁層51a、51bを形成する。これ以外の 構成はチップ形3端子コンデンサ20と同様であり、製造方法はチップ形3端子 コンデンサ10の場合と同様であるので、ここではその詳細な説明は省略する。FIG. 5 is a schematic diagram showing a chip type three-terminal capacitor according to a fifth embodiment. (A) is a perspective view, (b) is a plan view, and (c) is a bottom view. An insulating layer 51a is formed on one main surface 11a including the capacitance forming electrode 12a of the chip type three-terminal capacitor 20 shown in FIG. 2, and an insulating layer 51a is formed on the other main surface 11b including the capacitance forming electrode 13a. The layer 51 b is formed, and these ceramic single plate 11, capacitance forming electrodes 12 a and 13 a, end electrodes 14 a and 14 b, ground connecting electrodes 15 a and 15 b, thin film layer 16 b, and insulating layers 51 a and 51 b are formed. The chip-type three-terminal capacitor 50 is configured to include it. When manufacturing the chip type three-terminal capacitor 50, after forming the capacitance forming electrodes 12a and 13a in the manufacturing process of the chip type three terminal capacitor 10 shown in FIG. 1, the capacitance forming electrodes 12a and 13a are formed. A glass paste is applied in a predetermined shape by screen printing on the main surfaces 11a and 11b including the glass paste. After that, baking treatment is performed at a temperature of 600 to 850 ° C. to form the insulating layers 51a and 51b. The other configurations are the same as those of the chip-type three-terminal capacitor 20, and the manufacturing method is the same as that of the chip-type three-terminal capacitor 10, and therefore detailed description thereof is omitted here.
【0038】 実施例5に係るチップ形3端子コンデンサ50では、実施例2のものと略同様 の効果を得ることができるとともに、容量形成用電極12a、13aへの湿気等 の侵入を防止することができ、容量形成用電極12a、13aの酸化や腐食等を 防止することでき、高い信頼性を確保することができる。しかも端部電極14a 、14b及びアース接続用電極15a、15bは絶縁層51a、51bに覆われ ずに露出しているため、IC基板等に表面実装する際、これら端部電極14a、 14b、アース接続用電極15a、15bの接続が絶縁層51a、51bによっ て妨げられるのを防止することができる。In the chip-type three-terminal capacitor 50 according to the fifth embodiment, substantially the same effect as that of the second embodiment can be obtained, and at the same time, the entry of moisture or the like into the capacitance forming electrodes 12a and 13a can be prevented. Therefore, it is possible to prevent oxidation and corrosion of the capacitance forming electrodes 12a and 13a and to ensure high reliability. Moreover, since the end electrodes 14a, 14b and the ground connection electrodes 15a, 15b are exposed without being covered by the insulating layers 51a, 51b, when the surface mounting is performed on the IC substrate or the like, the end electrodes 14a, 14b, ground It is possible to prevent the connection between the connection electrodes 15a and 15b from being hindered by the insulating layers 51a and 51b.
【0039】 なお別の実施例では、上記したいずれの実施例のものにおける容量形成用電極 12a、12b、13aを含む主面11a、11b上に、絶縁層51a、51b が形成されたものを用いることができる。In yet another embodiment, an insulating layer 51a, 51b is formed on the main surfaces 11a, 11b including the capacitance forming electrodes 12a, 12b, 13a in any of the above embodiments. be able to.
【0040】 また上記した実施例はいずれも、温度特性が良好で、かつ大容量を有する粒界 絶縁形の半導体磁器基板をセラミックス単板11に用いた場合について説明した が、表層絶縁形の半導体磁器基板を用いた場合においても、同様に適用すること ができる。In each of the above-described embodiments, the case where a grain boundary insulating semiconductor ceramic substrate having good temperature characteristics and a large capacity is used for the ceramic single plate 11 has been described. The same can be applied when a porcelain substrate is used.
【0041】[0041]
以上詳述したように本考案に係るチップ形3端子コンデンサ(1)にあっては 、容量形成用電極間や該容量形成用電極とアース接続用電極との間に容量を形成 することができ、3端子構造でありながらチップ化を図ることができるとともに 、薄膜層の形成により、前記容量形成用電極や前記アース接続用電極の形状を細 くすることなく所望の静電容量を得ることができる。この結果、ノイズを効果的 に除去することができるとともに、電流容量、ハンダ付け強度等の性能劣化を防 止することができる。また大量生産に適した簡単な構造にすることができ、製造 コストを削減することができる。またIC基板等に表面実装することができると ともに、実装される側の部品に端子挿入用孔を形成する工程をなくすことができ るため、実装の際の手間を省くことができ、製品としての電子機器のコストを削 減することができる。また前記容量形成用電極、前記端部電極及び前記アース接 続用電極を後付けにより形成することができるため、セラミックス単板と同時焼 結を行なう必要がなくなり、電極用材料として融点が低い比較的安価なAg等を 用いることができ、製造コストを削減することができる。 As described above in detail, in the chip-type three-terminal capacitor (1) according to the present invention, it is possible to form a capacitance between the capacitance forming electrodes or between the capacitance forming electrode and the ground connection electrode. Although it has a three-terminal structure, it can be made into a chip, and by forming a thin film layer, a desired capacitance can be obtained without making the shape of the capacitance forming electrode or the ground connection electrode thin. it can. As a result, noise can be effectively removed, and performance deterioration such as current capacity and soldering strength can be prevented. In addition, the structure can be simple and suitable for mass production, and the manufacturing cost can be reduced. In addition, it can be surface-mounted on an IC board, etc., and the step of forming a terminal insertion hole in the component on the side to be mounted can be eliminated. Can reduce the cost of electronic devices. Further, since the capacitance forming electrode, the end electrode, and the earth connection electrode can be formed afterwards, there is no need to perform simultaneous firing with the ceramic single plate, and the melting point of the electrode material is relatively low. Inexpensive Ag or the like can be used, and the manufacturing cost can be reduced.
【0042】 また、前記アース接続用電極及び端部電極の接続部分の数を増やすことができ るため、これらの接続を確実にすることができ、接続不良率を低減することがで き、高い信頼性を確保することができる。Further, since the number of connecting portions of the ground connection electrode and the end electrode can be increased, the connection between them can be ensured, and the connection failure rate can be reduced, which is high. The reliability can be secured.
【0043】 また、上記記載のチップ形3端子コンデンサ(1)において、端部電極が形成 された一組の端面を除く少なくとも一面に、アース接続用電極部分を除いて絶縁 層が形成されている場合には、チップ形3端子コンデンサ(1)と同様の効果を 得ることができるとともに、容量形成用電極への湿気等の侵入を防止することが でき、該容量形成用電極の酸化や腐食等を防止することでき、高い信頼性を確保 することができる。しかも前記端部電極及び前記アース接続用電極は前記絶縁層 に覆われずに露出しているため、IC基板等に表面実装する際、前記絶縁層によ って妨げられることなく、前記端部電極、前記アース接続用電極を接続すること ができる。In the chip-type three-terminal capacitor (1) described above, an insulating layer is formed on at least one surface excluding the set of end surfaces on which the end electrodes are formed, except for the ground connection electrode portion. In this case, it is possible to obtain the same effect as that of the chip-type three-terminal capacitor (1), prevent moisture from entering the capacitance forming electrode, and oxidize or corrode the capacitance forming electrode. Can be prevented and high reliability can be secured. Moreover, since the end electrode and the ground connection electrode are exposed without being covered by the insulating layer, the end portion is not hindered by the insulating layer when surface-mounted on an IC substrate or the like, and the end portion is not covered. It is possible to connect an electrode and the earth connection electrode.
【図1】本考案に係るチップ形3端子コンデンサの実施
例1を示した摸式図であり、(a)は斜視図、(b)は
平面図、(c)は底面図である。FIG. 1 is a schematic view showing a first embodiment of a chip-type three-terminal capacitor according to the present invention, (a) is a perspective view, (b) is a plan view, and (c) is a bottom view.
【図2】実施例2に係るチップ形3端子コンデンサを示
した摸式図であり、(a)は斜視図、(b)は平面図、
(c)は底面図である。2A and 2B are schematic diagrams showing a chip-type three-terminal capacitor according to a second embodiment, in which FIG. 2A is a perspective view and FIG.
(C) is a bottom view.
【図3】実施例3に係るチップ形3端子コンデンサを示
した摸式図であり、(a)は斜視図、(b)は平面図、
(c)は底面図である。3A and 3B are schematic views showing a chip-type three-terminal capacitor according to Embodiment 3, where FIG. 3A is a perspective view and FIG. 3B is a plan view.
(C) is a bottom view.
【図4】実施例4に係るチップ形3端子コンデンサを示
した摸式図であり、(a)は斜視図、(b)は平面図、
(c)は底面図である。4A and 4B are schematic views showing a chip-type three-terminal capacitor according to Embodiment 4, where FIG. 4A is a perspective view and FIG. 4B is a plan view.
(C) is a bottom view.
【図5】実施例5に係るチップ形3端子コンデンサを示
した摸式図であり、(a)は斜視図、(b)は平面図、
(c)は底面図である。5A and 5B are schematic views showing a chip-type three-terminal capacitor according to a fifth embodiment, in which FIG. 5A is a perspective view and FIG.
(C) is a bottom view.
【図6】従来の櫛形3端子コンデンサを模式的に示した
正面断面図である。FIG. 6 is a front sectional view schematically showing a conventional comb-shaped three-terminal capacitor.
10 チップ形3端子コンデンサ 11 セラミックス単板 11a、11b 主面 11c、11d、11e、11f 端面 12a、13a 容量形成用電極 14a、14b 端部電極 15a、15b アース接続用電極 16a 薄膜層 10 Chip Type 3 Terminal Capacitor 11 Ceramic Single Plate 11a, 11b Main Surface 11c, 11d, 11e, 11f End Face 12a, 13a Capacitance Forming Electrode 14a, 14b End Electrode 15a, 15b Ground Connection Electrode 16a Thin Film Layer
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 // H01G 4/255 Continuation of front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location // H01G 4/255
Claims (2)
なくとも1個の容量形成用電極が形成され、前記一主面
に形成された前記容量形成用電極の両端部に接続される
少なくとも2個の端部電極が一組の端面に形成され、前
記他の主面に形成された前記容量形成用電極に接続され
る少なくとも1個のアース接続用電極が他の一組の端面
の片面あるいは両面に形成されるとともに、前記セラミ
ックス単板に比べて低い誘電率を有する所定形状の薄膜
層が、前記セラミックス単板と少なくとも1個の前記容
量形成用電極及び/または前記アース接続用電極との間
に形成されていることを特徴とするチップ形3端子コン
デンサ。1. At least one capacitance-forming electrode is formed on each of both main surfaces of a ceramic single plate, and at least two capacitance-forming electrodes connected to both ends of the capacitance-forming electrode formed on the one main surface. End electrodes are formed on one set of end faces, and at least one ground connection electrode connected to the capacitance forming electrode formed on the other main face is provided on one or both sides of the other set of end faces. A thin film layer having a predetermined shape and having a lower dielectric constant than that of the ceramic single plate is formed between the ceramic single plate and at least one capacitance forming electrode and / or the earth connecting electrode. A chip-type three-terminal capacitor characterized by being formed.
少なくとも一面に、アース接続用電極部分を除いて絶縁
層が形成されていることを特徴とする請求項1記載のチ
ップ形3端子コンデンサ。2. The chip type 3 according to claim 1, wherein an insulating layer is formed on at least one surface excluding the set of end surfaces on which the end electrodes are formed, excluding a ground connection electrode portion. Terminal capacitor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6650393U JPH0736429U (en) | 1993-12-14 | 1993-12-14 | Chip type 3 terminal capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6650393U JPH0736429U (en) | 1993-12-14 | 1993-12-14 | Chip type 3 terminal capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0736429U true JPH0736429U (en) | 1995-07-04 |
Family
ID=13317703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6650393U Pending JPH0736429U (en) | 1993-12-14 | 1993-12-14 | Chip type 3 terminal capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0736429U (en) |
-
1993
- 1993-12-14 JP JP6650393U patent/JPH0736429U/en active Pending
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