JPH0736176B2 - Computer equipment - Google Patents
Computer equipmentInfo
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- JPH0736176B2 JPH0736176B2 JP61106089A JP10608986A JPH0736176B2 JP H0736176 B2 JPH0736176 B2 JP H0736176B2 JP 61106089 A JP61106089 A JP 61106089A JP 10608986 A JP10608986 A JP 10608986A JP H0736176 B2 JPH0736176 B2 JP H0736176B2
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- JP
- Japan
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- bus
- signal
- requester
- request
- arbiter
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、システム・バス上に存在する複数のバス・リ
クエスタと、適切なバス権をこれらのバス・リクエスタ
に与えるバス・アービタよりなる計算機装置に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION <Industrial Field of Application> The present invention relates to a computer including a plurality of bus requesters existing on a system bus and a bus arbiter that gives an appropriate bus right to these bus requesters. It relates to the device.
〈従来の技術〉 システム・バス上に複数のバス・リクエスタが存在する
計算機装置において、常にバスを占有するのは１つのバ
ス・リクエスタであるため、複数のバス・リクエスタが
同時にバス権を要求した場合は、予め定められた優先順
位に従ってバス・アービタが適切なバス・リクエスタに
バス権を与える調停動作を行なう。<Prior Art> In a computer device having a plurality of bus requesters on the system bus, one bus requester always occupies the bus, and therefore, a plurality of bus requesters simultaneously requested the bus right. In this case, the bus arbiter performs an arbitration operation in which the bus right is given to the appropriate bus requester according to a predetermined priority.
一般的には、１〜４程度のバス調停レベルを設けて優先
度を設定し、同一レベル内「デイジー・チェイン」によ
りバス・アービタに近いバス・リクエスタが優先度が高
いシステムを構成する。In general, a bus arbitration level of about 1 to 4 is provided to set priorities, and a bus requester close to the bus arbiter constitutes a high priority system by the "daisy chain" within the same level.
第３図にこのような「デイジー・チェイン」の構成図を
示し、第４図にその動作を表わすタイムチャートを示
す。FIG. 3 shows a block diagram of such a "daisy chain", and FIG. 4 shows a time chart showing its operation.
ここに示すような例は、例えば「COMPUTER DESIGN/Augu
st 1,1985」等の文献に詳しく記載されている。For example, the example shown here is "COMPUTER DESIGN / Augu
st 1, 1985 ”and the like.
この図において、１はバス調停を行なうバス・アービ
タ、21，22はバス・リクエスタで、システム・バスＢに
接続されている。この図ではバス・リクエスタは２個接
続されているが、通常、バス・リクエスタはシステム・
バスＢに複数個接続される。In the figure, reference numeral 1 is a bus arbiter that performs bus arbitration, and 2 1 and 2 2 are bus requesters, which are connected to a system bus B. In this figure, two bus requesters are connected, but normally a bus requester is a system
A plurality of buses B are connected.
バス・リクエスタ21，22は、システム・バス権を占有す
るために、バス・リクエスト信号R1，R2を発生する。The bus requesters 2 1 and 2 2 generate bus request signals R 1 and R 2 in order to occupy the system bus right.
例えば、バス・リクエスタ2iからバス・リクエスト信号
Riが送信されたとする。このバス・リクエスト信号R
iは、内部のＤフリップ・フロップ回路ffiのＤ端子へ与
えられるとともにバス・アービタ１に送信される。バス
・アービタ１はこのバス・リクエスト信号Riを受信する
と、システム・バスＢ占有許可信号として、バス・グラ
ント信号BGを出力する。For example, the bus request signal from the bus requester 2 i
Suppose R i is sent. This bus request signal R
i is sent to the bus arbiter 1 with applied to the D terminal of the internal D flip-flop circuit ff i. When the bus request signal R i is received, the bus arbiter 1 outputs the bus grant signal BG as the system bus B occupation permission signal.
このバス・グラント信号BGは、はじめにバス・アービタ
１に近いバス・リクエスタ21に与えられ、その内部のＤ
フリップ・フロップ回路ffiのクロック端子Ｃに与えら
れるとともに、遅延回路d1を介してゲート回路g1へ与え
られる。ゲート回路g1はアンド回路よりなり、遅延回路
d1出力とともにＤフリップ・フロップ回路ffiの▲
▼端子出力が与えられる。バス・リクエスタ21は内部に
バス・リクエストを発生していず、ゲート回路g1は、次
段のバス・リクエスタ22にバス・グラント信号BGo1を送
信する。同様にバス・リクエスタ22もバス・グラント信
号BGo2を出力し、順次バス・リクエスタ2iまでバス・グ
ラント信号BGoi-1が伝送され、バス・リクエスタ2iは、
このバス・グラント信号BGoi-1をブロックし、バス・グ
ラント・アクノリッジ信号BGACKをバス・アービタ１に
送信し、システム・バスＢを占有する。This bus grant signal BG is first given to the bus requester 21 close to the bus arbiter 1 and the internal D
Together provided to the clock terminal C of the flip-flop circuit ff i, applied to the gate circuits g 1 via a delay circuit d 1. The gate circuit g 1 is composed of an AND circuit and includes a delay circuit.
d 1 output with the D flip-flop circuit ff i of ▲
▼ Terminal output is given. The bus requester 2 1 does not internally generate a bus request, and the gate circuit g 1 transmits the bus grant signal BGo 1 to the bus requester 2 2 in the next stage. Similarly bus requester 2 2 also outputs a bus grant signal BGO 2, a bus grant signal BGO i-1 to sequentially bus requester 2 i is transmitted, the bus requester 2 i is
This bus grant signal BGo i-1 is blocked, the bus grant acknowledge signal BGACK is transmitted to the bus arbiter 1, and the system bus B is occupied.
ここで、それぞれのバス・リクエスタは、遅延時間τを
有する遅延回路ｄを有し、この遅延時間τは、それぞれ
のバス・リクエスタ内に設置されているＤフリップ・フ
ロップ回路端子出力が安定する時間よりも大きく設定
される。Here, each bus requester has a delay circuit d having a delay time τ, and this delay time τ is a time for which the output of the D flip-flop circuit terminal installed in each bus requester stabilizes. Is set larger than.
即ち、Ｄフリップ・フロップ回路は、そのデータ端子Ｄ
とクロック端子Ｃとの入力が競合した場合、過渡的にそ
の端子出力が不安定（metastable状態）になる時間
（〜数十ns）を有している。従って、この不安定な出力
が後段のバス・リクエスタに送信されると、複数のバス
・リクエスタにバス権が与えられる状態が発生し、この
システム全体が誤動作をする原因となる。この事態を回
避するために、遅延回路を用いてＤフリップ・フロップ
回路の出力が確定するまで、ゲート回路に与える出力を
遅延させる。That is, the D flip-flop circuit has its data terminal D
And the clock terminal C compete with each other for an input, the output of the terminal becomes transient (metastable state) (to several tens ns). Therefore, when this unstable output is transmitted to the subsequent bus requester, the bus right is given to a plurality of bus requesters, which causes the entire system to malfunction. In order to avoid this situation, a delay circuit is used to delay the output given to the gate circuit until the output of the D flip-flop circuit is determined.
しかしながら、上記のような手段にあっては、各バス・
リクエスタから出力されるバス・グラント信号BGoのタ
イミングが各バス・リクエスタ毎の遅れ時間Ｔ（Ｔ＞
τ）に依存するため、大システムで多段のデイジー・チ
ェインがある場合には、バス調停に多大の時間がかか
り、これはシステム・バスの無駄時間の増加となり、シ
ステム全体のパフォーマンスを低下させていた。However, with the above means, each bus
The timing of the bus grant signal BGo output from the requester is the delay time T (T> T) for each bus requester.
τ), it takes a lot of time for bus arbitration when there are many stages of daisy chains in a large system, which increases the dead time of the system bus and degrades the performance of the entire system. It was
〈発明が解決しようとする問題点〉 本発明が解決しようとする技術的な課題は、システム・
バス調停にかかる時間を短縮させることであり、その目
的は、計算機装置のパフォーマンスの向上を図ることで
ある。<Problems to be Solved by the Invention> The technical problems to be solved by the present invention are system
The purpose is to reduce the time required for bus arbitration, and the purpose thereof is to improve the performance of a computer system.
〈問題を解決するための手段〉 上述した問題を解決するための本発明は、システム・バ
スと、デイジー・チェイン方式で接続されて前記システ
ム・バスのバス権を要求する複数のバス・リクエスタ
と、前記バス・リクエスタへバス権を与えるバス・アー
ビタとからなる計算機装置において、前記バス・アービ
タに、前記バス・リクエスタから発生するバス・リクエ
スト信号を受信してこれに応じるリクエスト・ストロー
ブ信号を当該装置内の全ての前記バス・リクエスタに同
時に与え、更に、後述するラッチ手段の有する不安定状
態時間（τ）経過後にバス・グラント信号を最も近いバ
ス・リクエスタに与えるタイミング発生部を設け、当該
装置内の全ての前記バス・リクエスタに、内部で前記バ
ス・リクエスト信号が発生している場合は前記リクエス
ト・ストローブ信号によって前記バス・リクエスト信号
をラッチするラッチ手段と、前記ラッチ手段の出力と前
記バス・アービタまたは前段の前記バス・リクエスタか
らの前記バス・グラント信号とを入力し、前記ラッチ手
段に前記バス・リクエスト信号がラッチされている場合
は前記バス・グラント信号をブロックし、前記バス・リ
クエスト信号がラッチされていない場合は次段の前記バ
ス・リクエスタへバス・グラント信号を出力するゲート
回路とを設け、前記バス・リクエスタは前記バス・グラ
ント信号をブロックしたことにより前記システム・バス
のバス権を獲得することを特徴とする計算機装置であ
る。<Means for Solving the Problems> The present invention for solving the above problems includes a system bus, and a plurality of bus requesters connected in a daisy chain system and requesting the bus right of the system bus. A bus arbiter for giving a bus right to the bus requester, the bus arbiter receives a bus request signal generated from the bus requester, and sends a request strobe signal corresponding thereto to the bus request signal. A timing generator is provided for all the bus requesters in the apparatus at the same time, and further, a timing generating section for providing a bus grant signal to the nearest bus requester after an unstable state time (τ) of the latch means described later is provided. Before if the bus request signal is internally generated to all the bus requesters in Latch means for latching the bus request signal by a request strobe signal, an output of the latch means and the bus grant signal from the bus arbiter or the preceding bus requester, and the latch means. A gate circuit that blocks the bus grant signal when the bus request signal is latched, and outputs a bus grant signal to the next bus requestor when the bus request signal is not latched And the bus requester obtains the bus right of the system bus by blocking the bus grant signal.
〈作用〉 本発明の計算機装置において、バス・リクエスト信号を
受信したバス・アービタは、タイミング発生部よりリク
エスト・ストローブ信号を送信し、バス・リクエスタ内
のＤフリップ・フロップ回路の不安定状態時間より大き
い時間経てからバス・グラント信号を出力し、一方、リ
クエスト・ストローブ信号を受信した各バス・リクエス
タは、内部で発生するバス・リクエストをラッチし、各
バス・リクエスタのゲート回路の遅れのみでバス・グラ
ント信号を伝送する。<Operation> In the computer device of the present invention, the bus arbiter that receives the bus request signal transmits a request strobe signal from the timing generation unit, and detects the unstable state time of the D flip-flop circuit in the bus requester. Each bus requester that outputs the bus grant signal after a long time, while receiving the request strobe signal, latches the internally generated bus request, and the bus circuit is delayed only by the gate circuit of each bus requester. -Transmit the grant signal.
〈実施例〉 第１図に本発明を実施した計算機装置の例をブロック図
として示す。<Embodiment> FIG. 1 is a block diagram showing an example of a computer apparatus embodying the present invention.
第３図に示した従来の計算機装置の例と比較して、本発
明の計算機装置は、バス・アービタ１側にタイミング発
生部11を設け、バス・リクエスタ21，22側における遅延
回路d1，d2を取り去った点が異なる。Compared to example conventional computer system shown in FIG. 3, the computer system of the present invention, the timing generating portion 1 1 is provided to the bus arbiter 1 side, the delay circuit in the bus requester 2 1, 2 2 side The difference is that d 1 and d 2 are removed.
このタイミング発生部11は、バス・リクエスタからのバ
ス・リクエスト信号BRを入力して、リクエスト・ストロ
ーブ信号RSを発生し、Ｄフリップ・フロップ回路の有す
る不安定状態時間経過後にバス・グラント信号BGを出力
するように構成した回路である。The timing generating portion 1 1 inputs the bus request signal BR from the bus requester generates a request strobe signal RS, bus grant signal after lapse of instability time with the D flip-flop circuit BG Is a circuit configured to output.
バス・リクエスタ21，22側は、バス・アービタ１のリク
エスト・ストローブ信号RSを内部のＤフリップ・フロッ
プ回路のクロック端子Ｃに入力し、内部でバス・リクエ
スト信号が発生した場合は、このバス・リクエスト信号
をＤフリップ・フロップ回路ff1，ff2にラッチする。リ
クエスト・ストローブ信号RSを受けて、バス・リクエス
ト信号R1，R2をラッチする手段は、上記のようにＤフリ
ップ・フロップ回路の機能を利用する他に、別にラッチ
機能を有する回路等を用いても良い。The bus requesters 2 1 and 2 2 input the request strobe signal RS of the bus arbiter 1 to the clock terminal C of the internal D flip-flop circuit, and when the bus request signal is generated internally, this The bus request signal is latched in the D flip-flop circuits ff 1 and ff 2 . The means for receiving the request strobe signal RS and latching the bus request signals R 1 and R 2 uses not only the function of the D flip-flop circuit as described above but also a circuit having a latch function. May be.
このように構成した本発明の計算機装置の動作を第２図
のタイムチャートを用いて説明する。The operation of the computer system of the present invention thus configured will be described with reference to the time chart of FIG.
例えば、バス・リクエスタ2iからバス・リクエスト信号
Riが発生すると、このバス・リクエスト信号Riはバス・
アービタ１のタイミング発生部11に送信される。For example, the bus request signal from the bus requester 2 i
When R i occurs, this bus request signal R i
It is sent to the timing generator 1 1 of the arbiter 1.
タイミング発生部11はこのバス・リクエスト信号BRを受
けると、各バス・リクエスタにリクエスト・ストローブ
信号RSを送信する。各バス・リクエスタは、このリクエ
スト・ストローブ信号RSにより、自身のバス・リクエス
ト信号をＤフリップ・フロップ回路にラッチする。The timing generating portion 1 1 receives the bus request signal BR, sends a request strobe signal RS each bus requestor. Each bus requester latches its own bus request signal in the D flip-flop circuit by this request strobe signal RS.
さて、タイミング発生部11は、リクエスト・ストローブ
信号RS発生後、Ｄフリップ・フロップ回路の不安定状態
時間経過後にバス・グラント信号BGを出力する。このバ
ス・グラント信号BGは、遅延回路を介さずに直接バス・
リクエスタ21のゲート回路g1に与えられ、順次次段のバ
ス・リクエスタへ送信される。このとき、各バス・リク
エスタは、自身の内部にバス・リクエストが発生してい
なればバス・グラント信号BGoをパスさせ、内部にバス
・リクエストが発生しているバス・リクエスタ2iにバス
・グラント信号BGoが到達すると、バス・リクエスタ2i
はこの信号をブロックする。Now, the timing generation unit 1 1, after the request strobe signal RS generated, after the unstable state time of the D flip-flop circuit outputs a bus grant signal BG. This bus grant signal BG is directly connected to the bus
Applied to the gate circuits g 1 requester 2 1, it is transmitted sequentially to the next stage of the bus requestor. At this time, each bus requester passes the bus grant signal BGo if no bus request is generated inside itself, and the bus grant is issued to the bus requester 2 i that internally generates a bus request. When the signal BGo arrives, the bus requester 2 i
Blocks this signal.
このとき、バス・グラント信号BGoが一つのバス・リク
エスタをパスするのに要する時間Ｔ′はゲート回路の遅
れのみであり、第３図に示した従来の計算機装置の各バ
ス・リクエスタの遅れＴよりも小さくなる。即ち、Ｔ′
＝Ｔ−τである。At this time, the time T ′ required for the bus grant signal BGo to pass through one bus requester is only the delay of the gate circuit, and the delay T of each bus requester of the conventional computer device shown in FIG. Will be smaller than. That is, T '
= T- [tau].
時間ＴまたはＴ′はバス・リクエスタの数だけ累積され
るから、大きなシステムになるほどその効果は大きくな
る。Since the time T or T'is accumulated by the number of bus requesters, the effect becomes larger as the system becomes larger.
バス・リクエストを発生し、そのバス・リクエストがバ
ス・グラント信号BGを受け取り、バス・グラント・アク
ノリッジBGACKを出力するまでの時間がバス調停にかか
る時間である。The time required for bus arbitration is the time from when a bus request is generated, the bus request receives the bus grant signal BG, and the bus grant acknowledge BGACK is output.
このように、本発明の計算機装置は、各バス・リクエス
タのゲート回路の遅れのみでバス・グラント信号を伝送
でき、従来の計算機装置に比べてバス調停時間が短くな
る。As described above, the computer system of the present invention can transmit the bus grant signal only by delaying the gate circuit of each bus requester, and the bus arbitration time becomes shorter than that of the conventional computer system.
〈発明の効果〉 本発明の計算機装置において、バス・リクエスト信号を
受信したバス・アービタは、タイミング発生部よりリク
エスト・ストローブ信号を送信し、バス・リクエスタ内
のＤフリップ・フロップ回路の不安定状態時間より大き
い時間経てからバス・グラント信号を出力し、一方、リ
クエスト・ストローブ信号を受信した各バス・リクエス
タは、内部で発生するバス・リクエストをラッチし、各
バス・リクエスタのゲート回路の遅れのみでバス・グラ
ント信号を伝送するので、システム・バス調停にかかる
時間を短縮させることができ、計算機装置のパフォーマ
ンスの向上を図ることができる。<Effects of the Invention> In the computer device of the present invention, the bus arbiter that receives the bus request signal transmits a request strobe signal from the timing generation unit, and the unstable state of the D flip-flop circuit in the bus requester. Each bus requester that outputs the bus grant signal after a time longer than the time, while receiving the request strobe signal, latches the internally generated bus request and only delays the gate circuit of each bus requester. Since the bus grant signal is transmitted by, the time required for system bus arbitration can be shortened, and the performance of the computer device can be improved.
また、各バス・リクエスタ毎に遅延回路を設ける必要が
ないので、各バス・リクエスタの回路構成が簡単になる
という効果を奏する。Further, since it is not necessary to provide a delay circuit for each bus requester, there is an effect that the circuit configuration of each bus requester becomes simple.
第１図は本発明を実施した計算機装置のブロック図、第
２図は本発明の計算機装置の動作を表わすタイムチャー
ト、第３図は従来の計算機装置のブロック図、第４図は
従来の計算機装置の動作を表わすタイムチャートであ
る。 １…バス・アービタ、11…タイミング発生部、21，22…
バス・リクエスタ、d1，d2…遅延回路、ff1，ff2…Ｄフ
リップ・フロップ回路、g1，g2…ゲート回路、Ｂ…シス
テム・バス。1 is a block diagram of a computer apparatus embodying the present invention, FIG. 2 is a time chart showing the operation of the computer apparatus of the present invention, FIG. 3 is a block diagram of a conventional computer apparatus, and FIG. 4 is a conventional computer. 6 is a time chart showing the operation of the device. 1 ... Bus arbiter, 1 1 ... Timing generator, 2 1 , 2 2 ...
Bus requester, d 1 , d 2 ... Delay circuit, ff 1 , ff 2 ... D flip-flop circuit, g 1 , g 2 ... Gate circuit, B ... System bus.
Claims (1)
式で接続されて前記システム・バスのバス権を要求する
複数のバス・リクエスタと、前記バス・リクエスタへバ
ス権を与えるバス・アービタとからなる計算機装置にお
いて、前記バス・アービタに、前記バス・リクエスタか
ら発生するバス・リクエスト信号を受信してこれに応じ
るリクエスト・ストローブ信号を当該装置内の全ての前
記バス・リクエスタに同時に与え、更に、後述するラッ
チ手段の有する不安定状態時間（τ）経過後にバス・グ
ラント信号を最も近いバス・リクエスタに与えるタイミ
ング発生部を設け、当該装置内の全ての前記バス・リク
エスタに、内部で前記バス・リクエスト信号が発生して
いる場合は前記リクエスト・ストローブ信号によって前
記バス・リクエスト信号をラッチするラッチ手段と、前
記ラッチ手段の出力と前記バス・アービタまたは前段の
前記バス・リクエスタからの前記バス・グラント信号と
を入力し、前記ラッチ手段に前記バス・リクエスト信号
がラッチされている場合は前記バス・グラント信号をブ
ロックし、前記バス・リクエスト信号がラッチされてい
ない場合は次段の前記バス・リクエスタへバス・グラン
ト信号を出力するゲート回路とを設け、前記バス・リク
エスタは前記バス・グラント信号をブロックしたことに
より前記システム・バスのバス権を獲得することを特徴
とする計算機装置。1. A system bus, a plurality of bus requestors connected in a daisy chain system to request the bus right of the system bus, and a bus arbiter for giving the bus right to the bus requester. In a computer device, the bus arbiter receives a bus request signal generated from the bus requester, and applies a request strobe signal corresponding thereto to all the bus requesters in the device at the same time. The latching means has a timing generation unit for giving a bus grant signal to the nearest bus requester after the lapse of the unstable state time (τ), and internally requests the bus request to all the bus requesters in the device. If a signal is being generated, the bus request is sent by the request strobe signal. Latch means for latching a signal, the output of the latch means and the bus grant signal from the bus arbiter or the bus requester in the previous stage are input, and the bus request signal is latched in the latch means. If the bus request signal is not latched, a gate circuit that outputs a bus grant signal to the next stage bus requester is provided if the bus request signal is not latched, and the bus requester is A computer apparatus which acquires the bus right of the system bus by blocking the bus grant signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106089A JPH0736176B2 (en) | 1986-05-09 | 1986-05-09 | Computer equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106089A JPH0736176B2 (en) | 1986-05-09 | 1986-05-09 | Computer equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62263558A JPS62263558A (en) | 1987-11-16 |
| JPH0736176B2 true JPH0736176B2 (en) | 1995-04-19 |
Family
ID=14424820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61106089A Expired - Lifetime JPH0736176B2 (en) | 1986-05-09 | 1986-05-09 | Computer equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736176B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56121126A (en) * | 1980-02-26 | 1981-09-22 | Toshiba Corp | Priority level assigning circuit |
-
1986
- 1986-05-09 JP JP61106089A patent/JPH0736176B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62263558A (en) | 1987-11-16 |
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