JPH07336686A - 画像圧縮の連なり内での量子化係数決定回路 - Google Patents

画像圧縮の連なり内での量子化係数決定回路

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JPH07336686A
JPH07336686A JP7148414A JP14841495A JPH07336686A JP H07336686 A JPH07336686 A JP H07336686A JP 7148414 A JP7148414 A JP 7148414A JP 14841495 A JP14841495 A JP 14841495A JP H07336686 A JPH07336686 A JP H07336686A
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Abstract

(57)【要約】 【目的】 画像マクロブロック圧縮の連なりに組み込ま
れた量子化器に加えられる量子化係数を決定する回路を
開示する。 【構成】 一番目のカウンタは圧縮の連なりにより圧縮
される各マクロブロックのビット数を計算する。一番目
のアキュムレータは一番目のカウンタと目標値により与
えられる値の差を集積し、量子化係数に対応した値を与
える。マイクロプロセッサはＮ個のマクロブロックで一
番目のアキュムレータに初期値と目標値を与える。現在
の圧縮プロセスを特徴ずけるパラメータはマイクロプロ
セッサが一番目のアキュムレータに与えられる初期値と
目標値を決めるように決定される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＭＰＥＧまたはＨ．２６
１標準による画像圧縮回路に使用される量子化器、より
詳細には使用される量子化係数を決定する回路に関す
る。
【０００２】
【従来の技術】ＭＰＥＧおよびＨ．２６１標準によれ
ば、各画像は１６×１６画素の正方形により処理されて
いる。四つの８×８画素の輝度ブロックおよび二つの８
×８画素の色ブロックにより構成されている“マクロブ
ロック”は各正方形に対応している。“輝度画素”およ
び“色画素”の用語は表現を容易にするため使用されて
いる（画素は実際には輝度および色画素の組合せであ
る）。
【０００３】図１はＭＰＥＧおよびＨ．２６１標準によ
る画像圧縮の連なりの一部を表している。この連なりに
はブロックによりマクロブロックを処理する離散的コサ
イン変換（ＤＣＴ）回路１０が含まれている。ＤＣＴ回
路１０は各ブロックに対し係数が急速に０に近づくマト
リクスを与えており、このマトリクス内での係数の位置
はマトリクスの左上方角から離れている。
【０００４】量子化器１２はＤＣＴ回路１０により与え
られる係数を処理している。量子化は正の量子化係数Ｑ
による割り算を行なう。割り算器の目的は、ＤＣＴ回路
１０により与えられるマトリクス内で０に近づく係数を
打ち消すためである。
【０００５】量子化器１２の出力はジグザグ走査（Ｚ
Ｚ）およびラン／レベル符号化（ＲＬＣ）を行なう回路
１４に加えられている。ジグザグ走査は量子化されたマ
トリクスを走査し、二つのゼロでない係数の間の連続し
たゼロの係数の長い系列を与えている。ＲＬＣは一番目
の組が連続したゼロの係数の数を表し、二番目の組が次
の一番目のゼロでない係数を表している数の組を与えて
いる。
【０００６】可変長符号化（ＶＬＣ）回路１６は回路１
４により与えられる組を受ける。ＶＬＣ回路１６は頻繁
に生ずる組を短い符号に、めったに生じない組を長い符
号に置き換える。各符号は二つのバスＣおよびＬの上で
ＶＬＣ回路１６により与えられている。バスＣは一般に
はバスのライン数より少ないバスの決定数を符号に与え
る。バスＬは符号長を与えており、符号がバスＣの上で
有効に使用するラインの数を示している。
【０００７】パック回路１８はＶＬＣ回路１６により与
えられる符号をバスＣの未使用のビットを取り除くこと
により並置する。並置された符号は圧縮データＣＤを構
成している。
【０００８】データ圧縮を行なう場合の大きな問題点は
量子化係数Ｑを選択することにある。ＭＰＥＧおよび
Ｈ．２６１標準では各マクロブロックで係数Ｑの修正が
行なわれるが、該係数を選択するためいかなる特別な法
則も勧告されていない。
【０００９】係数Ｑの値は従来は各マクロブロックを圧
縮することにより得られるビット数の関数として選択さ
れている。既に示したように、パック回路は係数Ｑを計
算する回路２０に圧縮された各マクロブロックのビット
数を与えている。マクロブロック当たりのビット数は例
えばＶＬＣ回路により各マクロブロックに加えられる符
号の長さＬを計算することにより得られる。
【００１０】図１は量子化係数Ｑを決定する従来の方法
であり、以下ではターゲット法と呼ぶ。この方法によ
り、圧縮された各マクロブロックに対する所要のビット
数を示し、実際の数が目標値に近づくようにするため各
マクロブロックで回路２０により量子化係数を調整する
ターゲットすなわち目標値が設定される。
【００１１】図２は処理されるマクロブロックＭＢの数
の関数として、圧縮された画像のビット数の有効な変化
オーバー時間を実線で表している。マクロブロックに対
する目標値を選択することにより点線で示すように理論
的な直線の変化オーバー時間が決定される。
【００１２】一番目の画像マクロブロックの処理の前
に、量子化係数Ｑが初期化される。一番目のマクロブロ
ックはこの量子化係数Ｑと決定された傾きに基づき増加
するビット数で処理されている。
【００１３】一番目のマクロブロックが処理されるとす
ぐに、ビット数が目標値と比較され、量子化係数は差に
比例して修正される。代表的な例では、ビット数は目標
値より多く、量子化係数は増加する。
【００１４】実際には、ターゲット法のような方法の処
理系列および負帰還系列（回路２０）に生ずる遅延時間
のため、一番目のマクロブロックの終わりで計算される
量子化係数の値は二番目のマクロブロックに加えるのに
十分遅くなるように決定される；該値は三番目のマクロ
ブロックのみに加えられる。遅延時間は連続したマクロ
ブロックがしばしば同じであるので殆ど悪くない。
【００１５】この方法では、画像のビット数の有効な変
化量が理論的な変化量に対し上下に変化し、各マクロブ
ロックで変化する変化量の傾きは目標値により定まる理
論的な変化量に近づく。
【００１６】目標値が全ての画像に対し同じになるよう
に決定される時、このターゲット法は有線系で容易に実
現できるので好ましい。しかし、圧縮の品質は画像毎に
非常に異なる。
【００１７】この欠点を避けるため、前の画像を処理す
る間に決定される基準に従い、ある画像から他の画像に
対し目標値を修正することを行なった使用者がいる。し
かし、この方法は有線系の実現が非常に複雑で、そのソ
フトウエアの実行も遅くリアルタイムの圧縮を行なうこ
とができない。
【００１８】画像に一定の目標値を与えることは画像に
ある種々のレベルの複雑性により画像圧縮の品質が変化
する。
【００１９】
【課題を解決するための手段】本発明の目的は特に簡単
な構造を有する量子化係数を決定し、複雑な方法に基づ
く量子化係数を特に高速に決定する回路を提供すること
である。
【００２０】本発明の他の目的は目標値が単一の画像内
で変化するターゲット法を実施する回路を提供すること
である。
【００２１】本発明の更に他の目的は単一の構造で量子
化係数を決定する多数の異なる方法を実施する回路を提
供することである。
【００２２】これらの目的を実施するため、本発明の実
施態様ではハードウエアにより高速で実行される簡単な
機能を実施し、ソフトウエアにより低速で実行される複
雑な機能を実施する回路を提供している。特に該回路
は、目標値が一定である処理をハードウエアにより実施
し、該目標値は、レジスタの内容がある画像から次の画
像に対し変化する目標値を決定し、目標値をある画像内
で変化するようにするプログラムを実行するマイクロプ
ロセッサにより修正されるレジスタ内に記憶されてい
る。
【００２３】本発明はより詳細にはマクロブロックによ
り画像を圧縮するための連なりに含まれた量子化器に加
えられ、圧縮の連なりにより圧縮された各マクロブロッ
クのビット数を計数する一番目のカウンタと；一番目の
カウンタと目標値により与えられる各値の差を初期値か
ら集積し、量子化係数に対応した値を与える一番目のア
キュムレータと；少なくとも各画像において一番目のア
キュムレータに初期値を与え、Ｎが画像内に含まれたマ
クロブロック数より小さい数の時、Ｎ個のマクロブロッ
クにおいて目標値を与えるマイクロプロセッサと；現在
の圧縮処理を特徴づけるパラメータを与え、マイクロプ
ロセッサが一番目のアキュムレータに与えられる初期値
と目標値を決めることを特徴とし、マイクロプロセッサ
によりアクセスされる手段と；を含む量子化係数の決定
回路を対象としている。
【００２４】本発明のある実施態様によれば、前述の手
段は、Ｎ個の圧縮マクロブロックの各グループ内でビッ
ト数を計数する二番目のカウンタと；Ｎ個のマクロブロ
ックの各グループ用として使用される量子化係数を集積
する二番目のアキュムレータと；Ｎ個のマクロブロック
の各グループの終わりでマクロブロックに割り込みを行
い、マイクロプロセッサが二番目のカウンタと二番目の
アキュムレータの内容を読み出しこれらの内容により一
番目のアキュムレータに与えられる初期値と目標値を計
算する制御回路を含んでいる。
【００２５】本発明のある実施態様によれば、該回路
は、一番目のアキュムレータの内容とマクロブロックが
アクセス可能なレジスタ内に含まれる利得を受けるマル
チプレクサを含み、該マルチプレクサの出力が量子化係
数を与えることを特徴としている。
【００２６】本発明のある実施態様によれば、該回路
は、圧縮マクロブロックの各ブロック内でビット数を計
数する三番目のカウンタを含み、該三番目のカウンタに
より与えられる数をマイクロプロセッサがアクセスで
き、各画像に対し二段階のモードを有している。一番目
の段階の間にマイクロプロセッサがブロック当たりのビ
ット数を計算し二番目の段階の間にマルチプレクサに与
えられる利得を決定する。
【００２７】
【実施例】図３は、図１と同じ素子を同じ参照番号で示
している。本発明では、量子化器１２に加えられる量子
化係数Ｑの計算回路２０が与えられている。図３は本発
明の回路２０による実施態様を示している。
【００２８】本発明によれば、計算回路２０は例えば各
マクロブロックで頻繁に実行され、更に量子化係数を決
定する殆どの方法に共通である有線接続の簡単な機能で
実施されるように設計されている。これらの機能は特に
一定の目標値から量子化係数Ｑを決定することに関して
いる。更に本発明によれば、例えばこの目標値は、各画
像または各画像の部分に対し頻繁には実行する必要がな
い複雑な機能を実施するマイクロプロセッサにより、各
画像または各画像の部分を再調整するのに使用される。
これらの複雑な機能は、例えば前の画像の処理の間に与
えられる特徴から処理される画像の目標値を決定するこ
とである。これらの機能は使用者または他の回路により
プログラムされ、計算回路２０の単一の構造で実現でき
る。
【００２９】一つの実施態様によれば、計算回路２０に
はマクロブロック当たりのビットの目標値が記憶されて
いるレジスタ３０が含まれている。パック回路１８が与
えるマクロブロック当たりのビット数と目標値３０の間
の差はマクロブロックが処理される毎にレジスタ３２に
蓄積される。これを行なうため、レジスタ３２はレジス
タ３２の出力と、パック回路１８が与えるマクロブロッ
ク当たりのビット数と、引き算の入力で目標値３０とを
受ける加算器３４の出力をマクロブロック同期信号ＳＭ
Ｂの速度で記憶している。レジスタ３２の内容は、例え
ば画像処理の開始毎に、規則的に初期値にリセットされ
る。
【００３０】同期信号ＳＭＢは、例えばマクロブロック
の可変長符号のそれぞれの始めで、ＶＬＣ回路１６によ
り与えられる。
【００３１】各マクロブロックのビット数は、（図示し
ていない）レジスタ内でＶＬＣ回路１６によりバスＬの
上に与えられる符号長を蓄積することにより得られ、該
符号長は各マクロブロックで信号ＳＭＢによりリセット
される。
【００３２】量子化器１２に与えられる量子化係数Ｑは
レジスタ３８内に記憶される利得にレジスタ３２の出力
を乗ずる乗算器３６の出力により構成されている。ＭＰ
ＥＧおよびＨ．２６１標準では量子化係数Ｑに対し最大
制限が必要であるので、乗算器の出力は飽和回路４０に
より最大値に制限される。
【００３３】前述のフィードバック系列には全ての処理
された画像に対し一定の目標値を用いたターゲット法を
使用している。
【００３４】しかしこの実施態様では、目標値のレジス
タ３０はバスＰＢＵＳを通りマイクロプロセッサ４２に
接続されており、これによりマイクロプロセッサ４２は
目標値を変更できる。本回路では、Ｎが１と画像のマク
ロブロックの数の間で使用者が選択した数の時、使用者
または他の回路がＮ個のマクロブロックのユニットによ
り目標値を変更できる。数Ｎが小さくなれば、各画像の
品質が均一であることにより画像圧縮の品質が高くなる
が、より多くのマイクロプロセッサ４２が使用される。
このように、使用者は所要の品質とマイクロプロセッサ
の数の間でトレイドオフを行なうことになる。
【００３５】数Ｎは、例えば電源が投入される毎にレジ
スタ内に数Ｎを書き込むマイクロプロセッサ４２により
アクセスされる制御回路４４のレジスタに記憶されてい
る。制御回路４４はマクロブロック同期信号ＳＭＢを受
け、この信号からＮ個のマクロブロックユニットの同期
（ＳＮＭＵ）信号とＮ個のマクロユニットの終了（ＥＮ
ＭＵ）信号を発生する。信号ＥＮＭＵはＮ個のマクロブ
ロックの各ユニットの終了の前、例えばユニットの最後
のマクロブロックの始まりでアクティブにされ、該アク
ティブ状態はマイクロプロセッサ４２の割り込みリクエ
ストＩＲＱを作る。マイクロプロセッサ４２は新しい目
標値を計算し、レジスタ３０に書き込むことによりそれ
ぞれの割り込みを処理する。
【００３６】目標値を計算するため、従来の方法では前
の画像を圧縮する間に与えられるビット数と同じく前の
画像のマクロブロックに使用される平均量子化係数Ｑａ
ｖｇのようなパラメータが必要であった。
【００３７】本発明のある実施態様による回路により平
均量子化係数Ｑａｖｇと当該ビット数は各画像ではなく
Ｎ個のマクロブロックの各ユニットで加えられる。これ
らのパラメータは次のユニットの目標値を定めるため使
用すること、すなわち各画像用のパラメータは次の画像
のユニットの目標値を定めるため記憶することができ
る。
【００３８】マイクロプロセッサ４２の各割り込みで、
平均の量子化係数Ｑａｖｇはレジスタ４６の中にあり、
当該ユニットのビット数はレジスタ４８の中にある。
【００３９】レジスタ４６は各マクロブロックで使用さ
れている量子化係数を累積する。これを行なうため、レ
ジスタ４６はマクロブロック同期信号ＳＭＢによりイネ
ーブルにされ、レジスタ４６の内容と量子化係数Ｑを加
える加算器５０の出力を受けている。
【００４０】各マクロブロックで、レジスタ４８はパッ
ク回路１８により与えられるマクロブロック当たりのビ
ット数を累積する。これを行なうため、レジスタ４８は
マクロブロック同期信号ＳＭＢによりイネーブルにさ
れ、レジスタ４８の内容とマクロブロック当たりのビッ
ト数とを加える加算器５２の出力を受けている。
【００４１】レジスタ４６と４８はマクロブロックユニ
ットの同期信号ＳＮＭＵによりリセットされる。
【００４２】レジスタ４６と４８に記憶されたパラメー
タは各割り込みで読み出し、パラメータの関数、すなわ
ち前の画像を処理する間に記憶されたパラメータの関数
として新しい目標値を計算しレジスタ３０に書き込むマ
イクロプロセッサ４２によりアクセスされる。
【００４３】平均量子化係数Ｑａｖｇと当該ビット数か
ら目標値を計算する方法は沢山ある；それらの方法はこ
こでは記載しない。
【００４４】画像の各部分で（例えば、Ｎ個のマクロブ
ロックの各ユニットで）目標値を変更することができる
ことにより、画像の複雑な部分に高い目標値を割り当
て、複雑性の少ない画像の部分に低い目標値を割り当て
画像の圧縮品質を均一にすることができる。
【００４５】既に述べたように、マイクロプロセッサ４
２の各割り込みはＮ個のマクロブロックのユニットの処
理を終了する前、例えばユニットの最後のマクロブロッ
クの始まりで発生する。この動作モードによりマイクロ
プロセッサ４２は次の画像を処理する前にレジスタ３０
内で目標値を更新する時間を有することができる。ある
場合には、マイクロプロセッサはレジスタ３０の内容を
更新する十分な時間を有しない場合がある。これにより
生ずる問題を避けるため、マイクロプロセッサ４２はレ
ジスタ３０の内容を変更するとすぐ、制御回路４４のレ
ジスタ内のビットをイネーブルにする。次のビットが始
まる前にこのビットがイネーブルにされなければ、処理
はこのビットがイネーブルされるまで割り込まれる。
【００４６】この動作モードでは、平均量子化係数Ｑａ
ｖｇと当該ビット数は実際にはＮ個のマクロブロックの
各ユニットに対しＮ−１個のマクロブロックについて計
算される。二つの連続したマクロブロック、特にユニッ
トの最後の二つのマクロブロックは通常は類似している
ので、これは目標値の計算に影響を殆ど与えない。
【００４７】反対に、数Ｎが１に選択されていれば、該
回路は平均量子化係数Ｑａｖｇ（この場合、量子化係数
Ｑ）と一番目のマクロブロックに与えられるビット数が
三番目のマクロブロックに割り当てられた目標値を計算
するのに使用される回路である。
【００４８】既に示したように、レジスタ３２と３８は
バスＰＢＵＳに接続されており、マイクロプロセッサ４
２が各割り込みでレジスタ３８内でフィードバックの連
なりの利得を変更し、レジスタ３２内で初期の累積値を
決定することができる。
【００４９】量子化係数の計算回路により各画像に対し
二段階のプロセスで量子化係数Ｑを計算する従来の方法
を容易にしかも効率良く実施できる。
【００５０】画像の二段階の処理は、一番目の段階の間
固定量子化係数を用いて得られる各圧縮画像ブロックの
ビット数を計算することから成る。量子化係数の補正係
数はここには記載しない種々の従来の方法により各マク
ロブロックに対し決定される。元の画像も圧縮された二
番目の段階の間、量子化係数は通常フィードバックの連
なりにより決定されるが、各マクロブロックにおいて一
番目の段階の間に与えられる当該補正係数により変更さ
れる。
【００５１】二段階の処理を行なうため、マイクロプロ
セッサ４２は制御回路４４のレジスタの当該ビットをイ
ネーブルにする。一番目の段階の間、量子化係数に対応
するレジスタ３０の内容は、変更されない（例えば、信
号ＳＭＢはこのレジスタをイネーブルされない）。ブロ
ック当たりのビット数は（例えば、ＶＬＣ回路により与
えられる）ブロック同期信号ＳＢによりイネーブルにさ
れる先き入れ／先き出し（ＦＩＦＯ）タイプのメモリ５
４に与えられている。ブロック当たりのビット数は、例
えば（図示していない）レジスタ内でＶＬＣ回路により
バスＬに与えられる符号長を累積することにより与えら
れ、該レジスタは各ブロックで信号ＳＢによりリセット
される。ＦＩＦＯメモリ５４の大きさは少なくとも６Ｎ
である。マイクロプロセッサ４２の各割り込みで、マイ
クロプロセッサはＦＩＦＯメモリ５４をクリアにし、二
番目の段階の間その内容の関数として補正を決定し当該
Ｎ個の量子化係数を作る。
【００５２】二番目の段階の間、量子化係数Ｑは該回路
により決定され、マイクロプロセッサ４２により各マク
ロブロックでレジスタ３８内に含まれる利得が変更され
る。これを行なうため、レジスタ３８は大きさが少なく
ともＮの利得を有するＦＩＦＯメモリであることが好ま
しい。マイクロプロセッサ４２は各割り込みにおいてＦ
ＩＦＯメモリ３８を利得がＮの新しい連なりで満たす。
利得はマクロブロック同期信号ＳＭＢの速度で乗算器３
６に与えられている。
【００５３】図４は、本発明による計算回路により得ら
れたビット数の代表的な変化量対処理されたマクロブロ
ックの数を示している。図４は、図２と同様に点線で目
標値により決定される理想の変化量を表し、実線で実際
の変化量を表している。
【００５４】図４は点線で示す理想の変化量が目標値の
変化に従い各Ｎ個マクロブロックでゆっくり変化してい
ることが図２と異なる。
【００５５】本発明の１つの特別な実施態様を記載した
が、当業者は種々の入れ替え、変更および改善を容易に
行なうことができる。このような入れ替え、変更および
改善は本開示の一部であり、本発明の内容および範囲内
にある。従って、前述の記載は一例であり、これには制
限されない。
【図面の簡単な説明】
【図１】ＭＰＥＧおよびＨ．２６１による画像圧縮の連
なりの一部
【図２】圧縮の間における画像のビット数の変化量
【図３】量子化係数を決定するため連なりに使用されて
いる本発明の回路の実施態様
【図４】図３の回路により圧縮される画像のビット数の
変化量
【符号の説明】
１０ 離散的コサイン変換（ＤＣＴ）回路 １２ 量子化器 １４ ジグザグ（ＺＺ）走査とラン／レベル符号化（Ｒ
ＬＣ）を行なう回路 １６ 可変長符号化（ＶＬＣ）回路 １８ パック回路（ＰＡＣＫ） ２０ 量子化係数Ｑの計算回路 ３０、３２ レジスタ ３４ 加算器 ３６ 乗算器 ３８ レジスタ ４０ 飽和回路 ４２ マイクロプロセッサ ４４ 制御回路 ４６、４８ レジスタ ５０、５２ 加算器 ５４ ＦＩＦＯタイプのメモリ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 画像マクロブロック圧縮の連なり内に組
    み込まれた量子化器（１２）に加えられ、 圧縮の連なりにより圧縮された各マクロブロックのビッ
    ト数を計数するための一番目のカウンタ（１８）と、 一番目のカウンタと目標値（３０）により与えられる各
    値の差を初期値から集積し、量子化係数に対応した値を
    与える一番目のアキュムレータ（３２、３４）と、 少なくとも各画像において一番目のアキュムレータに初
    期値を与え、Ｎが画像内に含まれたマクロブロック数よ
    り小さい数の時、Ｎ個のマクロブロックにおいて目標値
    を与えるマイクロプロセッサ（４２）と、 現在の圧縮処理を特徴づけるパラメータを与え、マイク
    ロプロセッサが一番目のアキュムレータに与えられる初
    期値と目標値を決めることを特徴とし、マイクロプロセ
    ッサによりアクセスされる手段（４６、４８）と、を含
    む量子化係数（Ｑ）の決定回路。
  2. 【請求項２】 前記の手段が、 Ｎ個の圧縮マクロブロックの各グループ内でビット数を
    計数する二番目のカウンタ（４８、５２）と、 Ｎ個のマクロブロックの各グループ用として使用される
    量子化係数を集積する二番目のアキュムレータ（４６、
    ５０）と、 Ｎ個のマクロブロックの各グループの終わりでマクロブ
    ロック（４２）の割り込み（ＩＲＱ）を発生し、マイク
    ロプロセッサが二番目のカウンタと二番目のアキュムレ
    ータの内容を読み出し一番目のアキュムレータに与えら
    れる初期値と目標値を前記内容の関数として計算する制
    御回路（４４）と、を含む請求項１の回路。
  3. 【請求項３】 一番目のアキュムレータ（３２、３４）
    の内容とマクロブロックがアクセス可能なレジスタ（３
    ８）内に含まれる利得を受ける乗算器（３６）を含み、
    該乗算器の出力が量子化係数（Ｑ）を与えることを特徴
    とする請求項１の回路。
  4. 【請求項４】 圧縮マクロブロックの各ブロック内でビ
    ット数を計数する三番目のカウンタ（１８）を含み、三
    番目のカウンタにより与えられる数をマイクロプロセッ
    サ（４２）がアクセスでき、各画像に対し二段階のモー
    ドで動作し、一番目の段階の間にマイクロプロセッサが
    ブロック当たりのビット数を計算し二番目の段階の間に
    前記乗算器（３６）に与えられる利得を決定することを
    特徴とする請求項３の回路。
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