JPH07336391A

JPH07336391A - パケット交換網

Info

Publication number: JPH07336391A
Application number: JP13651295A
Authority: JP
Inventors: Hans-Juergen Reumermann; ロイメルマンハンス−ユールゲン; Wageningen Andries Van; ファンワヘニンヘンアンドリース
Original assignee: Koninklijke Philips Electronics NV; Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1994-06-03
Filing date: 1995-06-02
Publication date: 1995-12-22
Also published as: EP0685949A2; EP0685949A3; US6128297A

Abstract

(57)【要約】【目的】パケット交換網における交換（結合）装置用
の主メモリコントローラを提供する。【構成】パケット交換網における結合装置(18)は補助
ラインによって到着するパケットをバッファするための
主メモリ(19)と、この主メモリに格納すべきパケット用
のアドレスを発生し、且つパケットの書込み及び読取り
操作を制御する主メモリコントローラ(20)と、この主メ
モリコントローラにより制御され、中継ラインを介して
パケットを移送するデマルチプレクサ(21)とを具えてい
る。主メモリコントローラ(20)は書込み操作用アドレス
を発生するアドレスメモリ(45)と、各中継ラインに割当
てられ、アドレスメモリ(45)が発生したアドレスをバッ
ファするためのバッファ(42 〜44) と、復号化装置(66)
とを具えている。復号化装置は、パケットの宛先に応じ
てアドレスを格納すべきバッファ(42 〜44) を選択し、
主メモリ(19)から読取り操作用のアドレスを発生するバ
ッファ(42 〜44) を選択し、且つそれに応じてデマルチ
プレクサ(21)を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は少なくとも１つの交換装
置を具え、この交換装置が： −補助ラインにより到着するパケットをバッファするた
めの主メモリと； −前記主メモリにパケットを格納させるアドレスを発生
し、且つパケットの書込み及び読取り操作を制御するた
めの主メモリコントローラと； −前記主メモリコントローラによって制御され、中継ラ
インによりパケットを移送するためのデマルチプレクサ
と；を具えているパケット交換網に関するものである。

【０００２】

【従来の技術】斯種のパケット交換網はドイツ国ハイデ
ルベルク所在のＲ．ｖ． Deckers社により１９９３年に
出版された Gerd Siegmund著による“ＡＴＭ−Die Tech
nik des Breitband-ＩＳＤＮ”の第１６９〜１７６頁か
ら既知である。ここに述べられている交換（結合）装置
は非同期転送モードで作動する。非同期転送モードが交
換網に用いられる場合、ペイロード、例えば電話、ビデ
オ又は音声信号はディジタル信号処理用の回路を経て固
定長さのブロックで送信される。固定長さのブロックと
は、所定数のバイト（例えば５３バイト）を包含するセ
ルのことである。各セルは、例えば５バイトの長さを有
するヘッダフィールドと、ペイロードを収容する例えば
４８バイトの長さを有する情報フィールドとを包含して
いる。斯様なヘッダフィールドは、経路指定標識、誤り
認識データ及び制御データ用に利用することができる。
経路指定標識とはトランク識別子及びリンク識別子のこ
とを意味する。ＶＣＩ（仮想チャネル識別子）とも称さ
れるリンク識別子は交換網におけるセルの宛先に関する
記述を包含する。セルを伝送するのには、仮想チャネル
識別子に応答する仮想チャネルを利用することができ
る。一般にＶＣＩは変換点と連絡がとれる度毎に変更さ
れる。様々な仮想チャネルのトランクグループは仮想経
路（パス）と称される。仮想経路はトランク識別子によ
って識別される。斯様な仮想経路は仮想経路識別子（Ｖ
ＰＩ）により呼出される。セルは連続的に定められた時
間周期に割当てられる。このような時間周期の長さは転
送成分の基礎として用いられるクロック速度に依存す
る。利用できるペイロードがない場合には、空のセル、
即ちペイロードのないセルが斯様な時間周期にて伝送さ
れる。ペイロードを包含しているセルはペイロードセル
と称される。上記交換装置は主メモリ原理に基づくもの
である。到達する全てのセルは主メモリに書込まれる
か、この主メモリの出力端子から読取られる。この場
合、セルをコピーすることもできる。主メモリコントロ
ーラは主メモリ内のセルに注目し、この主メモリの書込
み及び読取り操作を制御する。交換装置の回路構成につ
いては前記文献にはそれ以上説明されていない。

【０００３】

【発明が解決しようとする課題】本発明の目的はパケッ
ト交換網、特にこのパケット交換網における主メモリの
原理に従って作動する交換装置用の主メモリコントロー
ラを提供することにある。

【０００４】

【課題を解決するための手段】本発明は、冒頭にて述べ
た種類のパケット交換網において、前記主メモリコン
トローラが： −書込み操作用アドレスを発生するためのアドレスメモ
リと； −各中継ラインに割当てられ、前記アドレスメモリよっ
て発生されるアドレスをバッファするためのバッファ
と； −アドレスを格納さすべきバッファをパケットの宛先に
応じて選択し、前記主メモリから読取らせるアドレスを発生させるため
のバッファを選択し、且つ前記バッファの選択に応じて
前記デマルチプレクサを制御する、符号化装置；とを具
えていることを特徴とする。

【０００５】本発明によるパケット交換網の主メモリコ
ントローラは、アドレスメモリと、複数個のバッファ
と、復号化装置とを具えている。パケットを主メモリに
書込まなければならない場合には、アドレスメモリがそ
のパケットを格納すべきメモリ領域用のアドレスを発生
する。パケット交換網が非同期モードで作動する場合、
メモリ領域の大きさは全て同じとする。連続するパケッ
トの長さが異なる（バイト数が異なる）場合には、メモ
リ領域の大きさを最長使用可能パケットの長さに合わせ
ることができる。各パケットを書込む前に各パケットの
長さを確定し、そのパケットの長さに基づいてメモリ領
域の大きさを決定することもできる。主メモリコントロ
ーラにおけるバッファの個数は中継ラインの数に依存す
る。例えば８本の中継ラインを主メモリに結合させる場
合には、８個のバッファを使用可能にする必要がある。
書込み操作用にアドレスメモリにて発生されるアドレス
は、格納パケットを包含する中継ラインに割当てられる
バッファにてバッファされる。復号化装置はセルに付随
する経路指定標識に基づいてパケットの宛先を決定する
と共に書込み操作用のアドレスを格納するバッファを選
択する。

【０００６】復号化装置はさらに、主メモリからのパケ
ットの読取りも制御する。ついで、復号化装置は主メモ
リに供給される読出すべきバッファアドレス用のバッフ
ァを予定した順序でリリースする。例えば、復号化装置
はアドレスを各バッファに収容すべきとする必須条件の
もとでバッファを周期的にリリースすることができる。
バッファがアドレスを収容していない場合には、そのバ
ッファはスキップさせる。読取り操作用のアドレスを発
生させる場合には、リリースされたバッファに割り当て
られる中継ラインが、読出されたパケットを収容するよ
うにデマルチプレクサを同時に制御する。主メモリの全
メモリ領域を均一に使用できるようにするために、前記
アドレスメモリが： −読取り操作に用いられ、且つ前記バッファから来るア
ドレスを受取り；且つ −全アドレスの最初の送出後に、前記バッファにより実
行される順に別のアドレスを発生する；ようにする。

【０００７】アドレスメモリはＦＩＦＯ原理（先入れ、
先出し）に従って作動し、即ち再び入力されるアドレス
は、それらの到着順に送出される。セルを１つ以上の宛
先に移送しなければならない場合には、アドレスを１つ
以上のバッファに書込むようにする。このアドレスは、
それが全てのバッファから読取られるまではアドレスメ
モリに供給することができない。これは主メモリコント
ローラに含まれる使用可能度メモリ、ゲート回路又はゲ
ートコントローラにより行われる。使用可能度メモリは
バッファに収容されているセルのコピー回数のカウント
値を記憶するのに用いられる。バッファがリリースされ
る場合、ゲート回路はバッファから読取られるアドレス
を転送するのに用いられる。ゲートコントローラはカウ
ント値を減分し、そのカウント値が予定値と一致する場
合にゲート回路をリリースするのに用いられる。

【０００８】復号化装置は評価回路、書込みデコーダ及
び読取りデコーダを具えている。評価回路はパケットに
加えた経路指定標識に基づく宛先を評価するのに用いら
れ、評価回路からの宛先を受取る書込みデコーダは書込
みサイクル中に、アドレスをバッファする作用をするバ
ッファをリリースするのに用いられる。読取りデコーダ
は読取りサイクル中にバッファを予定した順序でリリー
スして、アドレスを読出すことができる。

【０００９】パケット交換網は非同期転送モード（ＡＴ
Ｍ）で作動するローカルエリアネットワークとして構成
し、固定長のパケット（セル）を伝送するようにするこ
とができる。このようなローカルエリアネットワークは
ネットワークインタフェースを介して送信及び受信環状
ラインに結合される複数の局を具えている。各ネットワ
ークインタフェースは補助ラインを介して少なくとも１
つの受信環状ライン、少なくとも１つの局及び少なくと
も１つのコントローラに結合されると共に中継ラインを
介して少なくとも１つの送信環状ライン、少なくとも１
つの局及び少なくとも１つのコントローラに結合される
結合装置を具えている。

【００１０】ローカルエリアネットワークのネットワー
クインタフェースにおける結合装置は入力マルチプレク
サを具えており、これは補助ラインから来るセルを主メ
モリに移送し、且つ各セルに加えられた経路指定標識を
主メモリコントローラに向けるのに用いられる。入力マ
ルチプレクサは、少なくとも１つの受信環状ライン、少
なくとも１つの局及び少なくとも１つのコントローラか
らのセルの到着を調整する受信コントローラにより制御
される。デマルチプレクサは主メモリの出力を少なくと
も１個のコントローラ、少なくとも１個の送信環状ライ
ン及び少なくとも１つの局に結合させるのに用いられ
る。デマルチプレクサは主メモリコントローラの読取り
デコーダを制御するのにも用いられる。

【００１１】標準化提案又は条例にならって、セルのヘ
ッダフィールドにおける所定ビットはＶＣＩ（仮想チャ
ネル識別子）用及びＶＰＩ（仮想経路識別子）用にリザ
ーブされる。ＶＣＩは仮想チャネルを指定し、ＶＰＩは
仮想経路を指定する。セルのヘッダフィールドにおける
ＶＣＩ用にリザーブされるビットは、チャネルの識別、
チャネルのタイプ及びセルのタイプについての情報を包
含し、ＶＰＩ用にリザーブされるビットはアドレスにつ
いての情報を包含する。受信コントローラに結合された
受信回路ではＶＣＩから経路指定標識が決定されて、こ
れがセルに加えられる。経路指定標識は入力マルチプレ
クサにて分離されて、主メモリコントローラに供給され
る。

【００１２】本発明は非同期転送モード（ＡＴＭ）で作
動するローカルエリアネットワーク用のネットワークイ
ンタフェースにも関するものであり、このインタフェー
スは局並びに送信及び受信環状ラインに結合され、且つ
結合装置を具えている。この結合装置は： −前記局又は制御装置から少なくとも受信環状ラインで
届くセルをバッファするための主メモリと； −書込み操作用に前記主メモリにアドレスを供給するア
ドレスメモリ及び前記送信環状ラインと、局と、制御装
置とに割当てられ、前記アドレスメモリによって発生さ
れたアドレスをバッファするための少なくとも１個のバ
ッファを具えている主メモリコントローラと； −セルの宛先に応じてアドレスを格納すべきバッファを
選択し、読取り操作用のアドレスを発生するためのバッ
ファを選択し、且つ前記バッファの選択に応じて、セル
を少なくとも送信環状ライン、局及び制御装置に移送す
るためのデマルチプレクサを制御たるための、符号化装
置と；を具えている。

【００１３】

【実施例】図１は、各々が割当てられたネットワークイ
ンタフェース５〜８を介して環状ラインに結合されてい
る４つの局１〜４を具えているローカルエリアネットワ
ークとして配置されるパケット交換網の実施例を示す。
局１〜４は、例えばそれぞれテレビ電話、パーソナルコ
ンピュータ、又はワークステーション或いは電話とする
ことができる。局１〜４又はネットワークインタフェー
ス５〜８からそれぞれ到来するメッセージ又は情報信号
はセルによって非同期転送モードで伝送される。１つの
セルは５バイトのヘッダフィールド及び４８バイトの情
報フィールドを包含する。セルのヘッダフィールドに含
まれる情報は、特に交換機能部をアドレス指定し、且つ
実行させるのに用いられる。

【００１４】図２は受信環状ライン１１及び送信環状ラ
イン１２を介して別のネットワークインタフェースに結
合されると共に内部接続ライン１３及び１４により局
１，２，３又は４に結合されるネットワークインタフェ
ース１０を詳細に示したブロック図である。ネットワー
クインタフェース１０内に含まれる受信回路１５は受信
環状ライン１１からセルストリームを受信する。受信回
路１５内のバッファ（図示せず）では、セルストリーム
が少なくとも内部クロック信号に適合化され、セルがバ
ッファされ、セルのヘッダフィールドが評価され、この
ヘッダフィールドの情報が変更され、且つセルに経路指
定標識（タグ）が付け加えられる。経路指定標識は少な
くともネットワークインタフェース１０内のセルの宛先
（例えば送信環状ライン１２）を含んでいる。

【００１５】受信回路１５は経路指定テーブル１６に接
続されており、このテーブル１６はセルのヘッダフィー
ルドにおける情報に応じて受信回路１５にデータを供給
する。この目的のために、ヘッダフィールドにおけるデ
ータの所定部分は経路指定テーブル１６用のメモリアド
レスとして用いられ、テーブル１６はそのメモリアドレ
スに格納されているデータを受信回路１５に供給する。
例えば、新アドレスはセルのヘッダフィールドに挿入さ
れ、例えば２バイトの経路指定標識Ｗがセルに加えられ
る。

【００１６】受信回路１５の出力端子は、結合（交換）
装置１８の一部を成す入力マルチプレクサ１７に結合さ
れる。結合装置１８は主メモリ１９、主メモリコントロ
ーラ２０及びデマルチプレクサ２１も具えている。入力
マルチプレクサ１７はセルを主メモリ１９に向け、受信
したセルから経路指定標識Ｗを分離して、この経路指定
標識を主メモリコントローラ２０に移送する。

【００１７】入力マルチプレクサ１７は２つ以上の受信
回路２４及び２５からのセルも受信する。受信回路２４
には割当てられた局１，２，３又は４から内部接続ライ
ン１３を経てセルが供給され、受信回路２５には制御装
置２６からセルストリームが供給される。前記受信回路
１５と同様に作動する受信回路２４及び２５も経路指定
テーブル２７及び２８に接続されている。

【００１８】受信回路１５，２４及び２５はメッセージ
信号ＭＳＰによりセルの到着を受信コントローラ２９に
知らせる。受信コントローラ２９は選択信号ＳＥＬ１を
入力マルチプレクサ１７に送り、このマルチプレクサが
その入力端子のうちの１つを選択信号ＳＥＬ１に応答し
て主メモリ１９の入力端子に接続し、且つ主メモリに移
送されるセルの経路指定標識Ｗを主メモリコントローラ
２０に供給する。受信コントローラ２９はさらに、受信
回路１５，２４及び２５へのリリース信号を切り換え、
リリース信号は受信回路１５，２４又は２５から入力マ
ルチプレクサ１７にセルを読取らせる。受信コントロー
ラ２９は周期的に受信回路１５，２４又は２５をリリー
スさせて、セルを入力マルチプレクサ１７に読取らせ
る。受信回路１５，２４及び２５並びに受信コントロー
ラ２９と同様な受信回路及び受信コントローラは現在使
用されているパケット交換網に用いられる。

【００１９】主メモリコントローラ２０は書込み操作中
に書込みアドレスＡＤＳを主メモリ１９に供給し、且つ
書込みリリース信号ＳＢにより主メモリ１９をリリース
して、主メモリ１９にセルを書込めるようにする。その
前に、主メモリコントローラ２０はセルを格納すべきと
するメッセージを受信コントローラ２９からメッセージ
信号ＭＳＰにより受信しておく必要がある。読取りプロ
セスは受信した経路指定標識に応じて主メモリコントロ
ーラ２０にて制御される。読取り操作中には主メモリコ
ントローラ２０が主メモリ１９に読取りアドレスＡＤＬ
を供給し、且つ読取りリリース信号ＬＢにより主メモリ
１９をリリースしてこの主メモリ１９を読出せるように
する。

【００２０】主メモリ１９から読取られたセルはデマル
チプレクサ２１に供給され、このデマルチプレクサは送
信環状ライン１２か、内部接続ライン１４か、入力連想
（アネックス）記憶装置３０のいずれかにセルを移送す
る。セルが制御装置２６の一部を成す入力連想記憶装置
３０に到達した場合に、制御装置２６に含まれるアクセ
スコントローラ３１はメッセージ信号ＭＥＮにより適当
なメッセージを受取る。さらに、デマルチプレクサ２１
を制御する選択信号ＳＥＬ２及びＳＥＬ３も主メモリコ
ントローラ２０によりデマルチプレクサ２１に供給され
る。

【００２１】アクセスコントローラ３１は、入力連想記
憶装置３０に格納されているセルのうちのどのバイトを
アクセスコントローラ３１に結合されているバスシステ
ム３３に移送するかについての情報をテーブル３２から
受取る。さらに、選択バイトと一緒にテーブル３２から
来る追加情報Ｚ及び／又は追加情報Ｚは入力連想記憶装
置３０又はテーブル３２からバスシステム３３に供給す
ることができる。テーブル３２がバスシステム３３にど
んなデータを供給するかは、主メモリコントローラ２０
によって供給されるテーブルポインタＴＺに依存する。
テーブルポインタＴＺは経路指定標識Ｗに挿入され、こ
の経路指定標識は受信回路１５及び２４にてセルに加え
られる。主メモリコントローラ２０ではテーブルポイン
タＴＺが経路指定標識Ｗから分離され、バッファされて
からテーブル３２にアドレスとして供給される。

【００２２】セルのうちのバスシステム３３に供給され
ない部分は、受信回路２５とアクセスコントローラ３１
との間に配置した出力連想（アネックス）記憶装置３４
にアクセスコントーラ３１により移送される。バスシス
テム３３はバスコントローラ３５を具えており、これは
アクセスコントローラ３１と、例えば算術兼論理ユニッ
ト（ＡＬＵ）３６、少なくとも１個のインタフェース３
７、少なくとも１個のメモリモジュール３８及びメモリ
制御ユニット３９の如きバスシステム３３に接続される
他のユニットとの間のバストラヒックを制御する。イン
タフェース３７は、例えばワークステーション又はパー
ソナルコンピュータに情報を供給及び／又は移送するの
に用いられる。出力連想記憶装置３４では、バスシステ
ム３３によりアクセスコントローラ３１に供給されるバ
イト（セルの最初に処理される部分）が、入力連想記憶
装置３０により供給されて、バッファされるセルの残り
の分に接続される。出力連想記憶装置３４はセルを受信
できる時点をアクセスコントローラ３１に知らせる。

【００２３】図３は主メモリコントローラ２０の実施例
を示す。主メモリコントローラ２０に含まれる評価回路
４０は、入力マルチプレクサ１７によって供給される経
路指定標識Ｗから主メモリ１９に格納すべきセルの宛先
を取出し、この宛先についての情報を書込みデコーダ４
１に伝え、且つ所要に応じ、経路指定標識に含まれるテ
ーブルポインタＴＺをバッファ４２に伝送してバッファ
する。書込みデコーダ４１が受信コントローラ２９から
のメッセージ信号ＭＳＰを介してセルを格納すべき旨の
メッセージ及び後に説明する他の信号を受信した場合
に、この書込みデコーダ４１はリリース信号ＦＲ１，Ｆ
Ｒ２又はＦＲ３により３個のバッファ４２，４３及び４
４のうちの１つ又は数個をそれぞれリリースする。バッ
ファ４２，４３又は４４のうちのどのバッファをリリー
スするかは、セルの宛先に依存する。セルを送信環状ラ
イン１２に供給すべき場合には、アドレスメモリ４５に
よって供給されるアドレスを書込むためにバッファ４４
がリリースされる。セルの宛先が内部接続ライン１４で
ある場合には、バッファ４３がリリースされて、このバ
ッファ４３がアドレスメモリ４５から来るアドレスを書
込む。セルを入力連想記憶装置３０に供給すべき場合に
はバッファ４２がリリースされる。バッファ４２，４３
又は４４のうちのいずれか１つ又は数個を（セルのシン
グルパス又はマルチパス伝送用に）リリースすることが
できる。評価回路４０によって供給されるテーブルポイ
ンタＴＺは、バッファ４２がリリースされてアドレスを
書込むまでは、このバッファには書込まれない。

【００２４】アドレスメモリ４５によって発生されるア
ドレスはカウント値（セルのコピー回数）と一緒に使用
可能度メモリ６７にも格納される。アドレスメモリ４５
により発生されるアドレスにて格納させるカウント値は
カウントデコーダ６８により形成される。このために、
カウントデコーダ６８にはリリース信号ＦＲ１，ＦＲ２
及びＦＲ３を供給し、これらの信号からカウントデコー
ダ６８によって次表に従ってカウント値を形成する。

【００２５】

【表１】

【００２６】リリース信号ＦＲ１〜ＦＲ３は、これらの
信号がバッファ４２か、４３か、又は４４をリリースす
る場合に、値“１”を有する。例えば、リリース信号Ｆ
Ｒ３がバッファ４４をリリースし、且つリリース信号Ｆ
Ｒ１がバッファ４２をリリースする場合には、カウント
デコーダ６８にて１０進カウント値の“２”又は２進カ
ウント値の“１０”が形成される。アドレス及びカウン
ト値を使用可能度メモリ６７に書込む場合には、このメ
モリをリリース信号ＦＲ４により前もってリリースする
必要がある。このリリース信号ＦＲ４はリリース信号Ｆ
Ｒ１〜ＦＲ３からＯＲゲート６９を介して取出される。

【００２７】バッファ４２，４３又は４４に書込まれる
アドレスはマルチプレクサ４６の第１入力端子４７にも
供給される。マルチプレクサ４６の第１入力端子４７が
その出力端子４８に接続される場合に、主メモリコント
ローラ２０は書込みアドレスＡＤＳを主メモリ１９に供
給する。マルチプレクサ４６はクロック発生器５０か
ら、独立したクロック信号Ｔを受信するシンクロナイザ
４９による選択信号ＳＥＬ４を介して制御される。シン
クロナイザ４９は書込みサイクルＳ及び読取りサイクル
Ｌ（図４参照）を発生する。書込みサイクルＳの期間中
には、マルチプレクサ４６の出力端子４８が、その第１
入力端子４７を経てアドレスメモリ４５の出力端子に接
続される。書込みデコーダ４１は、セルをバッファ４
２，４３又は４４に書込むべき時点をメッセージ信号Ｍ
Ｓ（図４参照）によりシンクロナイザ４９に知らせる。
次いでシンクロナイザ４９はこの書込みサイクル中に、
バッファ４２〜４４をリリースさせて書込ませることが
できる旨をリリース信号ＦＳにより書込みデコーダ４１
に知らせる。シンクロナイザ４９はさらに書込みリリー
ス信号ＳＢを主メモリ１９へと切り換える。

【００２８】主メモリコントローラ２０はバッファ４
２，４３及び４４からの読取りを制御する読取りデコー
ダ５１も具えている。一般に、読取りデコーダ５１は３
つのリリース信号ＦＷ１，ＦＷ２及びＦＷ３によりバッ
ファ４２〜４４を交互にリリースして、これらのバッフ
ァに格納されているアドレスを読出せるようにする。し
かし、バッファ４２〜４４にアドレスがない場合には、
この空のバッファ４２，４３又は４４はリリースされな
い。アドレスが見つからなければ、各バッファ４２〜４
４はメッセージ信号ＥＬ１，ＥＬ２及びＥＬ３によりメ
ッセージを読取りデコーダ５１に送出する。

【００２９】読取りデコーダ５１はバッファ４２，４３
又は４４をリリースさせるべき時点をメッセージ信号Ｍ
Ｌ（図４参照）によりシンクロナイザ４９に知らせる。
読取りサイクルＬの場合にシンクロナイザ４９は、読取
りデコーダ５１がバッファ４２〜４４をリリースして、
アドレスを読出せる旨をリリース信号ＦＬにより読取り
デコーダ５１に知らせる。リリース信号ＦＷ１，ＦＷ２
及びＦＷ３によるリリース後には、バッファ４２，４３
又は４４からのアドレスがマルチプレクサ５２を介して
一方ではゲート回路７０に、他方ではマルチプレクサ４
６の第２入力端子５３に供給される。マルチプレクサ５
２は読取りデコーダ５１からの選択信号ＳＥＬ５も受信
する。バッファ４２が読取りデコーダ５１を介してリリ
ース信号を受信する場合には、このバッファ４２に格納
されているテーブルポインタＴＺがテーブル３２に供給
される。

【００３０】ゲート回路７０は使用可能度メモリ６７に
結合されているゲートコントローラ７１により制御され
る。アドレスがマルチプレクサ５２により供給される場
合に、このアドレスは使用可能度メモリ６７に供給され
る。使用可能度メモリ６７はリリース信号ＦＷ４により
リリースされ、ゲートコントローラ７１により前記マル
チプレクサ５２からのアドレスに格納されているカウン
ト値が読出される。論理モジュールによって形成される
ゲートコントローラ７１は次のプロシージャに照らして
説明することができる。即ち：１．使用可能度メモリ６７がリリース信号ＦＷ４により
リリースされる場合には、カウント値が減分される；２．新カウント値は使用可能度メモリ６７に格納され
る；３．新カウント値が０に等しいか？４．イエスの場合にはゲート回路を開く；５．ノーの場合にはゲート回路を閉じたままとする。

【００３１】リリース信号ＦＷ４によるリリース後に使
用可能度メモリ６７から受取られるカウント値はゲート
コントローラ７１にて減分される。この減分カウント値
は使用可能度メモリ６７に再び書込まれる。カウント値
が０に等しくなる場合には、ゲート回路７０が開くた
め、マルチプレクサ５２によって供給されたアドレスが
アドレスメモリ４５に達して、このメモリに書込まれ
る。カウント値が０に等しくない場合には、ゲート回路
７０が閉じたままとなる。カウントデコーダ６８によっ
て供給されるカウント値はセルのコピー回数を示す。こ
のカウント値が３に等しくなる場合には、セルを送信環
状ライン１２、内部接続ライン１４及び制御装置２６に
供給すべきである。リリース信号ＦＷ４はリリース信号
ＦＷ１，ＦＷ２及びＦＷ３を受信するＯＲゲート７２に
より形成される。

【００３２】リリース信号ＦＷ１，ＦＷ２及びＦＷ３は
選択信号ＳＥＬ２及びＳＥＬ３並びにアクセスコントロ
ーラ３１用のメッセージ信号ＭＥＮも形成し、このこと
はセルを入力連想記憶装置３０に書込ませるべきである
ことを意味している。アドレスメモリ４５はＦＩＦ０原
理（ＦＩＦ０＝先入れ：先出し）に従って作動する。全
てのアドレスが一旦読出されたら、再度入力されるアド
レスが到着順にアドレスメモリ４５により再び読出され
る。

【００３３】読取りサイクルＬの期間中には、マルチプ
レクサ４６の第２入力端子５３がその出力端子４８に接
続されるように選択コマンドＳＥＬ４（図４参照）が切
り換えられる。こうして、バッファ４２，４３又は４４
はアドレスをマルチプレクサ５２及び４６を介して主メ
モリ１９に読取りアドレスとして供給する。シンクロナ
イザ４９は読取りサイクルＬの期間中に主メモリ１９か
らセルを読取るようにする。この読取りの可能性は読取
り信号ＬＢにより主メモリ１９に知らされる。

【００３４】なお、評価回路４０、書込みデコーダ４
１、シンクロナイザ４９、クロック発生器５０及び読取
りデコーダ５１は復号化装置６６を形成すると言える。

【００３５】図５は結合装置１８から入力連想記憶装置
３０を介してセルを受取ると共に出力連想記憶装置３４
を介して結合装置１８にセルを供給するアクセスコント
ローラ３１の実施例を示す。制御装置２６の一部を成す
アクセスコントローラ３１はセル、セルの数バイト及び
／又はテーブル３２から来る追加情報Ｚをバスシステム
３３に向け、このバスシステム３３はバスコントローラ
３５、インタフェース３７、算術論理ユニット３６、メ
モリモジュール３８及びメモリコントローラ３９と共に
処理システムの一部を成す。さらに、アクセスコントロ
ーラ３１は出力連想記憶装置３４にセルを供給する。

【００３６】入力連想記憶装置３０におけるセル書込み
動作はカウンタ５３により制御され、このカウンタは選
択信号ＳＥＬ２により始動されて、入力連想記憶装置３
０用の書込みアドレスを発生する。入力連想記憶装置３
０も選択信号ＳＥＬ２によりリリースされてセルを入力
させる。入力連想記憶装置３０に格納されるセルのバイ
トはカウンタ５４によって読取られる。カウンタ５４は
アクセスコントローラ３１の一部を成し、比較器５５、
３個のレジスタ５６，５７及び５８、３個のマルチプレ
クサ５９，６０及び６１、データバンク６２、２個のダ
イレクトメモリアクセスコントローラ６３及び６４も同
様にコントローラ３１の一部を成す。

【００３７】テーブルポインタＴＺは、セルをデマルチ
プレクサ２１を介して入力連想記憶装置３０に伝送する
場合にテーブル３２に供給される。テーブル３２はテー
ブルポインタＴＺにより特定化されたアドレスで追加情
報Ｚ及び／又は入力連想記憶装置３０に格納すべきセル
の最初と最後の伝送すべきバイトのアドレス（ＥＢＹ，
ＬＢＹ）をアクセスコントローラ３１に供給する。テー
ブル３２によって供給される追加情報Ｚは選択信号ＳＥ
Ｌ２によりレジスタ５８に格納される。

【００３８】ダイレクトメモリアクセスコントローラ６
３は、セルを主メモリ１９から入力連想記憶装置３０に
書込む場合に、主メモリコントローラ２０からのメッセ
ージをメッセージ信号ＭＥＮにより受取る。従来のダイ
レクトメモリアクセスコントローラで通常行われるよう
に、ダイレクトメモリアクセスコントローラ６３は、バ
イトの転送が可能か、どうかバスシステム３３について
バスコントローラ３５に問合わせる。例えば、インタフ
ェース３７への斯様な転送がリリースされる場合には、
ダイレクトメモリアクセスコントローラ６３がこのこと
を開始信号Ｓ１により比較器５５に知らせる。開始信号
Ｓ１によりリリースされた後に比較器５５は、入力連想
記憶装置３０に格納済みの最初のバイトのアドレスＥＢ
Ｙがカウンタ５４及びレジスタ５７に書込まれ、伝送す
べき最終バイトのアドレスＬＢＹがレジスタ５６に書込
まれるようにする。

【００３９】ダイレクトメモリアクセスコントローラ６
３が一旦リリースされると、比較器５５はカウンタ５４
のカウント値Ａをレジスタ５６の内容Ｂと比較する。レ
ジスタ５６の内容Ｂがカウンタ５４のカウント値Ａより
も大きい場合には、比較器５５が発生する選択信号ＳＥ
Ｌ６がカウンタ５４を増分させ、入力連想記憶装置３０
をリリースしてバイトを読出せるようにし、且つ入力バ
ッファのバイトがマルチプレクサ５９の入力端子６５か
ら出力端子６６に到達し得るようにマルチプレクサ５９
を作動させる。カウンタ５４は入力連想記憶装置３０に
読取りプロセス用のアドレスを供給する。

【００４０】カウンタ５４の内容Ａがレジスタ５６の内
容Ｂに等しいことを比較器５５が立証する場合に、カウ
ンタ５４は選択信号ＳＥＬ６によりブロックされ、入力
連想記憶装置３０の読取りもブロックされる。選択信号
ＳＥＬ６はさらに、マルチプレクサ５９の第２入力端子
６７をその出力端子６６に接続する。追加情報Ｚがレジ
スタ５８に格納されている場合、この情報はダイレクト
メモリアクセスコントローラ６３に伝送される。

【００４１】ダイレクトメモリアクセスコントローラ６
３は、入力連想記憶装置３０からバスシステム３３にど
れ位のバイトを伝送するのかをデータバンク６２により
所定のフォーマットで知らされる。従って、書込み動作
の直後に比較器５５は最初と最後のバイトのアドレスＥ
ＢＹとＬＢＹとの差を計算する。この差をマルチプレク
サ６０の切り換え用に用いて、情報がデータバンク６２
から特定のフォーマットでダイレクトメモリアクセスコ
ントローラ６３に進むようにする。この情報が一旦ダイ
レクトメモリアクセスコントローラ６３に達すると、こ
のコントローラ６３はどれ位のバイトを伝送すべきかを
バスシステム３３又はバスコントローラ３５に知らせ
る。前記差が０に等しい場合には追加情報をマルチプレ
クサ５９により発生させる旨をデータバンク６２がダイ
レクトメモリアクセスコントローラ６３に知らせる。

【００４２】セルの数バイト又はセル全体は別のダイレ
クトメモリアクセスコントローラ６４を介してバスシス
テム３３に結合させたユニットから読取られる。バスコ
ントローラ３５は、セルのバイトをバスシステムに結合
させたユニットから出力連想記憶装置３４に伝送すべき
旨をバスシステム３３を介してダイレクトメモリアクセ
スコントローラ６４に知らせる。ダイレクトメモリアク
セスコントローラ６４は、出力連想記憶装置３４がメッ
セージ信号ＭＰＬによりセルを格納していることを前も
ってダイレクトメモリアクセスコントローラに知らせて
いる場合にのみバイトを出力連想記憶装置３４に送るこ
とができる。ダイレクトメモリアクセスコントローラ６
４が、バイトの伝送用意ができている場合には、その旨
がスタート信号Ｓ２により比較器５５に知らされる。

【００４３】比較器５５がスタート信号Ｓ２によりリリ
ースされた後にはカウンタ５４が０にセットされて、ア
ップカウントするようにリリースされる。カウンタ５４
は出力連想記憶装置３４での読取りプロセス用の全ての
アドレスを発生する。比較器５５はカウンタ５４の内容
Ａを、バスシステム３３に伝送すべき最終バイトのアド
レスを格納してあるレジスタ５６の内容Ｂ及びバスシス
テムに伝送すべき最初のバイトのアドレスを格納してあ
るレジスタ５７の内容Ｃと比較する。

【００４４】先ず、Ａ＝Ｂ＝Ｃ＝０か、Ａ＜Ｃ、Ａ＜
Ｂ、Ｂ＜５２か、Ａ＞Ｃ、Ａ＞Ｂ、Ａ≦５２の第１の場
合、入力連想記憶装置３０からの読取りが選択信号ＳＥ
Ｌ６によりリリースされる共にマルチプレクサ５９は、
その第１入力端子６５がその出力端子６６に接続される
ように配置される。この場合、カウンタ５４のアドレス
も用いられる。比較器５５は出力連想記憶装置３４及び
マルチプレクサ６１を制御するための２つ以上の選択信
号ＳＥＬ８及びＳＥＬ７を発生する。選択信号ＳＥＬ８
は上述した場合には、出力連想記憶装置３４を読出すべ
くリリースさせる。前記第１の場合には、選択信号ＳＥ
Ｌ７がマルチプレクサ５９からマルチプレクサ６１を経
て出力連想記憶装置３４へとバイトを進める。なお、カ
ウント値５２はカウンタ５４が０から計数し始める場合
に、セルに５３バイトが包含されている場合に得られ
る。

【００４５】第２の場合として、Ａ≧Ｃ、Ａ≦Ｂ、Ｂ＜
５２か、Ｃ＝Ｂ＝５２又はＡ＝５２の場合に、比較器５
５は入力連想記憶装置３０からの読取りがブロックされ
るように選択信号ＳＥＬ６を設定する。選択信号ＳＥＬ
７は、出力連想記憶装置３４がダイレクトメモリアクセ
スコントローラ６４からセルを受取るようにマルチプレ
クサ６１を制御する。

【００４６】カウンタ５４がカウント値５２を示す場合
に、このカウンタは比較器５５によってブロックされ
る。少なくとも選択信号ＳＥＬ８が変わって、セルの最
終バイトが出力連想記憶装置３４に書込まれた後には、
この出力連想記憶装置は書込みに関してはブロックされ
る。

【００４７】セルが出力連想記憶装置３４にてバッファ
される場合には、このことが受信回路２５に知らされ
る。セルを受信回路２５にて評価することができれば、
この回路はリリース信号ＳＥＬ９により出力連想記憶装
置３４からのセルの読取りをリリースする。さらに、カ
ウンタ６５を始動させて、これにより出力連想記憶装置
３４から読取り操作用のアドレスを発生させる。

【００４８】追加情報は、例えば料金配分用のような特
殊回線用のセルを計数する場合に、アクセスコントロー
ラ３１によってバスシステム３３に供給される。モニタ
目的に用いられるセルは、例えばセルの情報フィールド
の第１バイトにモニタ情報を含んでいる。この場合に
は、ヘッダフィールドと、情報フィールドの第１バイト
だけをアクセスコントローラ３１によってバスシステム
に供給することができる。例えば、セルがＡＴＭ３／４
タイプのアダプテーションレイヤ（層）を伝送するの
に用いられる場合には、アクセスコントローラ３１によ
り情報フィールドの４４バイトをバスシステム３３に伝
送するようにする。

【図面の簡単な説明】

【図１】ローカルエリアネットワークとして構成される
パケット交換網の一例を簡単に示すブロック図である。

【図２】図１に示したローカルエリアネットワークに用
いることができるネットワークインタフェースの一例を
示すブロック図である。

【図３】ネットワークインタフェースに用いられる主メ
モリコントローラの一例を示すブロック図である。

【図４】図３に示した主メモリコントローラの動作説明
用の時間線図である。

【図５】ネットワークインタフェースに用いられるアク
セスコントローラの一例を示すブロック図である。

【符号の説明】

１〜４局５〜８，１０ネットワークインタフェース１１受信環状ライン１２送信環状ライン１３，１４内部接続ライン１５受信回路１６経路指定テーブル１７入力マルチプレクサ１８結合（交換）装置１９主メモリ２０主メモリコントローラ２１デマルチプレクサ２４，２５受信回路２７，２８経路指定テーブル２９受信コントローラ３０入力連想記憶装置３１アクセスコントローラ３２テーブル３３バスシステム３４出力連想記憶装置３５バスコントローラ３６算術兼論理ユニット３７インタフェース３８メモリモジュール３９メモリ制御ユニット４０評価回路４１書込みデコーダ４２，４３，４４バッファ４６マルチプレクサ４９シンクロナイザ５０クロック発生器５１読取りデコーダ５２マルチプレクサ５３，５４カウンタ５５比較器５６，５７，５８レジスタ５９，６０，６１マルチプレクサ６２データバンク６３，６４ダイレクトメモリアクセスコントローラ６６復号化装置６７使用可能度メモリ６８カウントデコーダ６９ＯＲゲート７０ゲート回路７１ゲートコントローラ７２ＯＲゲート

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9466−5ＫＨ０４Ｌ 11/20 Ｈ (72)発明者アンドリースファンワヘニンヘンオランダ国 6321 セーヴェーウェイルレブルフファンラールシュトラーセ 77

Claims

【特許請求の範囲】

【請求項１】少なくとも１つの交換装置（１８）を具
え、この交換装置が： −補助ラインにより到着するパケットをバッファするた
めの主メモリ（１９）と； −前記主メモリ（１９）にパケットを格納させるアドレ
スを発生し、且つパケットの書込み及び読取り操作を制
御するための主メモリコントローラ（２０）と； −前記主メモリコントローラ（２０）によって制御さ
れ、中継ラインによりパケットを移送するためのデマル
チプレクサ（２１）と；を具えているパケット交換網に
おいて、前記主メモリコントローラ（２０）が： −書込み操作用アドレスを発生するためのアドレスメモ
リ（４５）と； −各中継ラインに割当てられ、前記アドレスメモリ（４
５）よって発生されるアドレスをバッファするためのバ
ッファ（４２〜４４）と； −アドレスを格納さすべきバッファ（４２〜４４）をパ
ケットの宛先に応じて選択し、前記主メモリ（１９）から読取らせるアドレスを発生さ
せるためのバッファ（４２〜４４）を選択し、且つ前記
バッファの選択に応じて前記デマルチプレクサ（２１）
を制御する、符号化装置（６６）；とを具えていること
を特徴とするパケット交換網。
【請求項２】前記アドレスメモリ（４５）が： −読取り操作に用いられ、且つ前記バッファ（４２〜４
４）から来るアドレスを受取り；且つ −全アドレスの最初の送出後に、前記バッファ（４２〜
４４）により実行される順に別のアドレスを発生する；
ようにしたことを特徴とする請求項１に記載のパケット
交換網。
【請求項３】前記主メモリコントローラ（２０）が： −前記バッファ（４２〜４４）内に含まれるセルのコピ
ー回数に対するカウント値を格納するための使用可能度
メモリ（６７）と； −リリースされた場合に、バッファ（４２〜４４）から
読取ったアドレスを伝送するゲート回路（７０）と； −カウント値を減分し、且つカウント値と予定値とが位
置する場合に前記ゲート回路（７０）をリリースするた
めのゲートコントローラ（７１）と；を具えていること
を特徴とする請求項２に記載のパケット交換網。
【請求項４】前記復号化装置（６６）が、パケットに
加えた経路指定標識に基づく宛先を評価するための評価
回路（４０）と、この評価回路（４０）からの宛先を受
取り、バッファ（４２〜４４）がアドレスのバッファリ
ング用に作用する書込みサイクル中に前記バッファをリ
リースするのに用いられる書込みデコーダ（４１）とを
具えていることを特徴とする請求項１，２又は３のいず
れかに記載のパケット交換網。
【請求項５】前記復号化装置（６６）が、読取りサイ
クル中に前記バッファを予定した順序でリリースして、
アドレスを読出せるようにする読取りデコーダ（５１）
を具えていることを特徴とする請求項１〜４のいずれか
に記載のパケット交換網。
【請求項６】前記パケット交換網が、非同期転送モー
ド（ＡＴＭ）で作動して固定長さのパケット（セル）を
伝送するローカルエリアネットワークとして構成され、
このローカルエリアネットワークが、ネットワークイン
タフェース（５〜８）を介して送信及び受信環状ライン
（１１，１２）に結合される複数の局（１〜４）を具
え、各ネットワークインタフェース（５〜８）が、補助
ラインを経て少なくとも１つの受信環状ライン（１
１）、少なくとも１つの局（１〜４）及び少なくとも１
つの制御装置（２６）に結合されると共に中継ラインを
経て少なくとも１つの送信ライン（１２）、少なくとも
１つの局（１〜４）及び少なくとも１つの制御装置（２
６）に結合される結合装置（１８）を具えていることを
特徴とする請求項１〜５のいずれかに記載のパケット交
換網。
【請求項７】前記結合装置（１８）が、補助ラインか
ら来るセルを前記主メモリ（１９）に移送し、且つ各セ
ルに加えられている経路指定標識を分離して、この標識
を主メモリコントローラ（２０）に移送するのに用いら
れる入力マルチプレクサ（１７）を具え、受信コントロ
ーラ（２９）により少なくとも１つの受信環状ライン
（１１）からのセルが少なくとも１つの局（１〜４）に
届くようにし、且つ前記制御装置（２６）が前記入力マ
ルチプレクサ（１７）を制御すべく構成されるようにし
たことを特徴とする請求項６に記載のパケット交換網。
【請求項８】前記デマルチプレクサ（２１）が、前記
主メモリ（１９）により発生されるセルを少なくとも１
つの送信環状ライン（１２）と、少なくとも１つの局
（１〜４）と、少なくとも１つの制御装置（２６）とに
転送するのに用いられ、且つ前記主メモリコントローラ
（２０）の読取りデコーダ（５１）が前記デマルチプレ
クサ（２１）を制御するのに用いられるようにしたこと
を特徴とする請求項６又は７に記載のパケット交換網。
【請求項９】非同期転送モード（ＡＴＭ）で作動する
ローカルエリアネットワーク用のネットワークインタフ
ェース（５〜８）であって、局（１〜４）と、送信及び
受信ライン（１１，１２）とに結合され、結合装置（１
８）を具えているネットワークインタフェースにおい
て、前記結合装置（１８）が： −前記局（１〜４）又は制御装置（２６）から少なくと
も受信環状ライン（１１）で届くセルをバッファするた
めの主メモリ（１９）と； −書込み操作用に前記主メモリ（１９）にアドレスを供
給するアドレスメモリ（４５）及び前記送信環状ライン
（１２）と、局（１〜４）と、制御装置（２６）とに割
当てられ、前記アドレスメモリ（４５）によって発生さ
れたアドレスをバッファするための少なくとも１個のバ
ッファ（４２〜４４）を具えている主メモリコントロー
ラ（２０）と； −セルの宛先に応じてアドレスを格納すべきバッファ
（４２〜４４）を選択し、読取り操作用のアドレスを発生するためのバッファ（４
２〜４４）を選択し、且つ前記バッファの選択に応じ
て、セルを少なくとも送信環状ライン（１２）、局（１
〜４）及び制御装置（２６）に移送するためのデマルチ
プレクサ（２１）を制御たるための、符号化装置（６６）と；を具えていることを特徴とする
ネットワークインタフェース。