JPH07335771A - Ferroelectric element - Google Patents
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は強誘電体素子に関し、特
に強誘電体を用いた論理素子の構造を有する強誘電体素
子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ferroelectric element, and more particularly to a ferroelectric element having a structure of a logic element using a ferroelectric substance.
【０００２】[0002]
【従来の技術及び発明が解決しようとする課題】近年、
ＭＯＳ電界効果トランジスタと、強誘電体薄膜を絶縁膜
として用いた強誘電体キャパシタとを組み合わせた強誘
電体メモリが不揮発性メモリとして注目を浴びている。
また、強誘電体材料を電界効果トランジスタのゲート絶
縁膜として用いたＭＦＳ−ＦＥＴ構造の不揮発性メモリ
は、非破壊読み出し可能であり、メモリ接合素子が１ト
ランジスタで構成できることにより高集積化が可能であ
る。このように強誘電体薄膜を用いた素子の開発が盛ん
に行われている。2. Description of the Related Art In recent years,
A ferroelectric memory in which a MOS field effect transistor and a ferroelectric capacitor using a ferroelectric thin film as an insulating film are combined has attracted attention as a nonvolatile memory.
Further, the non-volatile memory of the MFS-FET structure in which the ferroelectric material is used as the gate insulating film of the field effect transistor can be read nondestructively, and the memory junction element can be composed of one transistor, so that high integration is possible. is there. In this way, the development of devices using ferroelectric thin films has been actively conducted.
【０００３】強誘電体材料は自発分極を有し、ヒステリ
シスループを示すのは周知の通りであり、この強誘電体
材料をキャパシタに用いることやゲート絶縁膜に使用す
ることで、不揮発性メモリが実現できる。例えば、従来
からある基本的なＭＦＳ−ＦＥＴ構造の強誘電体メモリ
を図７を用いて説明する。この強誘電体メモリは、Ｐ型
シリコン基板２１上に、ゲート絶縁膜として強誘電体膜
２７を介して、ゲート電極２４が形成されている。ま
た、ゲート電極２４の両端であって、シリコン基板２１
表面層に高濃度不純物領域としてソース２２及びドレイ
ン２３が形成され、それらソース２２及びドレイン２３
にソース電極２５及びドレイン電極２６が接続されてい
る。ソース２２とドレイン２３との間であって、ゲート
電極２４直下にチャネル領域２８が形成されて構成され
ている。It is well known that a ferroelectric material has spontaneous polarization and exhibits a hysteresis loop. By using this ferroelectric material for a capacitor or a gate insulating film, a nonvolatile memory can be obtained. realizable. For example, a conventional ferroelectric memory having a basic MFS-FET structure will be described with reference to FIG. In this ferroelectric memory, a gate electrode 24 is formed on a P-type silicon substrate 21 via a ferroelectric film 27 as a gate insulating film. The silicon substrate 21 is formed on both sides of the gate electrode 24.
A source 22 and a drain 23 are formed in the surface layer as high-concentration impurity regions, and the source 22 and the drain 23 are formed.
A source electrode 25 and a drain electrode 26 are connected to. A channel region 28 is formed between the source 22 and the drain 23 and directly below the gate electrode 24.
【０００４】このような、強誘電体メモリの動作原理を
簡単に説明する。図８及び図９は、強誘電体膜３１を上
部電極３２及び下部電極３３に挟持させ、強誘電体膜３
１に外部電界を加えた場合の動作原理を模式的に表した
ものである。図８は外部電界Ｅ１を上部電極３２及び下
部電極３３を用いて強誘電体膜３１に印加し、分極状態
を上向きに揃えることを示している。これを図６に示し
たヒステリシスループにより説明すると、強誘電体膜３
１に電圧（＋Ｖ）を印加すると、分極状態はＡ点に相当
する。次に電圧を０とすると、残留分極（＋Ｐｒ）を保
持したＢ点の状態となる。The operating principle of such a ferroelectric memory will be briefly described. 8 and 9 show that the ferroelectric film 31 is sandwiched between the upper electrode 32 and the lower electrode 33, and
1 schematically shows the operating principle when an external electric field is applied to the device 1. FIG. 8 shows that the external electric field E1 is applied to the ferroelectric film 31 using the upper electrode 32 and the lower electrode 33 to align the polarization state upward. This will be described with reference to the hysteresis loop shown in FIG.
When a voltage (+ V) is applied to 1, the polarization state corresponds to point A. Next, when the voltage is set to 0, the state at point B is maintained while retaining the remanent polarization (+ Pr).
【０００５】次に、図９に示したように、外部電界Ｅ２
を強誘電体膜３１に印加し、分極状態を下向きに揃え
る。これを図６に示したヒステリシスループにより説明
すると、Ｂ点の状態から、強誘電体膜３１に電圧（−
Ｖ）を印加すると、Ｃ点を経てＤ点に移り、分極が反転
する。そして電圧（−Ｖ）を取り去ると、Ｅ点に移り残
留分極（−Ｐｒ）が保存された状態となる。以上の動作
を信号「０」又は「１」に対応させると、不揮発性メモ
リの記録が可能となる。Next, as shown in FIG. 9, the external electric field E2
Is applied to the ferroelectric film 31 to align the polarization state downward. This will be explained using the hysteresis loop shown in FIG. 6. From the state of point B, the voltage (-
When V) is applied, the voltage goes to point D via point C and the polarization is inverted. Then, when the voltage (-V) is removed, the state moves to the point E and the remanent polarization (-Pr) is preserved. When the above operation is made to correspond to the signal "0" or "1", recording in the nonvolatile memory becomes possible.
【０００６】また、図７に示した不揮発性メモリの構造
とした場合、強誘電体膜２７に残された残留分極の分極
方向により、強誘電体膜２７下の基板２１中にチャネル
２８が形成され、ソース２２−ドレイン２３間に電流Ｉ
D が流れたり、あるいはチャネル２８が形成されず、電
流ＩD が流れなかったりする。これを利用して上記によ
り記録された「０」「１」のメモリ状態（分極状態）を
読みだすことが可能となる。Further, in the case of the structure of the nonvolatile memory shown in FIG. 7, a channel 28 is formed in the substrate 21 below the ferroelectric film 27 due to the polarization direction of the remanent polarization left in the ferroelectric film 27. The current I between the source 22 and the drain 23.
D flows or the channel 28 is not formed and the current I D does not flow. By utilizing this, it becomes possible to read out the memory states (polarization states) of "0" and "1" recorded as described above.
【０００７】次に、基本的なフリップフロップ回路につ
いて簡単に説明する。その動作は入力Ｓ（セット）及び
Ｒ（リセット）に対し、出力Ｑn+1 とすると、 Ｓ＝０、Ｒ＝１の時、Ｑn+1 ＝１、 Ｓ＝１、Ｒ＝０の時、Ｑn+1 ＝０、 Ｓ＝０、Ｒ＝０の時、Ｑn+1 ＝１、 Ｓ＝１、Ｒ＝１の時、Ｑn+1 ＝Ｑn （前の状態を保持す
る） を示す。この様子を表１に示す。Next, a basic flip-flop circuit will be briefly described. When the output is Q n + 1 with respect to inputs S (set) and R (reset), the operation is as follows: S = 0, R = 1, Q n + 1 = 1, S = 1, R = 0 , Q n + 1 = 0, S = 0, R = 0, Q n + 1 = 1, S = 1, R = 1, Q n + 1 = Q n (holds the previous state) Indicates. This is shown in Table 1.
【０００８】[0008]
【表１】 図１０は基本的なフリップフロップ回路の構成図を示し
ており、上記の動作を実現するために６個のＭＯＳ−Ｆ
ＥＴ４６，４７，４８，４９，５０，５１が用いられて
いる。このように、従来の素子を用いてフリップフロッ
プ回路を構成すると、素子数が大きくなったりするた
め、集積化を行ったときに規模が大きくなってしまう。
また、動作状態を保持するために、常時電源を供給する
必要があり、消費電力が大きくなってしまうという欠点
があった。さらに、フリップフロップの情報は電源が切
れると、消去されてしまうために使用されないときにお
いても常時電源を必要としていた。[Table 1] FIG. 10 shows a configuration diagram of a basic flip-flop circuit. In order to realize the above operation, six MOS-Fs are provided.
ET46, 47, 48, 49, 50, 51 are used. As described above, when the flip-flop circuit is configured by using the conventional elements, the number of elements becomes large, so that the scale becomes large when integrated.
Further, in order to maintain the operating state, it is necessary to constantly supply a power source, and there is a drawback that power consumption increases. Further, the information in the flip-flop is erased when the power is turned off, and thus the power is always required even when it is not used.
【０００９】本発明は上記課題に鑑みなされたものであ
って、誤動作を防止するとともに、高集積化をより一層
図ることができ、更なる情報の多値記録を可能とする強
誘電体素子を提供することを目的としている。The present invention has been made in view of the above problems, and provides a ferroelectric element capable of preventing malfunction and further increasing the degree of integration and capable of further multi-value recording of information. It is intended to be provided.
【００１０】[0010]
【課題を解決するための手段】本発明によれば、半導体
基板と、該半導体基板に形成されたソース／ドレイン領
域と、前記半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とからなり、
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域
が、該ドレイン領域側のゲート電極の数に対応して分割
されている強誘電体素子が提供される。According to the present invention, a semiconductor substrate, source / drain regions formed on the semiconductor substrate, and a gate insulating film formed on the semiconductor substrate are provided.
A gate electrode formed on the gate insulating film,
A ferroelectric device in which the gate insulating film is formed of a ferroelectric film, the gate electrode is divided into a plurality, and the drain region is divided corresponding to the number of gate electrodes on the drain region side. Will be provided.
【００１１】本発明の強誘電体素子は、半導体基板上に
形成されているものであり、この半導体基板としては特
に限定されるものではなく、シリコン基板、化合物半導
体基板、又は所望の素子や層間絶縁膜が積層された半導
体基板等を用いることができる。なかでも、シリコン基
板が好ましい。強誘電体素子は、主として、半導体基板
に形成されたソース／ドレイン領域、ゲート絶縁膜及び
ゲート電極からなる。半導体基板として１×１０15〜１
×１０ 16ｃｍ-3の不純物濃度を有するＰ型基板を用いた
場合には、ソース／ドレイン領域はＮ型の不純物、例え
ばリン又は砒素が基板の不純物濃度よりも高い濃度で拡
散している。なお、Ｎ型基板を用いる場合にはＰ型の不
純物が拡散していてもよい。ドレイン領域は、後述する
分割されたゲート電極に対応して分割されている。The ferroelectric element of the present invention is formed on a semiconductor substrate.
It is formed, and it is a special feature for this semiconductor substrate.
It is not limited to silicon substrate, compound semiconductor
Body substrate or semiconductor with desired elements and interlayer insulation film laminated
A body substrate or the like can be used. Among them, silicon-based
Plates are preferred. Ferroelectric elements are mainly semiconductor substrates.
Source / drain regions, gate insulating film and
It consists of a gate electrode. 1 × 10 as a semiconductor substrate15~ 1
× 10 16cm-3Using a P-type substrate having an impurity concentration of
In some cases, the source / drain regions are N-type impurities, for example,
For example, phosphorus or arsenic spreads at a concentration higher than the impurity concentration of the substrate.
Scattered. When using an N type substrate, a P type substrate is used.
Pure matter may be diffused. The drain region will be described later
It is divided corresponding to the divided gate electrodes.
【００１２】また、半導体基板上には、膜厚５０〜３０
０ｎｍ程度の強誘電体膜からなるゲート絶縁膜が形成さ
れている。ゲート絶縁膜としては、特に限定されるもの
ではなく、図３に示したヒステリシスループ特性を有
し、残留分極Ｐｒが約１μＣ／ｃｍ2 前後以上、抗電界
Ｅｃが１０〜３０ｋＶ／ｃｍを有する強誘電体材料であ
ればよい。具体的には、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）やＰＬＺＴ
が挙げられる。これら強誘電体膜は、公知の方法、例え
ばスパッタリング法、ＣＶＤ法等により形成することが
できる。また、これら強誘電体膜をフォトリソグラフィ
工程、公知のエッチング法により所望の強誘電体膜形状
に加工することができる。A film thickness of 50 to 30 is formed on the semiconductor substrate.
A gate insulating film made of a ferroelectric film having a thickness of about 0 nm is formed. The gate insulating film is not particularly limited, and has a hysteresis loop characteristic shown in FIG. 3, a remanent polarization Pr of about 1 μC / cm 2 or more, and a coercive electric field Ec of 10 to 30 kV / cm. Any dielectric material may be used. Specifically, lead zirconate titanate (PZ
T), bismuth titanate (Bi 4 Ti 3 O 12 ), PLZT
Is mentioned. These ferroelectric films can be formed by a known method such as a sputtering method or a CVD method. Further, these ferroelectric films can be processed into a desired ferroelectric film shape by a photolithography process or a known etching method.
【００１３】さらに、ゲート絶縁膜上に、膜厚３００〜
１０００ｎｍ程度のゲート電極が形成されている。この
ゲート電極は、ｎ×ｍ（ｎ≧２，ｍ≧２）に分割されて
いる。つまり、ゲート電極は、４分割以上で可能であ
り、その中に２×２の構造が含まれているものである。
具体的には、図３〜図５に例示したように、２×３分
割、３×２分割、３×３分割等が挙げられ、これ以上の
分割も可能である。分割されたゲート電極同士の間隔は
特に限定されるものではなく、ゲート電極に電圧を印加
して強誘電体素子として作動する間隔であればよい。ゲ
ート電極の材料は特に限定されるものではなく、通常電
極材料として用いられるものであればよい。具体的に
は、ポリシリコン、シリサイド、ポリサイド、Ｗ、Ｍ
ｏ、ＲｕＯ2、Ｐｔ又はＲｅＯ2等を用いることができ
る。これら電極は、公知の方法、例えばスパッタリング
法、ＣＶＤ法等により形成することができる。また、こ
れら電極材料層を、フォトリソグラフィ工程、公知のエ
ッチング法により所望の電極形状に加工することができ
る。また、ゲート電極を分割して形成する方法として
は、個々のゲート電極を形成してもよいが、形成工程を
考慮すると、所望の領域にゲート電極を形成したのち、
フォトリソグラフィ工程及びエッチング法により所望の
大きさに分割することが好ましい。Further, a film thickness of 300 to 300 is formed on the gate insulating film.
A gate electrode having a thickness of about 1000 nm is formed. This gate electrode is divided into n × m (n ≧ 2, m ≧ 2). That is, the gate electrode can be divided into four or more, and a 2 × 2 structure is included therein.
Specifically, as illustrated in FIGS. 3 to 5, 2 × 3 division, 3 × 2 division, 3 × 3 division and the like can be mentioned, and further division is possible. The distance between the divided gate electrodes is not particularly limited, and may be any distance as long as a voltage is applied to the gate electrodes to operate as a ferroelectric element. The material of the gate electrode is not particularly limited, and any material that is normally used as an electrode material may be used. Specifically, polysilicon, silicide, polycide, W, M
O, RuO 2 , Pt, ReO 2 or the like can be used. These electrodes can be formed by a known method such as a sputtering method or a CVD method. Further, these electrode material layers can be processed into a desired electrode shape by a photolithography process or a known etching method. In addition, as a method of forming the gate electrode in a divided manner, individual gate electrodes may be formed, but considering the forming process, after forming the gate electrode in a desired region,
It is preferable to divide into a desired size by a photolithography process and an etching method.
【００１４】分割されたゲート電極のうち、ドレイン領
域側のゲート電極には、それぞれ対応してドレイン領域
が形成されているが、各ドレイン領域は、直接配線によ
ってゲート電極にも接続されている。各ドレイン領域と
ゲート電極との配線における配線材料は特に限定される
ものではなく、通常配線として用いられるもの、具体的
には、Ａｌ、Ｃｕ、Ｐｔ、Ｗ、Ｍｏ等を用いることがで
きる。これら材料は、公知の方法、例えばスパッタリン
グ法、ＣＶＤ法等により形成することができる。Of the divided gate electrodes, a drain region is formed corresponding to the gate electrode on the drain region side, and each drain region is also connected to the gate electrode by direct wiring. The wiring material in the wiring between each drain region and the gate electrode is not particularly limited, and materials normally used for wiring, specifically, Al, Cu, Pt, W, Mo and the like can be used. These materials can be formed by a known method such as a sputtering method or a CVD method.
【００１５】[0015]
【作用】本発明の強誘電体素子によれば、半導体基板
と、該半導体基板に形成されたソース／ドレイン領域
と、前記半導体基板上に形成されたゲート絶縁膜と、該
ゲート絶縁膜上に形成されたゲート電極とからなり、前
記ゲート絶縁膜が強誘電体膜によって形成され、前記ゲ
ート電極が複数個に分割されており、ドレイン領域が、
該ドレイン領域側のゲート電極の数に対応して分割され
ているので、１つの素子で基本的なフリップフロップ回
路が構成される。According to the ferroelectric element of the present invention, the semiconductor substrate, the source / drain regions formed on the semiconductor substrate, the gate insulating film formed on the semiconductor substrate, and the gate insulating film formed on the gate insulating film. Formed of a gate electrode, the gate insulating film is formed of a ferroelectric film, the gate electrode is divided into a plurality, the drain region,
Since it is divided according to the number of gate electrodes on the drain region side, one element forms a basic flip-flop circuit.
【００１６】例えば、ゲート電極が４分割されている場
合を例にとって説明する。この場合、ドレイン領域も、
このドレイン領域側のゲート電極の数に対応して、２分
割されている。また、分割された一方のドレイン電極
は、他方のドレイン電極に接している分割されたゲート
電極と、直接配線により接続されている。同様に、分割
された他方のドレイン電極は、一方のドレイン電極に接
している分割されたゲート電極と、直接配線により接続
されている。For example, a case where the gate electrode is divided into four will be described as an example. In this case, the drain region also
It is divided into two corresponding to the number of gate electrodes on the drain region side. Further, the one divided drain electrode is directly connected to the divided gate electrode in contact with the other drain electrode by a wiring. Similarly, the other divided drain electrode is directly connected to the divided gate electrode in contact with the one drain electrode by a wiring.
【００１７】４分割されたゲート電極のうちドレイン領
域に近い１つをＧS とし、もう一方をＧr とし、また、
ＧS のゲートに対応するドレインをＱとし、Ｇr のゲー
トに対応するドレイン領域を（バーＱ）とすると、以下
に述べるように、表１と同様の動作を示すこととなり、
１つの素子で基本的なフリップフロップ回路が構成され
ることとなる。なお、このとき基板はＶCC／２（Ｖ）に
保持され、Ｑ，（バーＱ）は負荷抵抗を介してＶCCに接
続されているものとする。 ＧS ＝０、Ｇr ＝１の場合、ＧS が０（Ｖ）だとする
と、ＧS 下の膜中の電場が上向きに発生し、分極が上向
きにそろう。このときはＧS 側にドレイン電流が流れず
（ＯＦＦ状態）、ＱはＶCC、つまりＨレベルとなる（バ
ーＱ＝Ｌ）。 ＧS ＝１、Ｇr ＝０の場合、Ｇr が０（Ｖ）だとする
と、Ｇr 下の膜中の電場が上向きに発生し、分極が上向
きにそろう。このときはＧr 側にドレイン電流が流れず
（ＯＦＦ状態）、バーＱはＶCC、つまりＨレベルとなる
（Ｑ＝Ｌ）。 ＧS ＝１、Ｇr ＝１の場合、Ｇr 、ＧS ともＶ
CC（Ｖ）だとすると、Ｇr 、Ｇ S 下の膜中の電場が下向
きに発生し、分極が下向きにそろう。このときはＧr 、
ＧS 側にドレイン電流が流れ（ＯＮ状態）、Ｑは前の状
態がＨ（Ｌ）なら（バーＱ）はＬ（Ｈ）となり、ＱはＨ
のままである（Ｑn+1 ＝Ｑn ）。The drain region of the gate electrode divided into four
G near oneSAnd the other is GrAnd again
GSQ is the drain corresponding to the gate ofrThe game
If the drain region corresponding to the gate is (bar Q), then
As described in, the same operation as in Table 1 is shown,
Basic flip-flop circuit is composed of one element
The Rukoto. At this time, the substrate is VCCTo / 2 (V)
Hold, Q, (bar Q) is V through load resistanceCCContact
It has been continued. GS= 0, GrWhen = 1, GSIs 0 (V)
And GSThe electric field in the lower film is generated upward, and the polarization is upward.
Kinoshiro At this time GSDrain current does not flow to the side
(OFF state), Q is VCC, That is, H level
-Q = L). GS= 1, GrIf = 0, GrIs 0 (V)
And GrThe electric field in the lower film is generated upward, and the polarization is upward.
Kinoshiro At this time GrDrain current does not flow to the side
(OFF state), bar Q is VCC, That is, H level
(Q = L). GS= 1, GrWhen = 1, Gr, GSBoth V
CCIf it is (V), Gr, G SThe electric field in the lower film is downward
Occurs and the polarization is aligned downward. At this time Gr,
GSDrain current flows to the side (ON state), Q is the previous state
If the state is H (L), (bar Q) becomes L (H), and Q is H.
It remains the same (Qn + 1= Qn).
【００１８】また、強誘電体膜自身に自発分極を持つた
め、動作が確定した時点で、それ以上電圧を印加する必
要がないために、電源の消費が抑制されることとなると
ともに、フリップフロップ回路自身に動作状態の不揮発
性効果をもたせることが可能となる。Further, since the ferroelectric film itself has spontaneous polarization, it is not necessary to apply a voltage any more when the operation is determined, so that the power consumption is suppressed and the flip-flop is turned on. It is possible to give the circuit itself a non-volatile effect of the operating state.
【００１９】[0019]
【実施例】本発明の強誘電体素子として、フリップフロ
ップ回路を構成する一つの強誘電体トランジスタを図面
に基づいて説明する。図１及び図２に示したように、本
実施例の強誘電体素子はＰ型シリコン基板１上に形成さ
れている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS As a ferroelectric element of the present invention, one ferroelectric transistor forming a flip-flop circuit will be described with reference to the drawings. As shown in FIGS. 1 and 2, the ferroelectric element of this embodiment is formed on a P-type silicon substrate 1.
【００２０】Ｐ型シリコン基板１上には、強誘電体膜１
４としてチタン酸ビスマス（ＢＴＯ）が直接形成されて
おり、その上に４つに分割されたゲート電極７，８，
９，１０が形成されている。また、ゲート電極７，９の
側方であってシリコン基板１表面層には高濃度のＮ型半
導体層であるソース１３が形成されており、ゲート電極
８，１０の側方であってシリコン基板１表面層には、各
ゲート電極９，１０に対応して、高濃度のＮ型半導体層
であるドレイン１１，１２がそれぞれ形成されている。
そして、各ソース１３、ドレイン１１，１２には、オー
ミック電極としてソース電極２、ドレイン電極５，６が
それぞれ形成されている。また、ドレイン１１，１２
は、電子ビームを十分通すことが可能な接続ライン１
５，１６により、各ドレイン１１，１２に対応するゲー
ト電極８，１０にそれぞれ接続されている。さらに、ゲ
ート電極７，９には、ゲート電極に信号を入力するため
の入力ライン３，４がそれぞれ接続されている。A ferroelectric film 1 is formed on the P-type silicon substrate 1.
Bismuth titanate (BTO) is directly formed as No. 4, and the gate electrodes 7, 8 are divided into four parts.
9 and 10 are formed. Further, a source 13 which is a high-concentration N-type semiconductor layer is formed on the surface layer of the silicon substrate 1 on the side of the gate electrodes 7 and 9, and on the side of the gate electrodes 8 and 10 on the silicon substrate 1. Drains 11 and 12 which are high-concentration N-type semiconductor layers are formed in one surface layer corresponding to the gate electrodes 9 and 10, respectively.
The source electrode 2 and the drain electrodes 5 and 6 are respectively formed on the source 13 and the drains 11 and 12 as ohmic electrodes. In addition, the drains 11 and 12
Is a connection line 1 capable of sufficiently passing an electron beam
5, 16 are connected to the gate electrodes 8 and 10 corresponding to the drains 11 and 12, respectively. Further, input lines 3 and 4 for inputting a signal to the gate electrodes are connected to the gate electrodes 7 and 9, respectively.
【００２１】このように形成される強誘電体素子におい
ては、ソース１３から流れ出る自由電子ビームの量を制
御するために、強誘電体膜１４を介してゲート電極７，
８，９，１０が配設されている。また、強誘電体膜１４
の界面付近のシリコン基板１中にチャネル１７が形成さ
れ、チャネル１７を通過した自由電子は、ドレイン１
１，１２より吐き出され、その自由電子の一部がゲート
電極８，１０にそれぞれ印加されるように構成されてい
る。In the ferroelectric element thus formed, in order to control the amount of the free electron beam flowing out from the source 13, the gate electrode 7 and the gate electrode 7 are provided via the ferroelectric film 14.
8, 9, 10 are arranged. In addition, the ferroelectric film 14
The channel 17 is formed in the silicon substrate 1 near the interface of the
1, 12 and the free electrons are partly applied to the gate electrodes 8 and 10, respectively.
【００２２】以下に、このような強誘電体素子の製造方
法を説明する。まず、不純物濃度が１０15〜１０16ｃｍ
-3程度のＰ型シリコン基板１内に、ドナー不純物を拡散
させ、ソース１３とドレイン１１，１２のためのＮ型領
域を形成する。この時、ドレイン領域１１、１２は分離
された２つの領域として形成する。A method of manufacturing such a ferroelectric element will be described below. First, the impurity concentration is 10 15 to 10 16 cm
Donor impurities are diffused in the P-type silicon substrate 1 of about −3 to form N-type regions for the source 13 and the drains 11 and 12. At this time, the drain regions 11 and 12 are formed as two separated regions.
【００２３】次いで、ＭＯＣＶＤ法によりチタン酸ビス
マス膜からなる強誘電体薄膜１４を、シリコン基板１上
に５０〜３００ｎｍ堆積し、さらにその上にゲート電極
７，８，９，１０を形成する。この際、ゲート電極は強
誘電体膜１４上で４つに分割して形成する。続いて、ゲ
ート電極７，８，９，１０を含むシリコン基板１上に層
間絶縁膜を形成したのち、所望の領域にコンタクトホー
ルを形成し、ゲート電極７に信号を入力するための入力
ライン３と、ゲート電極９に信号を入力するための入力
ライン４とを形成する。また、ソース１３にはソース１
３に電圧を印加するための信号ラインをソース電極２を
介して接続する。ドレイン１１，１２には、ドレイン電
極５，６がそれぞれ接続されており、さらに、ドレイン
電極５，６には、ドレイン１１，１２より吐き出された
自由電子の一部がゲート電極８，１０にそれぞれ印加さ
れるように、ドレイン電極５、６と絶縁膜１８によって
絶縁された接続ライン１５，１６が形成されている。Next, a ferroelectric thin film 14 made of a bismuth titanate film is deposited on the silicon substrate 1 by 50 to 300 nm by the MOCVD method, and gate electrodes 7, 8, 9, 10 are further formed thereon. At this time, the gate electrode is divided into four on the ferroelectric film 14. Subsequently, an interlayer insulating film is formed on the silicon substrate 1 including the gate electrodes 7, 8, 9 and 10, contact holes are formed in desired regions, and an input line 3 for inputting a signal to the gate electrode 7 is formed. And an input line 4 for inputting a signal to the gate electrode 9. In addition, source 1 is source 1
A signal line for applying a voltage to 3 is connected via the source electrode 2. Drain electrodes 5 and 6 are connected to the drains 11 and 12, respectively. Further, in the drain electrodes 5 and 6, some of the free electrons emitted from the drains 11 and 12 are fed to the gate electrodes 8 and 10, respectively. The connection lines 15 and 16 insulated from each other by the drain electrodes 5 and 6 and the insulating film 18 are formed so as to be applied.
【００２４】このような強誘電体理論素子によれば、入
力ライン３を、上述の表１に示したように入力し、ま
た、入力ライン４をＲ入力に対応させ、出力ラインをＱ
n+1 へ対応させるとともに、出力ラインをＱn+1 へ対応
させることで、同様の動作が可能である。すなわち、フ
リップフロップ回路が実現可能となる。この時、どの状
態においても一度動作したのち、すなわち強誘電体膜の
分極状態が確定したのち、膜の残留分極により動作内容
は不揮発的に保持される。According to such a ferroelectric theoretical element, the input line 3 is input as shown in the above Table 1, the input line 4 is made to correspond to the R input, and the output line is made to be the Q input.
together to correspond to n + 1, the output line is made to correspond to the Q n + 1, it is possible the same operation. That is, a flip-flop circuit can be realized. At this time, after operating once in any state, that is, after the polarization state of the ferroelectric film is determined, the operation content is held in a non-volatile manner by the residual polarization of the film.
【００２５】[0025]
【発明の効果】本発明の強誘電体素子によれば、半導体
基板と、該半導体基板に形成されたソース／ドレイン領
域と、前記半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極とからなり、
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域
が、該ドレイン領域側のゲート電極の数に対応して分割
されているので、非常に少ない素子で安定したフリップ
フロップ回路が実現できる。また、トランジスタ自身に
メモリ効果があるため、電源を切っても前の情報が残存
する不揮発性素子を実現することができるとともに、消
費電力が小さい素子の実現が可能となる。以上より、誤
動作を抑制しながら、低消費電力の強誘電体素子の高集
積化が可能となる。According to the ferroelectric element of the present invention, a semiconductor substrate, source / drain regions formed on the semiconductor substrate, a gate insulating film formed on the semiconductor substrate,
A gate electrode formed on the gate insulating film,
Since the gate insulating film is formed of a ferroelectric film, the gate electrode is divided into a plurality, and the drain region is divided corresponding to the number of gate electrodes on the drain region side, it is very A stable flip-flop circuit can be realized with a small number of elements. In addition, since the transistor itself has a memory effect, a nonvolatile element in which previous information remains even when power is turned off can be realized and an element with low power consumption can be realized. As described above, it is possible to highly integrate the ferroelectric element with low power consumption while suppressing malfunction.
【００２６】つまり、簡単な構造でありながら、強誘電
体素子の大容量化を図ることができ、キャパシタ部の占
有面積を縮小していっても、安定な信号検出が可能とな
り、信頼性の向上を図ることができる。That is, although the structure is simple, the capacity of the ferroelectric element can be increased, and stable signal detection can be performed even if the area occupied by the capacitor portion is reduced, and reliability is improved. It is possible to improve.
【図１】本発明に係る強誘電体素子の一実施例である強
誘電体トランジスタの要部の概略平面図である。FIG. 1 is a schematic plan view of a main part of a ferroelectric transistor which is an example of a ferroelectric element according to the present invention.
【図２】図１の側面図である。FIG. 2 is a side view of FIG.
【図３】本発明に係る強誘電体素子のゲート電極とドレ
イン領域との位置関係を説明するための概略平面図であ
る。FIG. 3 is a schematic plan view for explaining the positional relationship between the gate electrode and the drain region of the ferroelectric element according to the present invention.
【図４】本発明に係る強誘電体素子のゲート電極とドレ
イン領域との位置関係を説明するための概略平面図であ
る。FIG. 4 is a schematic plan view for explaining the positional relationship between the gate electrode and the drain region of the ferroelectric element according to the present invention.
【図５】本発明に係る強誘電体素子のゲート電極とドレ
イン領域との位置関係を説明するための概略平面図であ
る。FIG. 5 is a schematic plan view for explaining the positional relationship between the gate electrode and the drain region of the ferroelectric element according to the present invention.
【図６】本発明の強誘電体素子における強誘電体膜のヒ
ステリシス曲線を示す図である。FIG. 6 is a diagram showing a hysteresis curve of a ferroelectric film in the ferroelectric element of the present invention.
【図７】従来の強誘電体素子を示す要部の概略断面図で
有る。FIG. 7 is a schematic cross-sectional view of a main part showing a conventional ferroelectric element.
【図８】強誘電体素子の動作を説明するための図であ
る。FIG. 8 is a diagram for explaining the operation of the ferroelectric element.
【図９】強誘電体素子の動作を説明するための図であ
る。FIG. 9 is a diagram for explaining the operation of the ferroelectric element.
【図１０】フリップフロップを示す等価回路図である。FIG. 10 is an equivalent circuit diagram showing a flip-flop.
１ シリコン基板 ２ ソース電極 ３、４ 入力ライン ５、６ ドレイン電極 ７、８、９、１０ ゲート電極 １１、１２ ドレイン １３ ソース １４ 強誘電体膜 １５、１６ 接続ライン １７ チャネル領域 １８ 絶縁膜 Ｓ ソース領域 Ｄ ドレイン領域 Ｇ ゲート電極 1 Silicon substrate 2 Source electrode 3, 4 Input line 5, 6 Drain electrode 7, 8, 9, 10 Gate electrode 11, 12 Drain 13 Source 14 Ferroelectric film 15, 16 Connection line 17 Channel region 18 Insulating film S Source region D drain region G gate electrode
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical indication H01L 21/8244 27/11 29/78 H01L 29/78 301 G
Claims (3)
前記ゲート絶縁膜が強誘電体膜によって形成され、前記
ゲート電極が複数個に分割されており、ドレイン領域が
該ドレイン領域側のゲート電極の数に対応して分割され
ていることを特徴とする強誘電体素子。1. A semiconductor substrate, a source / drain region formed on the semiconductor substrate, a gate insulating film formed on the semiconductor substrate, and a gate electrode formed on the gate insulating film,
The gate insulating film is formed of a ferroelectric film, the gate electrode is divided into a plurality, and the drain region is divided corresponding to the number of gate electrodes on the drain region side. Ferroelectric element.
に分割されている請求項１記載の強誘電体素子。2. The gate electrode is n × m (n ≧ 2, m ≧ 2)
The ferroelectric element according to claim 1, which is divided into
領域側であって各ドレイン領域に対応するゲート電極と
接続されている請求項１記載の強誘電体素子。3. The ferroelectric element according to claim 1, wherein the divided drain region is connected to a gate electrode corresponding to each drain region on the drain region side.
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|---|---|---|---|
| JP12401094A JP3361615B2 (en) | 1994-06-06 | 1994-06-06 | Ferroelectric element |
Applications Claiming Priority (1)
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|---|---|---|---|
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|---|---|
| JP (1) | JP3361615B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| CN1297015C (en) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | Nonvolatile memory with ferroelectric gate field effect transistor and manufacture thereof |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
-
1994
- 1994-06-06 JP JP12401094A patent/JP3361615B2/en not_active Expired - Fee Related
Cited By (4)
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|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| CN1297015C (en) * | 2002-09-27 | 2007-01-24 | 国际商业机器公司 | Nonvolatile memory with ferroelectric gate field effect transistor and manufacture thereof |
| US10510862B2 (en) | 2018-03-23 | 2019-12-17 | Toshiba Memory Corporation | Semiconductor memory device |
| US11380773B2 (en) | 2018-03-23 | 2022-07-05 | Kioxia Corporation | Ferroelectric memory device |
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| JP3361615B2 (en) | 2003-01-07 |
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