JPH07335748A - Manufacture of semiconductor element - Google Patents
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- JPH07335748A JPH07335748A JP12487394A JP12487394A JPH07335748A JP H07335748 A JPH07335748 A JP H07335748A JP 12487394 A JP12487394 A JP 12487394A JP 12487394 A JP12487394 A JP 12487394A JP H07335748 A JPH07335748 A JP H07335748A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体素子の製造方法
に関し、特にコンタクトホール側壁部に絶縁物質よりな
るバリア壁を形成し、ＳＯＧ（Spin On Glass)よりの水
分放出を防ぐことによって、良好な金属配線を形成する
方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and particularly, it is preferable to form a barrier wall made of an insulating material on the side wall of a contact hole to prevent moisture release from SOG (Spin On Glass). The present invention relates to a method of forming a simple metal wiring.
【０００２】[0002]
【従来の技術】図２（ａ）〜（ｄ）は、従来の多層配線
構造を持った微細半導体素子の製造方法の工程図であ
る。この図２（ａ）〜（ｄ）の工程（１）〜（４）を以
下に説明する。 （１） 図２（ａ）の工程 アルミニウム等の金属により第１金属配線１を形成した
後、第１層間絶縁膜としてプラズマ化学気相成長（以
下、プラズマＣＶＤと呼ぶ）法により、ＳｉＨ4、及び
Ｎ2 Ｏを原料ガスとして、膜厚０．４μｍのシリコン酸
化膜（Ｐ−ＳｉＯ）２を形成する。次に、平坦度向上を
目的としてＳＯＧをスピンコートし、第１金属配線１に
支障のない４５０゜Ｃ以下の温度で加熱し、硅素化して
ＳＯＧ膜３を形成する。その後、再度、第１シリコン酸
化膜２と同様にして第２層間絶縁膜として第２シリコン
酸化膜４を０．４μｍ程度の厚さに気相成長させる。 （２） 図２（ｂ）の工程 フォトリソグラフィ工程により、第１金属配線１と第２
金属配線との接続のためのスルーホールを開孔するため
のレジストパターン５を形成する。 （３） 図２（ｃ）の工程 レジストパターン５をマスクとして、ウェットエッチン
グにより第２シリコン酸化膜４を除去し、端部をテーパ
形状する。その後、ドライエッチングにより残りの第２
シリコン酸化膜４、ＳＯＧ膜３、及び第１シリコン酸化
膜２を順次エッチング除去し、スルーホールを開孔す
る。この時、第１シリコン酸化膜２４、及び第２シリコ
ン酸化膜４の側壁に側壁保護膜６が形成される。次に、
レジストパターン５を除去し、その後、剥離液により側
壁保護膜６を除去する。 （４） 図２（ｄ）の工程 アルミニウム等の第２金属配線７をスパッタリング法に
より形成し、第１金属配線１と第２金属配線７との間の
コンタクトを取る。2. Description of the Related Art FIGS. 2A to 2D are process diagrams of a conventional method for manufacturing a fine semiconductor device having a multilayer wiring structure. The steps (1) to (4) of FIGS. 2A to 2D will be described below. (1) Step of FIG. 2A After forming the first metal wiring 1 with a metal such as aluminum, SiH 4 , as a first interlayer insulating film, is formed by a plasma chemical vapor deposition (hereinafter referred to as plasma CVD) method. And N 2 O are used as source gases to form a silicon oxide film (P—SiO) 2 having a film thickness of 0.4 μm. Next, SOG is spin-coated for the purpose of improving the flatness, and the first metal wiring 1 is heated at a temperature of 450 ° C. or lower, which does not hinder the process, and is siliconized to form the SOG film 3. Then, again, similarly to the first silicon oxide film 2, a second silicon oxide film 4 as a second interlayer insulating film is vapor-phase grown to a thickness of about 0.4 μm. (2) Step of FIG. 2B By the photolithography step, the first metal wiring 1 and the second metal wiring 1
A resist pattern 5 for forming through holes for connection with metal wiring is formed. (3) Step of FIG. 2C Using the resist pattern 5 as a mask, the second silicon oxide film 4 is removed by wet etching, and the end portion is tapered. After that, the remaining second by dry etching
The silicon oxide film 4, the SOG film 3 and the first silicon oxide film 2 are sequentially removed by etching to open a through hole. At this time, the sidewall protection film 6 is formed on the sidewalls of the first silicon oxide film 24 and the second silicon oxide film 4. next,
The resist pattern 5 is removed, and then the sidewall protection film 6 is removed with a stripping solution. (4) Step of FIG. 2D A second metal wiring 7 made of aluminum or the like is formed by a sputtering method, and a contact is made between the first metal wiring 1 and the second metal wiring 7.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
半導体素子の製造方法においては、次のような課題があ
った。図２（ｃ）のスルーホールの開孔時において、Ｓ
ＯＧ膜３の露出部から水分脱離によるアウトガスが発生
するため、異方性エッチングの効果を高める側壁保護膜
６が形成されずＳＯＧ膜３のサイドエッチが進行する。
そのため、図２（ｄ）の第２金属配線７をスパッタリン
グする際に、第２金属配線７のステップカバレッジが悪
化し、空洞（以下ボイドと呼ぶ）８が発生する。図３
は、図２（ｄ）中のボイドの拡大図である。この図に示
すようにＳＯＧ膜３の露出部のサイドエッチにより、こ
の部分にボイド８が発生する。このボイド８のために、
第２金属配線７のエレクトロマイグレーション耐性劣化
による断線等が問題となる。However, the conventional method for manufacturing a semiconductor device has the following problems. When the through hole shown in FIG. 2C is opened, S
Since outgas is generated from the exposed portion of the OG film 3 due to moisture desorption, the side wall protective film 6 that enhances the effect of anisotropic etching is not formed, and the side etching of the SOG film 3 proceeds.
Therefore, when the second metal wiring 7 in FIG. 2D is sputtered, the step coverage of the second metal wiring 7 is deteriorated and a cavity (hereinafter referred to as a void) 8 is generated. Figure 3
[Fig. 3] is an enlarged view of a void in Fig. 2 (d). As shown in this figure, due to side etching of the exposed portion of the SOG film 3, a void 8 is generated in this portion. For this void 8,
A problem such as disconnection due to electromigration resistance deterioration of the second metal wiring 7 becomes a problem.
【０００４】[0004]
【課題を解決するための手段】本発明は、前記課題を解
決するために、Ｐ−ＳｉＯ等の第１層間絶縁膜を形成す
る工程と、ＳＯＧを塗布し、硅素化する工程と、フォト
リソグラフィにより第１レジストパターンを形成する工
程と、前記第１レジストパターンをマスクとして前記Ｓ
ＯＧ、及び第１層間絶縁膜を順次エッチング除去し、例
えば第１スルーホールを開孔する工程と、前記第１レジ
ストパターンを除去する工程と、ＴＥＯＳ酸化膜等の第
２層間絶縁膜を形成する工程と、フォトリソグラフィに
より第２レジストパターンを形成する工程と、前記第２
レジストパターンをマスクとして前記第２層間絶縁膜を
エッチング除去し、例えば第２スルーホールを開孔する
工程と、前記第２レジストパターンを除去する工程と、
金属配線を形成する工程とを順に施すようにしている。In order to solve the above-mentioned problems, the present invention comprises a step of forming a first interlayer insulating film such as P-SiO, a step of applying SOG and silicifying, and a photolithography process. A step of forming a first resist pattern by using the first resist pattern as a mask
OG and the first interlayer insulating film are sequentially removed by etching, for example, a step of opening a first through hole, a step of removing the first resist pattern, and a second interlayer insulating film such as a TEOS oxide film are formed. A step of forming a second resist pattern by photolithography, the second step
Etching the second interlayer insulating film using the resist pattern as a mask to form, for example, a second through hole, and removing the second resist pattern.
The steps of forming the metal wiring are sequentially performed.
【０００５】[0005]
【作用】本発明によれば、以上のように半導体素子の製
造方法を構成したので、フォトリソグラフィにより第１
レジストパターンを形成し、この第１レジストパターン
をマスクとしてＳＯＧ、及び第１層間絶縁膜を順次エッ
チング除去し第１コンタクトホールを開孔する。第１コ
ンタクトホールの開孔時において、ＳＯＧの露出部にお
いて水分脱離によりアウトガスが放出され、ＳＯＧのサ
イドエッチングが進行する。次に、第２層間絶縁膜を形
成し、ＳＯＧをキャッピングした後、フォトリソグラフ
ィにより第２レジストパターンを形成して、該第２レジ
ストパターンをマスクとして第２コンタクトホールを開
孔する。この第２コンタクトホール開孔時において、Ｓ
ＯＧが第２層間絶縁膜によってキャッピングされている
ので、この第２層間絶縁膜が、ＳＯＧのサイドエッチを
抑制し、金属配線の形成時のボイドの発生を抑制する働
きがある。従って、前記課題を解決できるのである。According to the present invention, since the method for manufacturing a semiconductor device is configured as described above, the first method using photolithography is used.
A resist pattern is formed, and the SOG and the first interlayer insulating film are sequentially removed by etching using the first resist pattern as a mask to open a first contact hole. At the time of opening the first contact hole, outgas is released due to moisture desorption in the exposed portion of SOG, and side etching of SOG proceeds. Next, after forming a second interlayer insulating film and capping the SOG, a second resist pattern is formed by photolithography, and a second contact hole is opened using the second resist pattern as a mask. When the second contact hole is opened, S
Since the OG is capped by the second interlayer insulating film, the second interlayer insulating film has a function of suppressing side etching of the SOG and suppressing generation of voids when forming the metal wiring. Therefore, the above problem can be solved.
【０００６】[0006]
【実施例】図１（ａ）〜（ｃ）、及び図４（ａ）〜
（ｃ）は、本発明の実施例の半導体素子の製造方法を示
す工程図である。この図１（ａ）〜（ｃ）、及び図４
（ａ）〜（ｃ）の工程を以下（１）〜（６）に説明す
る。 （１） 図１（ａ）の工程 まず、アルミニウム等の金属により第１金属配線１０を
形成する。その後、第１層間絶縁膜としてプラズマＣＶ
Ｄ法により、原料ガスＳｉＨ4 、及びＮ2 Ｏ、圧力２．
０〜３．０Ｔｏｒｒで、膜厚０．４μｍのシリコン酸化
膜（Ｐ−ＳｉＯ）１１を形成する。このＰ−ＳｉＯ１１
は、層間絶縁膜としての働きの上に、次に形成するＳＯ
Ｇ膜１２の第１金属配線１０への水分の透過を抑制する
働きもある。その後、平坦化のためにシリコン酸化膜１
１上にＳＯＧをスピンコートし、温度４００゜Ｃ、ドラ
イＮ2 雰囲気で、ベークしてＳＯＧ膜１２を形成する。
ドライＮ2 雰囲気中でのベークは、水分の吸湿の抑制し
膜質の劣化を防止するためである。次に、第１スルーホ
ールを開孔するために、フォトリソグラフィ工程により
レジストパターン１３を形成する。 （２） 図１（ｂ）の工程 レジストパターン１３をマスクとして、ドライエッチン
グにより、ＳＯＧ膜１２、及び第１シリコン酸化膜１１
を順次エッチング除去し、第１スルーホールを開孔す
る。この時、第１シリコン酸化膜１１とドライエッチン
グによるエッチングガスとの反応により、第１シリコン
酸化膜１１の側壁部に、側壁部のオーバーエッチングを
抑制する異方性エッチングには好ましい側壁保護膜１４
が形成される。一方、ＳＯＧ膜１２の露出部から水分脱
離によるアウトガスが発生するので側壁保護膜が形成さ
れず、サイドエッチングが進行し、アンダーカットが発
生する。EXAMPLE FIG. 1 (a)-(c) and FIG. 4 (a)-
(C) is a process drawing showing a method for manufacturing a semiconductor device of an example of the present invention. 1 (a) to 1 (c) and FIG.
The steps (a) to (c) will be described below in (1) to (6). (1) Step of FIG. 1A First, the first metal wiring 10 is formed of a metal such as aluminum. After that, plasma CV is used as the first interlayer insulating film.
1. Source gas SiH 4 and N 2 O, pressure 2.
A silicon oxide film (P-SiO) 11 having a film thickness of 0.4 μm is formed at 0 to 3.0 Torr. This P-SiO11
Is an SO film to be formed next on the function as an interlayer insulating film.
It also has a function of suppressing the permeation of moisture into the first metal wiring 10 of the G film 12. After that, for planarization, silicon oxide film 1
1 is spin-coated with SOG and baked at 400 ° C. in a dry N 2 atmosphere to form an SOG film 12.
Baking in a dry N 2 atmosphere suppresses moisture absorption and prevents deterioration of film quality. Next, a resist pattern 13 is formed by a photolithography process in order to open the first through hole. (2) Step of FIG. 1B The SOG film 12 and the first silicon oxide film 11 are dry-etched by using the resist pattern 13 as a mask.
Are sequentially removed by etching to open a first through hole. At this time, the sidewall protection film 14 which is preferable for anisotropic etching for suppressing overetching of the sidewall of the first silicon oxide film 11 due to the reaction between the first silicon oxide film 11 and the etching gas by the dry etching.
Is formed. On the other hand, since outgas is generated from the exposed portion of the SOG film 12 due to water desorption, the side wall protective film is not formed, side etching proceeds, and undercut occurs.
【０００７】（３） 図１（ｃ）の工程 レジストパターン１４を除去し、その後、剥離液により
側壁保護膜１４を除去する。次に、以下のプロセス条件
でＣＶＤ法により、膜厚０．８μｍ以上のＯ3−ＴＥＯ
Ｓ−ＮＳＧ（Non Silicate Glass) 膜（以下、ＴＥＯＳ
酸化膜と呼ぶ）１５を形成する。 ＴＥＯＳ酸化膜１５のプロセス条件 ＴＥＯＳ流量 １．５ＳＬＭ Ｏ2 流量 ７．５ＳＬＭ Ｏ3 流量 １００ｇ／ｍ3 生成温度 ４００゜Ｃ これにより、ＴＥＯＳ酸化膜１５がスルーホール内に平
坦性良く埋め込まれるとともに、ＳＯＧ膜１２の露出部
のアンダーカット部が、ＴＥＯＳ酸化膜１５によりキャ
ッピングされる。 （４） 図４（ａ）の工程 フォトリソグラフィ工程により、第２スルーホール開孔
のためのレジストパターン１６を形成する。(3) Step of FIG. 1C The resist pattern 14 is removed, and then the side wall protective film 14 is removed with a stripping solution. Next, the O 3 -TEO film having a thickness of 0.8 μm or more is formed by the CVD method under the following process conditions.
S-NSG (Non Silicate Glass) film (hereinafter TEOS
A so-called oxide film) 15 is formed. Process condition of TEOS oxide film 15 TEOS flow rate 1.5 SLM O 2 flow rate 7.5 SLM O 3 flow rate 100 g / m 3 generation temperature 400 ° C. As a result, the TEOS oxide film 15 is embedded in the through hole with good flatness and SOG. The TEOS oxide film 15 caps the undercut portion of the exposed portion of the film 12. (4) Process of FIG. 4A A resist pattern 16 for forming the second through hole is formed by a photolithography process.
【０００８】（５） 図４（ｂ）の工程 レジストパターン１６をマスクとして、まず０．２μｍ
程度のＴＥＯＳ酸化膜１５を以下の条件でウェットエッ
チングし、ＴＥＯＳ酸化膜１５の端部をテーパ形状にす
る。 ＴＥＯＳ酸化膜１５のウェットエッチングの条件 ＮＨ4 ＨＦ2 １０〜１１％ ＮＨ4 Ｆ １４％ ＣＨ3 ＣＯＯＨ ３２〜３３％ Ｈ2 Ｏ 残り の混合溶剤 次に、以下の条件のドライエッチングにより、レジスト
パターン１６をマスクとして、残ったＴＥＯＳ酸化膜１
５を除去して第２スルーホールを開孔する。 ＴＥＯＳ酸化膜１５のドライエッチングの条件 真空度 １００ｍＴｏｒｒ ＲＦパワー ７５０Ｗ Ａｒガス ８００ｓｃｃｍ ＣＨＦ3 ガス ６０ｓｃｃｍ ＣＦ4 ガス ６０ｓｃｃｍ この時、ＴＥＯＳ酸化膜１５、シリコン酸化膜１１の露
出部に側壁保護膜１７が形成され、エッチング形状が良
くなる。また、ＳＯＧ膜１２の露出部のアンダーカット
部が、ＴＥＯＳ酸化膜１５によりキャッピングされてい
るためＳＯＧ膜１２のアウトガスによるサイドエッチン
グは発生しない。 （６） 図４（ｃ）の工程 レジストパターン１６を除去し、その後、剥離液により
側壁保護膜１７を除去する。次に、アルミニウム等の金
属をスパッタリングして第２金属配線１８を形成する。
この時、ＳＯＧ膜１２がＴＥＯＳ酸化膜１５によりキャ
ピングされているため、第２金属配線１８のステップカ
バレッジが悪化することもなく、ボイドの発生を抑制す
ることができる。(5) Step of FIG. 4B Using the resist pattern 16 as a mask, first, 0.2 μm
The TEOS oxide film 15 is wet-etched under the following conditions to make the end portion of the TEOS oxide film 15 into a tapered shape. Conditions for wet etching of TEOS oxide film 15 NH 4 HF 2 10 to 11% NH 4 F 14% CH 3 COOH 32 to 33% H 2 O Remaining mixed solvent Next, dry etching is performed under the following conditions to form a resist pattern 16 The remaining TEOS oxide film 1 is used as a mask
5 is removed and the second through hole is opened. Conditions for dry etching of TEOS oxide film 15 Vacuum degree 100 mTorr RF power 750 W Ar gas 800 sccm CHF 3 gas 60 sccm CF 4 gas 60 sccm At this time, the sidewall protective film 17 is formed on the exposed portions of the TEOS oxide film 15 and the silicon oxide film 11. The etching shape is improved. Moreover, since the undercut portion of the exposed portion of the SOG film 12 is capped by the TEOS oxide film 15, side etching due to outgas of the SOG film 12 does not occur. (6) Step of FIG. 4C The resist pattern 16 is removed, and then the sidewall protection film 17 is removed with a stripping solution. Next, a metal such as aluminum is sputtered to form the second metal wiring 18.
At this time, since the SOG film 12 is capped by the TEOS oxide film 15, the step coverage of the second metal wiring 18 is not deteriorated and the generation of voids can be suppressed.
【０００９】以上説明したように、本実施例では、Ｐ−
ＳｉＯ１１、ＳＯＧ膜１２を形成し、第１スルーホール
を開孔し、その後、ＴＥＯＳ酸化膜１５を形成すること
により、ＳＯＧ膜１２の露出部をＴＥＯＳ酸化膜１５で
キャッピングする。そして、第２スルーホールを開孔し
て、第２金属配線１８を形成するので、以下の利点があ
る。 （ａ）第２金属配線１８のステップカバレッジが悪化す
ることなく、ボイドの発生を抑制することができ、多層
配線の信頼性を向上させ、半導体素子の歩留まりを向上
させることができる。 （ｂ）第２層間絶縁膜をＴＥＯＳ酸化膜１５とすること
により、第２層間絶縁膜が平坦になり、第２スルーホー
ルへの埋め込み性が良くなるとともに、第２金属配線１
８の形成後の熱処理において、ＳＯＧ膜１２内の残留水
分はＰ−ＳｉＯ１１で阻止され、その代わりにＴＥＯＳ
酸化膜中に拡散するので、ＳＯＧ膜１２内の加熱による
残留水分による第１金属配線１０への影響も低減するこ
とができる。なお、本発明は、上記実施例に限定されず
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ｉ） 金属配線の層間絶縁膜が、第１層間絶縁膜／Ｓ
ＯＧ膜／第２層間絶縁膜から構成され、該構造を持つ層
間絶縁膜にコンタクトホールを開孔し、金属配線を埋め
込む場合であれば、本発明を適用することができる。 （ii） 第２層間絶縁膜は、ＴＥＯＳ酸化膜以外の絶縁
膜、例えば、Ｐ−Ｓｉ０、またはＰＳＧ膜等であっても
よい。As described above, in this embodiment, P-
The SiO 11 and SOG film 12 are formed, the first through holes are opened, and then the TEOS oxide film 15 is formed, so that the exposed portion of the SOG film 12 is capped with the TEOS oxide film 15. Then, since the second through hole is opened to form the second metal wiring 18, there are the following advantages. (A) It is possible to suppress the generation of voids without deteriorating the step coverage of the second metal wiring 18, improve the reliability of the multilayer wiring, and improve the yield of semiconductor elements. (B) By using the TEOS oxide film 15 as the second interlayer insulating film, the second interlayer insulating film becomes flat, the filling property in the second through hole is improved, and the second metal wiring 1 is formed.
In the heat treatment after the formation of No. 8, residual water in the SOG film 12 is blocked by P-SiO11, and TEOS is used instead.
Since it diffuses into the oxide film, it is possible to reduce the influence of the residual moisture due to the heating in the SOG film 12 on the first metal wiring 10. The present invention is not limited to the above embodiment, and various modifications can be made. The following are examples of such modifications. (I) The interlayer insulating film of the metal wiring is the first interlayer insulating film / S
The present invention can be applied to the case where the contact hole is formed in the interlayer insulating film having the structure and is formed of the OG film / second interlayer insulating film and the metal wiring is embedded. (Ii) The second interlayer insulating film may be an insulating film other than the TEOS oxide film, such as a P-Si0 film or a PSG film.
【００１０】[0010]
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＳＯＧ、及び第１層間絶縁膜を順次エッチング除
去し第１コンタクトホールを開孔した後、第２層間絶縁
膜によりＳＯＧをキャッピングして、第２コンタクトホ
ールを開孔し、金属配線を形成するので、金属配線のス
テップカバレッジが悪化することもなく、ボイドの発生
を抑制することができる。したがって、金属配線の信頼
性を向上させることができる。As described above in detail, according to the present invention, the SOG and the first interlayer insulating film are sequentially removed by etching to open the first contact hole, and then the SOG is removed by the second interlayer insulating film. Since the second contact hole is capped and the metal wiring is formed, the step coverage of the metal wiring is not deteriorated and the generation of voids can be suppressed. Therefore, the reliability of the metal wiring can be improved.
【図１】本発明の実施例の半導体素子製造方法を示す工
程図である。FIG. 1 is a process drawing showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】従来の半導体素子の製造方法を示す工程図であ
る。FIG. 2 is a process chart showing a conventional method for manufacturing a semiconductor device.
【図３】図２（ｄ）中のボイドを示す図である。FIG. 3 is a diagram showing voids in FIG. 2 (d).
【図４】本発明の実施例の半導体素子製造方法を示す工
程図である。FIG. 4 is a process drawing showing the method for manufacturing a semiconductor device according to the embodiment of the present invention.
１０ 第１金属配線 １１ 第１層間絶縁膜（Ｐ−ＳｉＯ） １２ ＳＯＧ膜 １３，１６ レジストパターン １５ 第２層間絶縁膜（ＴＥＯＳ酸化膜） １８ 第２金属配線 Reference Signs List 10 first metal wiring 11 first interlayer insulating film (P-SiO) 12 SOG film 13 and 16 resist pattern 15 second interlayer insulating film (TEOS oxide film) 18 second metal wiring
Claims (1)
する工程と、 前記第１レジストパターンをマスクとして前記ＳＯＧ、
及び第１層間絶縁膜を順次エッチング除去し第１コンタ
クトホールを開孔する工程と、 前記第１レジストパターンを除去する工程と、 第２層間絶縁膜を形成する工程と、 フォトリソグラフィにより第２レジストパターンを形成
する工程と、 前記第２レジストパターンをマスクとして前記第２層間
絶縁膜をエッチング除去し第２コンタクトホールを開孔
する工程と、 前記第２レジストパターンを除去する工程と、 金属配線を形成する工程とを、 順に施すことを特徴とする半導体素子の製造方法。1. A step of forming a first interlayer insulating film, a step of applying SOG and silicifying, a step of forming a first resist pattern by photolithography, and a step of using the first resist pattern as a mask. ,
And a step of sequentially removing the first interlayer insulating film by etching to open a first contact hole, a step of removing the first resist pattern, a step of forming a second interlayer insulating film, and a second resist by photolithography. A step of forming a pattern; a step of etching away the second interlayer insulating film by using the second resist pattern as a mask to open a second contact hole; a step of removing the second resist pattern; A method of manufacturing a semiconductor element, which comprises sequentially performing a forming step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12487394A JPH07335748A (en) | 1994-06-07 | 1994-06-07 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12487394A JPH07335748A (en) | 1994-06-07 | 1994-06-07 | Manufacture of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335748A true JPH07335748A (en) | 1995-12-22 |
Family
ID=14896216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12487394A Withdrawn JPH07335748A (en) | 1994-06-07 | 1994-06-07 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335748A (en) |
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