JPH07335748A - Manufacture of semiconductor element - Google Patents

Manufacture of semiconductor element

Info

Publication number
JPH07335748A
JPH07335748A JP12487394A JP12487394A JPH07335748A JP H07335748 A JPH07335748 A JP H07335748A JP 12487394 A JP12487394 A JP 12487394A JP 12487394 A JP12487394 A JP 12487394A JP H07335748 A JPH07335748 A JP H07335748A
Authority
JP
Japan
Prior art keywords
resist pattern
film
sog
interlayer insulating
formed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP12487394A
Other languages
Japanese (ja)
Inventor
Hiroyuki Kono
浩幸 河野
Original Assignee
Miyazaki Oki Electric Co Ltd
Oki Electric Ind Co Ltd
宮崎沖電気株式会社
沖電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Miyazaki Oki Electric Co Ltd, Oki Electric Ind Co Ltd, 宮崎沖電気株式会社, 沖電気工業株式会社 filed Critical Miyazaki Oki Electric Co Ltd
Priority to JP12487394A priority Critical patent/JPH07335748A/en
Publication of JPH07335748A publication Critical patent/JPH07335748A/en
Application status is Withdrawn legal-status Critical

Links

Abstract

PURPOSE: To improve the reliability of a metallic wiring by inhibiting the generation of voids in the metallic wiring by the out gas of SOG.
CONSTITUTION: A first metallic wiring 10 is formed, and P-SiO 11 is formed. The surface of P-SiO 11 is spin-coated with an SOG film 12, and silicified. A resist pattern 13 is formed through photolithography, and through-holes are bored while using the resist pattern 13 as a mask. The resist pattern 13 is removed and sidewall protective films 14 are taken off by a release liquid. A TEOS oxide film 15 is shaped, and the SOG films 12 are capped. A resist pattern is formed, and the TEOS oxide film 15 is removed through wet etching and dry etching while employing the resist pattern as a mask. The resist pattern is taken off, and a second metallic wiring is formed through sputtering.
COPYRIGHT: (C)1995,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、半導体素子の製造方法に関し、特にコンタクトホール側壁部に絶縁物質よりなるバリア壁を形成し、SOG(Spin On Glass)よりの水分放出を防ぐことによって、良好な金属配線を形成する方法に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a method of manufacturing a semiconductor device, in particular by forming a barrier wall made of an insulating material in the contact hole side wall, preventing water release from SOG (Spin On Glass), good to a method of forming a metal wiring.

【0002】 [0002]

【従来の技術】図2(a)〜(d)は、従来の多層配線構造を持った微細半導体素子の製造方法の工程図である。 BACKGROUND ART FIG. 2 (a) ~ (d) are process views of a method for manufacturing a fine semiconductor device having the conventional multi-layer wiring structure. この図2(a)〜(d)の工程(1)〜(4)を以下に説明する。 FIG 2 (a) - step (d) (1) to (4) below. (1) 図2(a)の工程 アルミニウム等の金属により第1金属配線1を形成した後、第1層間絶縁膜としてプラズマ化学気相成長(以下、プラズマCVDと呼ぶ)法により、SiH 4 、及びN 2 Oを原料ガスとして、膜厚0.4μmのシリコン酸化膜(P−SiO)2を形成する。 (1) Figure 2 after forming a first metal interconnect 1 of metal process aluminum, etc. (a), plasma chemical vapor deposition as the first interlayer insulating film (hereinafter, a plasma CVD hereinafter) under the law, SiH 4, and N 2 O as material gas to form a silicon oxide film (P-SiO) 2 having a thickness of 0.4 .mu.m. 次に、平坦度向上を目的としてSOGをスピンコートし、第1金属配線1に支障のない450゜C以下の温度で加熱し、硅素化してSOG膜3を形成する。 Next, the SOG is spin-coated for the purpose of flatness improvement, the first metal wiring 1 was heated at 450 ° C or lower temperatures no trouble to form the SOG film 3 and silicon reduction. その後、再度、第1シリコン酸化膜2と同様にして第2層間絶縁膜として第2シリコン酸化膜4を0.4μm程度の厚さに気相成長させる。 Then, again, the second silicon oxide film 4 is vapor-phase grown to a thickness of about 0.4μm as the second interlayer insulating film in the same manner as the first silicon oxide film 2. (2) 図2(b)の工程 フォトリソグラフィ工程により、第1金属配線1と第2 (2) Figure 2 by step photolithography process (b), the first metal wiring 1 and the second
金属配線との接続のためのスルーホールを開孔するためのレジストパターン5を形成する。 Forming a resist pattern 5 for opening the through hole for connecting metal wires. (3) 図2(c)の工程 レジストパターン5をマスクとして、ウェットエッチングにより第2シリコン酸化膜4を除去し、端部をテーパ形状する。 (3) a step resist pattern 5 shown in FIG. 2 (c) as a mask, the second silicon oxide film 4 is removed by wet etching, the end tapering shape. その後、ドライエッチングにより残りの第2 Thereafter, the second remaining by dry etching
シリコン酸化膜4、SOG膜3、及び第1シリコン酸化膜2を順次エッチング除去し、スルーホールを開孔する。 Silicon oxide film 4, SOG film 3, and the first silicon oxide film 2 are sequentially etched, for opening the through holes. この時、第1シリコン酸化膜24、及び第2シリコン酸化膜4の側壁に側壁保護膜6が形成される。 At this time, the side wall protective film 6 is formed on the sidewall of the first silicon oxide film 24, and the second silicon oxide film 4. 次に、 next,
レジストパターン5を除去し、その後、剥離液により側壁保護膜6を除去する。 The resist pattern 5 is removed, then removed side wall protective film 6 by a release solution. (4) 図2(d)の工程 アルミニウム等の第2金属配線7をスパッタリング法により形成し、第1金属配線1と第2金属配線7との間のコンタクトを取る。 (4) a second metal wiring 7 steps aluminum shown in FIG. 2 (d) was formed by sputtering, making contact between the first metal wiring 1 and the second metal wiring 7.

【0003】 [0003]

【発明が解決しようとする課題】しかしながら、従来の半導体素子の製造方法においては、次のような課題があった。 [SUMMARY OF THE INVENTION However, in the conventional method of manufacturing a semiconductor device, has the following problems. 図2(c)のスルーホールの開孔時において、S During opening of the through hole in the FIG. 2 (c), S
OG膜3の露出部から水分脱離によるアウトガスが発生するため、異方性エッチングの効果を高める側壁保護膜6が形成されずSOG膜3のサイドエッチが進行する。 Since outgassing occurs due to water elimination from the exposed portion of the OG film 3, side etch the SOG film 3 without the side wall protective film 6 is formed to enhance the effect of the anisotropic etching proceeds.
そのため、図2(d)の第2金属配線7をスパッタリングする際に、第2金属配線7のステップカバレッジが悪化し、空洞(以下ボイドと呼ぶ)8が発生する。 Therefore, when sputtering the second metal wiring 7 in FIG. 2 (d), the step coverage of the second metal wiring 7 is deteriorated, the cavity (hereinafter referred to as voids) 8 occurs. 図3 Figure 3
は、図2(d)中のボイドの拡大図である。 Is an enlarged view of the voids in FIG 2 (d). この図に示すようにSOG膜3の露出部のサイドエッチにより、この部分にボイド8が発生する。 The side etch of the exposed portions of the SOG film 3 as shown in this figure, the void 8 is generated in this portion. このボイド8のために、 For the purpose of this void 8,
第2金属配線7のエレクトロマイグレーション耐性劣化による断線等が問題となる。 Disconnection due to electromigration resistance deterioration of the second metal wiring 7 becomes a problem.

【0004】 [0004]

【課題を解決するための手段】本発明は、前記課題を解決するために、P−SiO等の第1層間絶縁膜を形成する工程と、SOGを塗布し、硅素化する工程と、フォトリソグラフィにより第1レジストパターンを形成する工程と、前記第1レジストパターンをマスクとして前記S Means for Solving the Problems The present invention, in order to solve the above problems, a step of applying and forming a first interlayer insulating film such as a P-SiO, the SOG, which silicon of photolithography the S and forming a first resist pattern, the first resist pattern as a mask by
OG、及び第1層間絶縁膜を順次エッチング除去し、例えば第1スルーホールを開孔する工程と、前記第1レジストパターンを除去する工程と、TEOS酸化膜等の第2層間絶縁膜を形成する工程と、フォトリソグラフィにより第2レジストパターンを形成する工程と、前記第2 OG, and then the first interlayer insulating film are sequentially etched to form a step of opening the example first through hole, and removing the first resist pattern, a second interlayer insulating film such as TEOS oxide film a step, a step of forming a second resist pattern by photolithography, the second
レジストパターンをマスクとして前記第2層間絶縁膜をエッチング除去し、例えば第2スルーホールを開孔する工程と、前記第2レジストパターンを除去する工程と、 The resist pattern the second interlayer insulating film is removed by etching as a mask to opening the example second through hole, and removing the second resist pattern,
金属配線を形成する工程とを順に施すようにしている。 And forming a metal wiring so that applied sequentially.

【0005】 [0005]

【作用】本発明によれば、以上のように半導体素子の製造方法を構成したので、フォトリソグラフィにより第1 According to the present invention, since the configuration of a method for fabricating a semiconductor device as described above, first by photolithography
レジストパターンを形成し、この第1レジストパターンをマスクとしてSOG、及び第1層間絶縁膜を順次エッチング除去し第1コンタクトホールを開孔する。 A resist pattern is formed, for opening the first resist pattern SOG, and the first interlayer insulating film are sequentially etched as a mask the first contact hole. 第1コンタクトホールの開孔時において、SOGの露出部において水分脱離によりアウトガスが放出され、SOGのサイドエッチングが進行する。 During opening of the first contact hole, outgassing by moisture desorption in the exposed portion of the SOG is released, side etching of the SOG progresses. 次に、第2層間絶縁膜を形成し、SOGをキャッピングした後、フォトリソグラフィにより第2レジストパターンを形成して、該第2レジストパターンをマスクとして第2コンタクトホールを開孔する。 Next, a second interlayer insulating film is formed, after capping the SOG, by forming a second resist pattern by photolithography, to opening a second contact hole to said second resist pattern as a mask. この第2コンタクトホール開孔時において、S During the second contact hole opening, S
OGが第2層間絶縁膜によってキャッピングされているので、この第2層間絶縁膜が、SOGのサイドエッチを抑制し、金属配線の形成時のボイドの発生を抑制する働きがある。 Since OG is capped by the second interlayer insulating film, the second interlayer insulating film, suppresses the SOG of side etching, there is a function to suppress the generation of voids at the time of forming the metal wiring. 従って、前記課題を解決できるのである。 Therefore, it can solve the above problems.

【0006】 [0006]

【実施例】図1(a)〜(c)、及び図4(a)〜 DETAILED DESCRIPTION FIG. 1 (a) ~ (c), and FIG. 4 (a) ~
(c)は、本発明の実施例の半導体素子の製造方法を示す工程図である。 (C) are process diagrams showing a method of manufacturing a semiconductor device of Example of the present invention. この図1(a)〜(c)、及び図4 FIG. 1 (a) ~ (c), and 4
(a)〜(c)の工程を以下(1)〜(6)に説明する。 (A) it will be described - the step of (c) below (1) to (6). (1) 図1(a)の工程 まず、アルミニウム等の金属により第1金属配線10を形成する。 (1) Step of FIGS. 1 (a) First, a first metal wiring 10 by a metal such as aluminum. その後、第1層間絶縁膜としてプラズマCV Thereafter, the plasma CV as the first interlayer insulating film
D法により、原料ガスSiH 4 、及びN 2 O、圧力2. By Method D, a raw material gas SiH 4, and N 2 O, pressure 2.
0〜3.0Torrで、膜厚0.4μmのシリコン酸化膜(P−SiO)11を形成する。 In 0~3.0Torr, to form a silicon oxide film (P-SiO) 11 having a film thickness of 0.4 .mu.m. このP−SiO11 The P-SiO11
は、層間絶縁膜としての働きの上に、次に形成するSO Is on a function as an interlayer insulating film, then to form SO
G膜12の第1金属配線10への水分の透過を抑制する働きもある。 It serves to inhibit permeation of moisture into the first metal wiring 10 of the G film 12 also. その後、平坦化のためにシリコン酸化膜1 Thereafter, the silicon oxide film 1 for planarization
1上にSOGをスピンコートし、温度400゜C、ドライN 2雰囲気で、ベークしてSOG膜12を形成する。 The SOG is spin-coated on 1, temperature 400 ° C, and a dry N 2 atmosphere, and then baked to form the SOG film 12.
ドライN 2雰囲気中でのベークは、水分の吸湿の抑制し膜質の劣化を防止するためである。 Baking in a dry N 2 atmosphere, in order to prevent deterioration of the film quality by suppressing moisture moisture. 次に、第1スルーホールを開孔するために、フォトリソグラフィ工程によりレジストパターン13を形成する。 Next, in order to opening the first through hole to form a resist pattern 13 by a photolithography process. (2) 図1(b)の工程 レジストパターン13をマスクとして、ドライエッチングにより、SOG膜12、及び第1シリコン酸化膜11 (2) a process resist pattern 13 shown in FIG. 1 (b) as a mask, dry etching, SOG film 12, and the first silicon oxide film 11
を順次エッチング除去し、第1スルーホールを開孔する。 Sequentially removed by etching, to opening the first through hole. この時、第1シリコン酸化膜11とドライエッチングによるエッチングガスとの反応により、第1シリコン酸化膜11の側壁部に、側壁部のオーバーエッチングを抑制する異方性エッチングには好ましい側壁保護膜14 At this time, the reaction between the etching gas of the first silicon oxide film 11 and the dry etching, the side wall portion of the first silicon oxide film 11, the side wall portion of the over-etching to suppress anisotropy preferred for etching the sidewall protective film 14
が形成される。 There is formed. 一方、SOG膜12の露出部から水分脱離によるアウトガスが発生するので側壁保護膜が形成されず、サイドエッチングが進行し、アンダーカットが発生する。 On the other hand, it is not the sidewall protective film is formed so outgas is generated by moisture desorbed from the exposed portion of the SOG film 12, side etching proceeds, undercut occurs.

【0007】(3) 図1(c)の工程 レジストパターン14を除去し、その後、剥離液により側壁保護膜14を除去する。 [0007] (3) removing the process resist pattern 14 in FIG. 1 (c), then removed sidewall protective film 14 by a stripping solution. 次に、以下のプロセス条件でCVD法により、膜厚0.8μm以上のO 3 −TEO Then, following the CVD method under the process conditions, the film thickness 0.8μm or more O 3 -TeO
S−NSG(Non Silicate Glass) 膜(以下、TEOS S-NSG (Non Silicate Glass) film (hereinafter, TEOS
酸化膜と呼ぶ)15を形成する。 Referred to as oxide film) 15 is formed. TEOS酸化膜15のプロセス条件 TEOS流量 1.5SLM O 2流量 7.5SLM O 3流量 100g/m 3生成温度 400゜C これにより、TEOS酸化膜15がスルーホール内に平坦性良く埋め込まれるとともに、SOG膜12の露出部のアンダーカット部が、TEOS酸化膜15によりキャッピングされる。 This process conditions TEOS flow rate 1.5 slm O 2 flow rate 7.5 slm O 3 flow rate 100 g / m 3 product temperature of 400 ° C for TEOS oxide film 15, together with the TEOS oxide film 15 is buried well flatness in the through holes, SOG undercut portion of the exposed portion of the film 12 is capped by TEOS oxide film 15. (4) 図4(a)の工程 フォトリソグラフィ工程により、第2スルーホール開孔のためのレジストパターン16を形成する。 (4) Step a photolithography process of FIG. 4 (a), a resist pattern 16 for the second through-hole opening.

【0008】(5) 図4(b)の工程 レジストパターン16をマスクとして、まず0.2μm [0008] The process resist pattern 16 as a mask (5) FIG. 4 (b), the first 0.2μm
程度のTEOS酸化膜15を以下の条件でウェットエッチングし、TEOS酸化膜15の端部をテーパ形状にする。 The degree of TEOS oxide film 15 is wet-etched under the following conditions, to the end of the TEOS oxide film 15 in a tapered shape. TEOS酸化膜15のウェットエッチングの条件 NH 4 HF 2 10〜11% NH 4 F 14% CH 3 COOH 32〜33% H 2 O 残り の混合溶剤 次に、以下の条件のドライエッチングにより、レジストパターン16をマスクとして、残ったTEOS酸化膜1 Conditions NH 4 HF 2 10~11% of the wet etching of the TEOS oxide film 15 NH 4 F 14% CH 3 COOH 32~33% H 2 O remaining mixture solvent Next, by dry etching under the following conditions, the resist pattern 16 as a mask, the remaining TEOS oxide film 1
5を除去して第2スルーホールを開孔する。 5 opening the second through hole to remove. TEOS酸化膜15のドライエッチングの条件 真空度 100mTorr RFパワー 750W Arガス 800sccm CHF 3ガス 60sccm CF 4ガス 60sccm この時、TEOS酸化膜15、シリコン酸化膜11の露出部に側壁保護膜17が形成され、エッチング形状が良くなる。 When dry etching conditions vacuum 100 mTorr RF power 750W Ar gas 800 sccm CHF 3 gas 60sccm CF 4 gas 60sccm of TEOS oxide film 15 this, TEOS oxide film 15, sidewall protection film 17 on the exposed portion of the silicon oxide film 11 is formed, the etching shape better. また、SOG膜12の露出部のアンダーカット部が、TEOS酸化膜15によりキャッピングされているためSOG膜12のアウトガスによるサイドエッチングは発生しない。 Further, the undercut portion of the exposed portion of the SOG film 12, side etching does not occur due to outgassing of the SOG film 12 because it is capped by TEOS oxide film 15. (6) 図4(c)の工程 レジストパターン16を除去し、その後、剥離液により側壁保護膜17を除去する。 (6) 4 steps resist pattern 16 of (c) is removed, then removed sidewall protection film 17 by a stripping solution. 次に、アルミニウム等の金属をスパッタリングして第2金属配線18を形成する。 Next, a second metal wiring 18 by sputtering a metal such as aluminum.
この時、SOG膜12がTEOS酸化膜15によりキャピングされているため、第2金属配線18のステップカバレッジが悪化することもなく、ボイドの発生を抑制することができる。 At this time, since the SOG film 12 is capping the TEOS oxide film 15, without the step coverage of the second metal wiring 18 is deteriorated, it is possible to suppress the generation of voids.

【0009】以上説明したように、本実施例では、P− [0009] As described above, in this embodiment, P-
SiO11、SOG膜12を形成し、第1スルーホールを開孔し、その後、TEOS酸化膜15を形成することにより、SOG膜12の露出部をTEOS酸化膜15でキャッピングする。 SiO11, the SOG film 12 is formed, the first through hole and opening, then, by forming a TEOS oxide film 15, to cap the exposed portion of the SOG film 12 with TEOS oxide film 15. そして、第2スルーホールを開孔して、第2金属配線18を形成するので、以下の利点がある。 Then, the second through-hole and opening, since forming the second metal wire 18, the following advantages. (a)第2金属配線18のステップカバレッジが悪化することなく、ボイドの発生を抑制することができ、多層配線の信頼性を向上させ、半導体素子の歩留まりを向上させることができる。 (A) without the step coverage of the second metal wiring 18 is deteriorated, it is possible to suppress the occurrence of voids, improving the reliability of the multilayer wiring, it is possible to improve the yield of the semiconductor device. (b)第2層間絶縁膜をTEOS酸化膜15とすることにより、第2層間絶縁膜が平坦になり、第2スルーホールへの埋め込み性が良くなるとともに、第2金属配線1 (B) a second interlayer insulating film by the TEOS oxide film 15, the second interlayer insulating film becomes flat, with the embedding of the second through-hole is improved, the second metal wiring 1
8の形成後の熱処理において、SOG膜12内の残留水分はP−SiO11で阻止され、その代わりにTEOS In the heat treatment after the formation of 8, residual moisture in the SOG film 12 is blocked by the P-SiO11, TEOS instead
酸化膜中に拡散するので、SOG膜12内の加熱による残留水分による第1金属配線10への影響も低減することができる。 Since diffuses into the oxide film, it is also possible to reduce the influence of the first metal wiring 10 due to residual moisture by heating in the SOG film 12. なお、本発明は、上記実施例に限定されず種々の変形が可能である。 The present invention can be variously modified without being limited to the above embodiments. その変形例としては、例えば次のようなものがある。 As the variation is, for example, as follows. (i) 金属配線の層間絶縁膜が、第1層間絶縁膜/S (I) an interlayer insulating film of the metal wiring, a first interlayer insulating film / S
OG膜/第2層間絶縁膜から構成され、該構造を持つ層間絶縁膜にコンタクトホールを開孔し、金属配線を埋め込む場合であれば、本発明を適用することができる。 Consists OG film / second interlayer insulating film, a contact hole is opened in the interlayer insulating film having the structure, in the case of embedding the metal wires, it is possible to apply the present invention. (ii) 第2層間絶縁膜は、TEOS酸化膜以外の絶縁膜、例えば、P−Si0、またはPSG膜等であってもよい。 (Ii) a second interlayer insulating film, the insulating film other than the TEOS oxide film, for example, be a P-Si0 or PSG film or the like.

【0010】 [0010]

【発明の効果】以上詳細に説明したように、本発明によれば、SOG、及び第1層間絶縁膜を順次エッチング除去し第1コンタクトホールを開孔した後、第2層間絶縁膜によりSOGをキャッピングして、第2コンタクトホールを開孔し、金属配線を形成するので、金属配線のステップカバレッジが悪化することもなく、ボイドの発生を抑制することができる。 As has been detailed description, according to the present invention, according to the present invention, SOG, and after opening the first contact hole of the first interlayer insulating film are sequentially etched, the SOG by the second interlayer insulating film by capping, the second contact hole opening, so forming a metal wiring, it without the step coverage of the metal wiring is deteriorated, it is possible to suppress the generation of voids. したがって、金属配線の信頼性を向上させることができる。 Therefore, it is possible to improve the reliability of the metal wiring.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施例の半導体素子製造方法を示す工程図である。 1 is a process diagram showing a semiconductor device manufacturing method of the embodiment of the present invention.

【図2】従来の半導体素子の製造方法を示す工程図である。 2 is a process diagram showing the method of manufacturing the conventional semiconductor device.

【図3】図2(d)中のボイドを示す図である。 3 is a diagram showing a void in FIG 2 (d).

【図4】本発明の実施例の半導体素子製造方法を示す工程図である。 4 is a process view showing a semiconductor device manufacturing method of the embodiment of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

10 第1金属配線 11 第1層間絶縁膜(P−SiO) 12 SOG膜 13,16 レジストパターン 15 第2層間絶縁膜(TEOS酸化膜) 18 第2金属配線 10 the first metal wiring 11 first interlayer insulation film (P-SiO) 12 SOG film 13 and 16 resist pattern 15 a second interlayer insulating film (TEOS oxide film) 18 second metal wiring

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 第1層間絶縁膜を形成する工程と、 SOGを塗布し、硅素化する工程と、 フォトリソグラフィにより第1レジストパターンを形成する工程と、 前記第1レジストパターンをマスクとして前記SOG、 Forming a 1. A first interlayer insulating film, the SOG is applied, the SOG the steps of silicon of, forming a first resist pattern by photolithography, the first resist pattern as a mask ,
    及び第1層間絶縁膜を順次エッチング除去し第1コンタクトホールを開孔する工程と、 前記第1レジストパターンを除去する工程と、 第2層間絶縁膜を形成する工程と、 フォトリソグラフィにより第2レジストパターンを形成する工程と、 前記第2レジストパターンをマスクとして前記第2層間絶縁膜をエッチング除去し第2コンタクトホールを開孔する工程と、 前記第2レジストパターンを除去する工程と、 金属配線を形成する工程とを、 順に施すことを特徴とする半導体素子の製造方法。 And a step of opening the first contact hole is sequentially etched first interlayer insulating film, a step of removing the first resist pattern, forming a second interlayer insulating film, the second resist by photolithography forming a pattern, a step of opening a second contact hole to the second interlayer insulating film is removed by etching the second resist pattern as a mask, and removing the second resist pattern, the metal wires and forming method of manufacturing a semiconductor device characterized by applying sequentially.
JP12487394A 1994-06-07 1994-06-07 Manufacture of semiconductor element Withdrawn JPH07335748A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12487394A JPH07335748A (en) 1994-06-07 1994-06-07 Manufacture of semiconductor element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12487394A JPH07335748A (en) 1994-06-07 1994-06-07 Manufacture of semiconductor element

Publications (1)

Publication Number Publication Date
JPH07335748A true JPH07335748A (en) 1995-12-22

Family

ID=14896216

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12487394A Withdrawn JPH07335748A (en) 1994-06-07 1994-06-07 Manufacture of semiconductor element

Country Status (1)

Country Link
JP (1) JPH07335748A (en)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130271945A1 (en) 2004-02-06 2013-10-17 Nikon Corporation Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method
US9341954B2 (en) 2007-10-24 2016-05-17 Nikon Corporation Optical unit, illumination optical apparatus, exposure apparatus, and device manufacturing method
US9423698B2 (en) 2003-10-28 2016-08-23 Nikon Corporation Illumination optical apparatus and projection exposure apparatus
US9500960B2 (en) 2003-04-11 2016-11-22 Nikon Corporation Apparatus and method for maintaining immersion fluid in the gap under the projection lens during wafer exchange in an immersion lithography machine
US9551943B2 (en) 2003-06-19 2017-01-24 Nikon Corporation Exposure apparatus and device manufacturing method
US9632431B2 (en) 2004-02-02 2017-04-25 Nikon Corporation Lithographic apparatus and method having substrate and sensor tables
US9678332B2 (en) 2007-11-06 2017-06-13 Nikon Corporation Illumination apparatus, illumination method, exposure apparatus, and device manufacturing method
US9678437B2 (en) 2003-04-09 2017-06-13 Nikon Corporation Illumination optical apparatus having distribution changing member to change light amount and polarization member to set polarization in circumference direction
US9885872B2 (en) 2003-11-20 2018-02-06 Nikon Corporation Illumination optical apparatus, exposure apparatus, and exposure method with optical integrator and polarization member that changes polarization state of light
US9891539B2 (en) 2005-05-12 2018-02-13 Nikon Corporation Projection optical system, exposure apparatus, and exposure method
USRE46933E1 (en) 2005-04-08 2018-07-03 Asml Netherlands B.V. Dual stage lithographic apparatus and device manufacturing method
US10101666B2 (en) 2007-10-12 2018-10-16 Nikon Corporation Illumination optical apparatus, exposure apparatus, and device manufacturing method

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9885959B2 (en) 2003-04-09 2018-02-06 Nikon Corporation Illumination optical apparatus having deflecting member, lens, polarization member to set polarization in circumference direction, and optical integrator
US9678437B2 (en) 2003-04-09 2017-06-13 Nikon Corporation Illumination optical apparatus having distribution changing member to change light amount and polarization member to set polarization in circumference direction
US9946163B2 (en) 2003-04-11 2018-04-17 Nikon Corporation Apparatus and method for maintaining immersion fluid in the gap under the projection lens during wafer exchange in an immersion lithography machine
US9500960B2 (en) 2003-04-11 2016-11-22 Nikon Corporation Apparatus and method for maintaining immersion fluid in the gap under the projection lens during wafer exchange in an immersion lithography machine
US9551943B2 (en) 2003-06-19 2017-01-24 Nikon Corporation Exposure apparatus and device manufacturing method
US10007188B2 (en) 2003-06-19 2018-06-26 Nikon Corporation Exposure apparatus and device manufacturing method
US9810995B2 (en) 2003-06-19 2017-11-07 Nikon Corporation Exposure apparatus and device manufacturing method
US10191388B2 (en) 2003-06-19 2019-01-29 Nikon Corporation Exposure apparatus, and device manufacturing method
US9423698B2 (en) 2003-10-28 2016-08-23 Nikon Corporation Illumination optical apparatus and projection exposure apparatus
US9760014B2 (en) 2003-10-28 2017-09-12 Nikon Corporation Illumination optical apparatus and projection exposure apparatus
US9885872B2 (en) 2003-11-20 2018-02-06 Nikon Corporation Illumination optical apparatus, exposure apparatus, and exposure method with optical integrator and polarization member that changes polarization state of light
US10281632B2 (en) 2003-11-20 2019-05-07 Nikon Corporation Illumination optical apparatus, exposure apparatus, and exposure method with optical member with optical rotatory power to rotate linear polarization direction
US10139737B2 (en) 2004-02-02 2018-11-27 Nikon Corporation Lithographic apparatus and method having substrate and sensor tables
US9684248B2 (en) 2004-02-02 2017-06-20 Nikon Corporation Lithographic apparatus having substrate table and sensor table to measure a patterned beam
US9665016B2 (en) 2004-02-02 2017-05-30 Nikon Corporation Lithographic apparatus and method having substrate table and sensor table to hold immersion liquid
US10007196B2 (en) 2004-02-02 2018-06-26 Nikon Corporation Lithographic apparatus and method having substrate and sensor tables
US9632431B2 (en) 2004-02-02 2017-04-25 Nikon Corporation Lithographic apparatus and method having substrate and sensor tables
US10241417B2 (en) 2004-02-06 2019-03-26 Nikon Corporation Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method
US10234770B2 (en) 2004-02-06 2019-03-19 Nikon Corporation Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method
US10007194B2 (en) 2004-02-06 2018-06-26 Nikon Corporation Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method
US20130271945A1 (en) 2004-02-06 2013-10-17 Nikon Corporation Polarization-modulating element, illumination optical apparatus, exposure apparatus, and exposure method
USRE46933E1 (en) 2005-04-08 2018-07-03 Asml Netherlands B.V. Dual stage lithographic apparatus and device manufacturing method
US9891539B2 (en) 2005-05-12 2018-02-13 Nikon Corporation Projection optical system, exposure apparatus, and exposure method
US10101666B2 (en) 2007-10-12 2018-10-16 Nikon Corporation Illumination optical apparatus, exposure apparatus, and device manufacturing method
US9341954B2 (en) 2007-10-24 2016-05-17 Nikon Corporation Optical unit, illumination optical apparatus, exposure apparatus, and device manufacturing method
US9857599B2 (en) 2007-10-24 2018-01-02 Nikon Corporation Optical unit, illumination optical apparatus, exposure apparatus, and device manufacturing method
US9678332B2 (en) 2007-11-06 2017-06-13 Nikon Corporation Illumination apparatus, illumination method, exposure apparatus, and device manufacturing method

Similar Documents

Publication Publication Date Title
US5180689A (en) Tapered opening sidewall with multi-step etching process
KR100421055B1 (en) Method for forming metal interconnection layer of semiconductor device
JP4094073B2 (en) Method of fabricating a semiconductor device
JP5178983B2 (en) The method for etching a dual damascene structure organosilicate glass
US5981380A (en) Method of forming a local interconnect including selectively etched conductive layers and recess formation
JP3553535B2 (en) Capacitor and the manufacturing method thereof
US4487652A (en) Slope etch of polyimide
CN101231969B (en) Forming method of IC structure
JP3248492B2 (en) Semiconductor device and manufacturing method thereof
JP4084513B2 (en) Method of manufacturing a dual damascene (dualdamascene)
JP3128811B2 (en) A method of manufacturing a semiconductor device
JP5031956B2 (en) Method of forming a semiconductor device
US6083824A (en) Borderless contact
CN1039151A (en) Method of manufacturing semiconductor device
JP2540024B2 (en) Method of forming a tungsten plug for metal wiring
CN101399222B (en) Manufacturing method for semiconductor elements having air gap
JPH08330305A (en) Method for forming insulating film in semiconductor device
JPH08264530A (en) Method and system for fabricating semiconductor device
JP2003142484A (en) Method of manufacturing semiconductor device
JPH08288391A (en) Wire forming method for semiconductor device
CN1049763C (en) Method for forming metal interconnection of semiconductor device
JP2009302545A (en) Air gap formation and integration using pattern formation gaps
US20040092111A1 (en) Method of dry etching organic SOG film
JPH08181210A (en) Manufacture of semiconductor device
JPH10223760A (en) Method for formation of air gap by plasma treatment of aluminum interconnection

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010904