JPH07334347A - 符号化演算器 - Google Patents

Abstract

(57)【要約】 【目的】 画像データの符号化を高速に行う。 【構成】 ＤＣＴの場合、データ入力端子１０−１、１
０−２からの入力データをセレクタ１１−１〜１１−４
を介して、加減算器１２−１，１２−２に入力し、加
算、または減算を実行する。逆ＤＣＴの場合、加減算器
１２−１，１２−２をスルーする。積和演算器１３−
１，１３−２により、積和演算する。逆ＤＣＴの場合、
加減算器１５により、加算と減算を順に実行する。量子
化、または逆量子化の場合は、データ入力端子１１−１
から入力された入力データをセレクタ１１−１、加減算
器１２−１を介して，積和演算器１３−１に入力し、デ
ータ入力端子１０−３より入力される係数とを掛け算し
て、セレクタ１１−３、加減算器１２−２を介して、積
和演算器１３−２に入力し、積和演算器１３−１の出力
と係数とを掛け算し、演算結果出力端子１６より出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画像または静止画像
等の画像を伝送または蓄積するために画像データの圧
縮、及び圧縮されたデータの伸長のための画像符号化装
置における符号化演算器に関するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；オプトロニクス、１２５［５］（１９９２）、
片山泰男著、「蓄積媒体における符号化」Ｐ．８６−９
６ 文献２；ジャーナル オブ ソリッド ステート サー
キット（JOURNAL OFSOLID-STATE CIRCUIT)、２４［６］
（１９８９−１２）、ＩＥＥＥ（米）、"A Single-Chip
16-bit 25-ns Real-Time Video/Image Signal Process
or" Ｐ．１６６２−１６６７ 従来、画像符号化装置では、前記文献１に記載されるよ
うな動画像の蓄積装置等で用いられるＩＳＯ／ＩＥＣ
ＳＣ２９／ＷＧ１１の下で進行してきた蓄積メディア動
画像符号化の国際標準会議であるＭＰＥＧで勧告された
符号化方式が標準として用いられている。この標準化方
式では、動画像の１フレームを８×８画素のブロックに
分割し、そのブロック毎にＤＣＴ（Discrete Cosine Tr
ansform ：離散的コサイン変換）、量子化、逆量子化、
逆ＤＣＴを行う。

【０００３】以下、上記に示した標準化方式のＤＣＴと
量子化について述べる。ＤＣＴは、次のように定義され
ている。f(x)を入力とし、F(u)をそのＤＣＴ変換系とす
るとき、次式（１）〜（３）のようになる。

【数１】 ２次元ＤＣＴは、以下のようになる。すなわち、フレー
ム間のＭＣ（Motion Compensation:動き補償）または入
力画像自身（以下、イントラ（intra-frame ）と呼ぶ)
のマクロブロック内の各ブロック（６個の８×８画素）
について、８×８の２次元ＤＣＴを行う。Ｎ×Ｎの２次
元ＤＣＴとその逆ＤＣＴは、次式（４）、（５）のよう
になる。

【０００４】

【数２】 変換するデータの値は差分値でありうるので、その値
は、−２５５〜２５５の範囲であり、変換後の係数の値
の範囲は、−２０４０〜２０４０となる。２次元ＤＣＴ
は、１次元ＤＣＴの処理に分解でき、しかも計算量も少
なくなる。これは、ブロック内の全ての行でそれぞれｘ
方向に１次元ＤＣＴし、その結果を同じ行に戻し、その
後、ｙ方向に１次元ＤＣＴを全ての列でそれぞれ行い、
その結果を同じ列に戻すことである。これを式で表すと
次式（６）、（７）のようになる。

【０００５】

【数３】 量子化というのはＤＣＴ変換係数全体を小さい値の数値
で表現するものであり、そうすることによって符号量を
減らすことがてきる。標準化では、量子化が規定され
ず、逆量子化だけが規定されている。量子化は（Intra
のDC以外は）、簡単にはスライスまたはマクロブロック
に記述されたquant （量子化特性）の２倍のステップサ
イズと次に述べる量子化マトリックス（QM）の積で（係
数×１６）を割り算することと考えてよい。イントラの
DCでは固定の８で丸めつき割り算をする。Intra のDC係
数以外では、輝度、色差とも同じく逆量子化は次式
（８）、（９）で行われる。Intra では、 rec=2*level*quant*intraquant[m][n]/16 ・・・（８） ここで、level は、輝度または色差であり、intraquant
[m][n](m,n=1,2, …,8) は、量子化マトリックスの量子
化係数である。Non-intra(非イントラ）では、 rec=(2*level+sign(level))*quant*nonintraquant[n][m]/16 ・・・（９） ここで、sign(level) は、level の符号を表し、

【数４】 である。nonintraquant[n][m](m,n=1,2, …,8) は、量
子化マトリックスの量子化係数である。

【０００６】式（９）で、０の近辺を離した再現をする
ために2*level にsign(level) を加算している。逆量子
化でこうすることは、量子化で単なる割り算が使えるこ
とを意味し、また０の近辺を離すことはNon-intra でノ
イジーな変化を抑える働きがある。さらに、rec が偶数
なら符号を引く。すなわち、次式（１０）のようにす
る。 if(rec==even)rec=REC-sing(level) ・・・（１０） こうして偶数を避けて奇数のみを再現し逆量子化に与え
るのは逆量子化のミスマッチを避けるためである。量子
化には設定可能な量子化マトリックス（ＱＭ）という８
×８のＤＣＴ係数のそれぞれの場所に異なる感度を与え
る仕組みが入っていて、このため再現の周波数特性を変
化できる効果を持つ。量子化マトリックスＱＭには２種
類あり、Intra 用と、Non-intra 用とがある。デフォー
ルトの値が決まっていて、シーケンスの先頭で両方とも
設定できる。逆量子化は、８×８の係数毎に次式（１
１）のようなジクザクスキャンをしながら計算を行う。

【０００７】 i=scan[m][n] ・・・（１１） Intra では、次式（１２）を行い、 rec[m][n] =2*level[i]*quant*intraquant[m][n]/16 ・・・（１２） non-intra では、次式（１３）を行う。 rec[m][n]=(2*level[i]+sign(level[i]))quant*intraquant[m][n]/16 if((rec[m][n]&1)==0)rec[m][n]=rec[m][n]-sign(rec[m][n]/16 if(rec[m][n]>2047)rec[m][n]=2047 if(rec[m][n]<-2048)rec[m][n]=-2048 ・・・（１３） 図２は、前記文献２に記載された上記符号化方式を実現
する従来の符号化演算器を示す構成ブロック図である。
図に示すように、この符号化演算器は、加算、減算、絶
対値減算や各種論理演算を行うＡＬＵ１、乗算器４、累
算器６、最大値最小値検出器７、セレクタ３−１，３−
２，５，８により構成されている。データ入力端子１−
１，１−２から入力されたデータは、ＡＬＵ２または乗
算器４で演算を施される。この時、セレクタ３−１，３
−２，５の設定により３種類の演算パスが選択される。
すなわち、入力データがＡＬＵ２に与えられ、セレクタ
５から出力される場合と、入力データがセレクタ３−
１，３−２を通して乗算器４に与えられ、セレクタ５か
ら出力される場合と、入力データがＡＬＵ２に与えら
れ、その演算結果がセレクタ３−１、３−２を通して乗
算器４に与えられ、セレクタ５から出力される場合であ
る。

【０００８】セレクタ５から出力された演算データはセ
レクタ８の設定により、そのままか、あるいは累算器６
を通してから、あるいは累算器６、及び最大値最小値検
出器７を通して、演算出力端子９に出力される。このよ
うに、図２に示す符号化演算器は３段のパイプライン構
成となっている。ＤＣＴを行う場合は、入力端子１−１
（１−２）から与えられる画像データと入力端子１−２
（１−１）から与えられるＤＣＴ係数との積和演算を乗
算器４と累算器６で行う。量子化を行う場合は、入力端
子１−１（１−２）から与えられるＤＣＴ結果と入力端
子１−２から与えられる量子化係数の逆数との乗算を乗
算器４で行う。逆量子化を行う場合は、入力端子１−１
（１−２）から与えられる量子化結果と、入力端子１−
２（１−１）から与えられる量子化係数との乗算を乗算
器４で行い、乗算結果と量子化係数の１／２との加算を
累算器６で行う。逆ＤＣＴを行う場合は、入力端子１−
１（１−２）から与えられる逆量子化結果と、入力端子
１−２（１−１）から与えられる逆ＤＣＴ係数との積和
演算を乗算器４と累算器６で行う。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
符号化演算器においては、次のような課題があった。上
記構成の符号化演算器では内部に乗算器４を１つしか持
っていないのでＤＣＴを高速に処理することができず、
また高速のアルゴリズムを用いたとしても一度のパイプ
ライン処理では、ＤＣＴを行えずこの符号化演算器を２
度、３度とセレクタを切り換えてデータを通す必要があ
った。ＭＰＥＧ方式の量子化も同様に乗算（除算）を２
回行わなければならないため最低２度はデータを演算器
に入れる必要があり、効率良く高速に処理できないとい
う問題点があった。

【００１０】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、画像データの圧縮のための符号化、
及び圧縮されたデータの伸長のための符号化をする符号
化演算器において、以下のものを設けている。データを
入力する第１、第２のデータ入力端子と、前記第１のデ
ータ入力端子から入力される入力データと前記第２のデ
ータ入力端子から入力される入力データとの加算または
減算を行う第１の加減算器と、前記第１の加減算器の出
力に対して積和演算をする第１の積和演算器とを設けて
いる。さらに、前記第１の積和演算器の出力と前記第１
のデータ入力端子から入力される入力データと値零とを
入力し、そのいずれかを出力する第１のセレクタと、前
記第１のセレクタの出力と前記第２のデータ入力端子か
ら入力される入力データとの加算または減算を行う第２
の加減算器と、前記第２の加減算器の出力に対して積和
演算をする第２の積和演算器と、前記第１の積和演算器
の出力と値零とを入力し、そのいずれかを出力する第２
のセレクタと、前記第２のセレクタの出力と前記第２の
積和演算器の出力との加算または減算器を行う第３の加
減算器とを、設けている。第２の発明は、第１の発明の
第１、第２セレクタが以下のように構成されている。す
なわち、ＤＣＴ、逆ＤＣＴの場合のようにマトリックス
演算処理を行う場合、前記第１のセレクタは第２のデー
タ入力端子からの入力データを出力し、前記第２のセレ
クタは前記第１の積和演算器の出力を出力し、量子化演
算処理を行う場合、前記第１のセレクタは第１の積和演
算器の出力を出力し、前記第２のセレクタは通常（例え
ば、Intra DC成分以外の場合）は零を出力する。

【００１１】

【作用】第１、または第２の本発明によれば、以上のよ
うに符号化演算器を構成したので、例えば、ＤＣＴなど
のマトリックス演算の場合、第１、第２の加減算器によ
り、第１、第２の入力端子から入力された入力データの
加算、あるいは減算をする。この時、第１のセレクタに
より、第１のデータ入力端子より入力された入力データ
を第２の加減算器に出力する。第１、第２の積和演算器
により、マトリックス演算の係数と第１、第２の加減算
器の出力との積をとり、さらにこの積の和をとり、この
積の和が第３の加減算器をスルーして出力される。例え
ば、逆ＤＣＴの場合は、第１、第２のデータ入力端子よ
り入力された入力データは、第１、第２の加減算器をス
ルーして、第１、第２積和演算器に入力され、第１、第
２の積和演算器により、マトリックス演算の係数と第
１、第２の加減算器の出力との積をとり、さらに第３の
加減算器により第１、第２の積和演算器の出力結果の加
算または減算を行う。例えば、量子化の場合には、第１
の積和演算器により第１、または第２のデータ入力端子
より入力された入力データと係数を乗算し、第１のセレ
クタにより第１の積和演算器の出力を第２の加減算器に
出力する。第２の加減算器により、この第１の積和演算
器の出力をそのまま第２の積和演算器に出力する。第２
の積和演算器により、第１の積和演算器の出力に係数を
掛け合わせて、その結果を第３の加減算器に出力する。
通常（例えば、Intra DC成分以外の時）では、第２のセ
レクタより零が出力され、第２の積和演算器の出力は、
第３の加減算器をスルーして出力される。このように、
ＤＣＴ、逆ＤＣＴのようなマトリックス演算の場合は、
第１、第２の加減算器、第１、第２の積和演算器を並列
に使用し、量子化、逆量子化の場合には、第１の加減算
器、第１の積和演算器、第２加減算器、第２の積和演算
器を直列に使用する。従って、前記課題を解決できるの
である。

【００１２】

【実施例】図１は、本発明の実施例を示す符号化演算器
の回路図である。この符号化演算器は、データ入力端子
１０−１，１０−２，１０−３，１０−４を有してい
る。データ入力端子１０−１には、セレクタ１１−１、
１１−３が接続されている。データ入力端子１０−２に
は、セレクタ１１−２、１１−４が接続されている。セ
レクタ１１−１、１１−２の出力側には、加減算器１２
−１が接続されている。データ入力端子１０−３、及び
加減算器１２−１の出力側には、積和演算器１３−１が
接続され、さらに積和演算器１３−２の出力側には、セ
レクタ１４−１、及びセレクタ１１−３が接続されてい
る。セレクタ１１−３、１１−４の出力側には、加減算
器１２−２が接続されている。データ入力端子１０−
４、及び加減算器１２−２の出力側には、積和演算器１
３−２が接続され、さらに積和演算器１３−２の出力側
には、セレクタ１４−２が接続されている。セレクタ１
４−１、１４−２の出力側には、加減算器１５が接続さ
れている。セレクタ１１−２には、データ入力端子１１
−２からの入力以外に、”１”、及び零を入力される。
セレクタ１１−３には、データ入力端子１１−１、及び
積和演算器１３−１からの入力以外に、零が入力され
る。セレクタ１１−４には、データ入力端子１０−２か
らの入力以外に零が入力される。セレクタ１４−１に
は、積和演算器１４−１からの入力以外に”１”、及び
零が入力される。セレクタ１４−２には、積和演算器１
４−２からの入力以外に零が入力される。データ入力端
子１０−１、１０−２は、量子化、逆量子化、ＤＣＴ、
逆ＤＣＴ等を行うためのデータを入力する第１、第２の
データ入力端子である。セレクタ１１−３には、積和演
算器１３−１の出力、第１のデータ入力端子からの入力
データ、及び零が入力され、これらのいずれかを出力す
る第１のセレクタであり、セレクタ１４−１は、積和演
算器１３−１と値１と零とを入力し、これらのいずれか
を出力する第２のセレクタである。加減算器１２−１、
１２−２、１５は、第１、第２、第３の加減算器であ
り、積和演算器１３−１、１３−２は、第１、第２の積
和演算器である。

【００１３】図３は、図１中の加減算器１２−１の回路
図である。図３に示すように加減算器１２−１は、加算
器として機能するか、減算器として機能するかを指定す
るための制御信号ＣＮＴを入力する入力端子３０−１、
図１中のセレクタ１１−１からの入力データＩＮ１を入
力する入力端子３０−２、及び図１中のセレクタ１１−
２からの入力データＩＮ２を入力する入力端子３０−３
を有している。入力端子３０−１には、排他的論理和を
とる２入力ＥＯＲゲート３１の入力端子、及び加算器３
２の入力端子に接続されている。入力端子３０−２に
は、加算器３２が接続されている。入力端子３０−３に
は、ＥＯＲゲート３１の他方の入力端子に接続されてい
る。ＥＯＲゲート３１の出力側には、加算器３２の他方
の入力端子に接続されている。加算器３２の出力側に
は、出力信号ＯＵＴを出力するための出力端子３３が接
続されている。入力端子３０−１には、加算器として用
いる場合は、零、減算器として用いる場合は、１が入力
される。ＥＯＲゲート３１は入力端子３０−３が複数ビ
ット数存在するのであれば、その数だけＥＯＲゲートは
存在して接続される。但し、入力端子３０−１からの信
号線は、全てのＥＯＲゲートに共通に与えられる。ま
た、図１中の加減算器１２−２、１５も図３の同様の回
路構成であり、加減算器１２−２の場合は、図３中の入
力端子３０−２、入力端子３０−３に相当する入力端子
にはそれぞれ図１中のセレクタ１１−３、１１−４の出
力側に接続され、加減算器１５の場合は、図３中の入力
端子３０−２、入力端子３０−３に相当する入力端子に
はそれぞれ図１中のセレクタ１４−１、１４−２の出力
側に接続される。

【００１４】図４は、図１中の積和演算器１３−１の回
路図である。図４に示すように、この積和演算器１３−
１は、図１中の加減算器１２−１かに入力データＩＮ１
を入力する入力端子４０−１、及び図１中のデータ入力
端子１０−３から入力される係数データを入力する入力
端子４０−２を有している。入力端子４０−１、４０−
２には、乗算器４１が接続されている。乗算器４１の出
力側には、加算器４２の一方の入力端子が接続され、さ
らに加算器４２の出力側には、レジスタ４３が接続され
ている。レジスタ４３には、セレクタ４４の一方の入力
端子、及び出力信号ＯＵＴを出力する出力端子４５が接
続されている。セレクタ４４の他方の入力端子には値零
が入力される。セレクタ４４の出力側には、加算器４２
の他方の入力端子が接続されている。また、図１中の積
和演算器１３−２の回路も図４の積和演算器１３−１と
同様の構成であり、図４中の入力端子４０−１、４０−
２に相当する入力端子には、それぞれ図１中の加減算器
１２−２、データ入力端子１０−４がそれぞれ接続され
る。以下、図１の演算符号化回路の動作（ａ）〜（ｄ）
を説明する。

【００１５】（ａ） ＤＣＴ演算の時 前述した１次ＤＣＴの式を行列で表すと次式（１４）と
なる。

【数５】 ここで、A=COS(1/16）π、B=COS(2/16）π、C=COS(3/1
6）π、D=COS(4/16）π、E=COS(5/16）π、F=COS(6/1
6）π、G=COS(7/16）πである。この式は、係数の対称
性から次式（１５）のように変形することができる。

【００１６】

【数６】 まず、データ入力端子１０−１から、入力データがf0,f
1,f2,f3 の順に入力してセレクタ１１−１、１１−３に
入力し、同期してデータ入力端子１０−２から、入力デ
ータがf7,f6,f5,f4 の順に入力してセレクタ１１−２、
１１−４に入力する。セレクタ１１−１、１１−２で
は、データ入力端子１０−１、１０−２からの入力デー
タをそのまま加減算器１２−１に出力する。同様に、セ
レクタ１１−３、１１−４では、データ入力端子１０−
１、１０−２からの入力データをそのまま加減算器１２
−２に出力する。加減算器１２−１では、図３中の入力
端子３０−１から加算器として機能させるための制御信
号ＣＮＴとして零が入力され、この制御信号ＣＮＴはＥ
ＯＲゲート３１、及び加算器３２に入力される。図１中
のデータ入力端子１０−１から、入力端子３０−２に入
力されたデータＩＮ１は、加算器３２の入力端子に入力
される。図１中のデータ入力端子１０−３から、入力端
子３０−３に入力されたデータＩＮ２は、ＥＯＲゲート
３１の他方の入力端子に入力される。ＥＯＲゲート３１
では、入力データＩＮ２と制御信号ＣＮＴとの排他論理
をとり、入力データＩＮ２をそのまま加算器３２に出力
する。加算器３２では、入力データＩＮ１とＥＯＲゲー
ト３１から入力された入力データＩＮ２とを加算して、
加算結果ＯＵＴを出力端子３３に出力する。出力端子３
３から出力された加算結果は、図１中の積和演算器１３
−１に入力される。

【００１７】一方、加減算器１２−２には、図３中の入
力端子３０−１と同様の入力端子から制御信号ＣＮＴと
して”１”が入力される。図３中の入力端子３０−３と
同様の入力端子から入力された入力データＩＮ２に対し
て、図３中のＥＯＲゲート３１と同様のＥＯＲゲートに
よって１の補数をとる演算が行われ、図３中の入力端子
３０−２と同様の入力端子から入力される図１中のデー
タ入力端子１０−１から入力された入力データＩＮ１と
もに図３中の加算器３２と同様の加算器に入力される。
一方、加算器には、”１”が入力され、加算器では、”
１”と入力データＩＮ２の１の補数とを加え入力データ
ＩＮ２の２の補数をとり、さらにこの２の補数と入力デ
ータＩＮ１との和をとることにより、入力データＩＮ１
とＩＮ２との減算演算が行われ、その減算結果を出力端
子に出力する。出力端子から出力された減算結果は、積
和演算器１３−２に入力される。よって、加減算器１２
−１では、f0+f7,f1+f6,f2+f5,f3+f4 の計算をそれぞれ
行い、その結果を積和演算器１３−１に出力し、加減算
器１２−２では、f0-f7,f1-f6,f2-f5,f3-f4 の計算を順
に行い、その結果を積和演算器１３−２に出力する。

【００１８】図４中の積和演算器１３−１では、入力端
子４０−１には、図１中の加減算器１２−１の演算結果
（f0+f7,f1+f6,f2+f5,f3+f4 ）が順に入力され、入力端
子４０−２には、図１中のデータ入力端子１０−３か
ら、式（１５）の係数データがD,D,D,D の順に入力され
る。乗算器４１では、入力端子４０−１から入力された
データＩＮ１と入力端子４０−２から入力されたデータ
ＩＮ２との積をとり、加算器４２にその積（D(f0+f7),D
(f1+f6),D(f2+f5),D(f3+f4) ）を順に出力する。加算器
４２では、乗算器４１から出力された乗算結果とセレク
タ４４から出力されるデータを加算して、レジスタ４３
に出力する。レジスタ４３では、加算器４２から出力さ
れたデータを保持する。セレクタ４４では、ＤＣＴする
ブロックの最初の画素に対する演算結果を入力端子５０
−２から入力するタイミングで積和値をクリアするため
零出力し、該ＤＣＴ対象のブロック内では、次のタイミ
ングからはレジスタ４３に保持されたそれまでの積和値
をスルーで出力するように制御を行い、どちらか一方の
入力を加算器４２に出力する。加算器４２では、乗算器
４１から出力された乗算結果とそれまでの積和結果を加
算して、レジスタ４３に出力し、最終的には出力端子４
５より、式（１５）に示される積和結果F0が出力され、
この積和結果F0が図１中のセレクタ１４−１に入力され
る。

【００１９】データ入力端子１０−４から、式（１５）
に示される係数データがA,C,E,G の順に入力し、図４に
示す積和演算器１３−１と同様に構成された積和演算器
１３−２では、この係数データと加減算器１２−２の出
力であるf0-f7,f1-f6,f2-f5,f3-f4 との間で積和演算を
行い、その式（１５）に示す積和結果F1をセレクタ１４
−２に出力する。その他のF2,F3 、F4,F5 、F6,F7 につ
いても入力端子１０−３、１０−４に係数を式（１５）
に示される相当する係数データに変更することにより求
めることができる。 （ｂ） 逆ＤＣＴ演算の時 逆ＤＣＴは先に示したＤＣＴの式の逆変換であり、行列
で表すと次式（１６）のようになる。

【数７】 ここで、A=COS(1/16）π、B=COS(2/16）π、C=COS(3/1
6）π、D=COS(4/16）π、E=COS(5/16）π、F=COS(6/1
6）π、G=COS(7/16）πである。この式は、係数の対称
性から次式（１７）のように変形することができる。

【００２０】

【数８】 データ入力端子１０−１から、入力データがF0,F2,F4,F
6 の順に入力してセレクタ１１−１、１１−３に入力
し、同期してデータ入力端子１０−２から、入力データ
がF1,F3,F5,F7 の順に入力してセレクタ１１−２、１１
−４に入力する。セレクタ１１−１では、データ入力端
子１０−１からの入力データをそのまま加減算器１２−
１に出力し、セレクタ１１−２では、加減算器１２−１
に零を出力し、セレクタ１１−３では、加減算器１２−
２に零を出力し、セレクタ１１−４では、データ入力端
子１０−２からのデータをそのまま加減算器１２−２に
出力する。

【００２１】加減算器１２−１では、このモードにおい
て加算器として機能し、セレクタ１１−１から入力され
るデータ入力端子１０−１からの入力データとセレクタ
１１−２から入力される零を加算して、データ入力端子
１０−１からの入力データを積和演算器１３−１に出力
する。加減算器１２−２では、このモードにおいて加算
器として機能し、セレクタ１１−４から入力されるデー
タ入力端子１０−２からの入力データとセレクタ１１−
３から入力される零を加算して、データ入力端子１０−
２からの入力データを積和演算器１３−２に出力する。
よって、積和演算器１３−１には、F0,F2,F4,F6 の順に
データが入力され、積和演算器１３−２には、F1,F3,F
5,F7 の順にデータが入力される。また、データ入力端
子１０−３からは、式（１７）の係数データD,B,D,F の
順に入力され、積和演算器１３−１では、f0'=F0*D+F2*
B+F4*D+F6*F を計算し、この計算結果をセレクタ１４−
１に出力する。同様に、データ入力端子１０−４から
は、係数データA,C,E,G の順に入力され、積和演算器１
３−２では、f0''=F1*A+F3*C+F5*E+F7*G を計算し、こ
の計算結果をセレクタ１４−２に出力する。セレクタ１
４−１、１４−２では、積和演算器１３−１、１３−２
から入力されたデータをそれぞれ出力する。加減算器１
５では、まず積和演算器１３−１、１３−２からそれぞ
れ出力されるデータf0' 、fo''の加算を行って、式（１
７）のf0を出力し、次にf0' とf0''の減算を行って式
（１７）のf7を出力する。その他、f1,f2,f3,f4,f5,f6
に関してもデータ入力端子１０−３、及び１０−４の係
数データを変えることにより同様の手順で演算結果を得
ることができる。

【００２２】（ｃ） 量子化演算の時 前述した符号化方式の量子化の手順を式に表すと以下の
ようになる。 （i) Intraモードの時 Intra DC成分の時 dec=dc/8 Intra AC成分の時 dec=(16*ac)/(2*quant*intraquant[m][n]) となる。この場合の図１の符号化演算器の動作を説明す
る。データ入力端子１０−１からデータが入力されて、
セレクタ１１−１に入力される。セレクタ１１−１で
は、入力データをスルーで加減算器１２−１に出力す
る。セレクタ１１−２では、零を加減算器１２−１に出
力する。加減算器１２−１では、加算器として機能し、
セレクタ１１−１から入力される入力データとセレクタ
１１−２から入力される零を加算し、入力データをスル
ーで積和演算器１３−１に出力する。データ入力端子１
０−３からは、Intra 時の量子化マトリックスの係数(i
ntraquant[m][n])の逆数が入力され、このIntra 用量子
化マトリックスの逆数が積和演算器１３−１に入力され
る。このモードでは、積和演算器１３−１では乗算のみ
を行い、入力データとIntra 用量子化マトリックスの逆
数との積をとり、その結果をセレクタ１１−３、１４−
１に出力する。

【００２３】Intra DC成分の時、セレクタ１４−１で
は、積和演算器１３−１から入力されたデータを加減算
器１５に出力する。セレクタ１４−２では、零を加減算
器１５に出力する。加減算器１５では、セレクタ１４−
１から入力されたデータとセレクタ１４−２から入力さ
れた零を加算して、演算結果出力端子１６に積和演算器
１３−１から出力されたデータを出力する。このよう
に、DC成分のデータはデータ入力端子１０−３から1/8
が入力され、積和演算器１３−１で乗算(DC*(1/8))が行
われて、加減算器１５をスルーして、演算結果出力端子
１６から積和演算器１３−１の乗算結果が出力される。
また、Intra AC成分のデータはデータ入力端子１０−２
からAC成分に対応したintra 量子化マトリックスの逆数
が入力され、積和演算器１３−１で乗算が行われて、セ
レクタ１１−３をスルーで通過し、セレクタ１１−４の
出力を零とするため加減算器１２−２もスルーで通過
し、積和演算器１３−２に入力される。一方、データ入
力端子１０−４からは、16/(quant*2)の値が入力され、
積和演算器１３−２では、乗算（(16*ac)/(2*quant*int
raquant[m][n])）のみが行われる。積和演算器１３−２
の出力は、セレクタ１４−１は零を出力しているので、
加減算器１５をスルーで通過し、演算結果出力端子１６
より出力される。

【００２４】（II) Non-intra モードの時 Non-intra モード時の量子化についてもIntra モード時
の量子化とほぼ同じ手順で処理が行われる。ただ、異な
る所はNon-intra モード時には、入力データにDC成分が
存在しないので、全てのデータが２つの積和演算器１３
−１、１３−２を通過することと（つまりセレクタ１４
−１の出力は常に零でセレクタ１４−２の出力は常にス
ルーである）、データ入力端子１０−３から入力される
データがnonintra時の量子化マトリックス（nonintraqu
ant[m][n} ）の逆数である。 （ｄ） 逆量子化演算の時 (i) Intra モードの時 Intra DC成分の時 rec=level*8 Intra AC成分の時 rec=2*level*quant*intraquant[m][n]/16 データ入力端子１０−１からのデータ（level)が入力さ
れ、このデータがセレクタ１１−１に入力される。セレ
クタ１１−１では、入力データを１ビット上位にシフト
した値（実質入力データの２倍の値）を加減算器１２−
１に出力する。セレクタ１１−２では、常に零を加減算
器１２−１に出力する。加減算器１２−１では、セレク
タ１１−１から入力されたデータと零とを加算して、積
和演算器１３−１に出力する。データ入力端子１０−３
からは、Intra 時の量子化マトリックスの係数（intraq
uant[m][n]）が入力され、積和演算器１３−１では、乗
算のみが行われ、セレクタ１４−１に出力される。

【００２５】この時、DC成分のデータの場合は、データ
入力端子１０−３から値４が入力され、積和演算器１３
−１で乗算が行われ、セレクタ１４−１をスルーで通過
して、加減算器１５に入力される。このDC成分のデータ
の場合のみ、セレクタ４１−２では零を出力し、加減算
器１５をスルーで通過して演算結果出力端子１６より出
力される。他のAC成分のデータはデータ入力端子１０−
３からそれぞれAC成分に対応したIntra 量子化マトリッ
クスの係数（intraquant[m][n]）が入力され、積和演算
器１３−１で乗算が行われ、セレクタ１１−３をスルー
で通過し、セレクタ１１−４の出力を零とするため加減
算器１２−２もスルーで通過し、積和演算器１３−２に
入力される。一方、データ入力端子１０−４からは、(q
uant*2)/16の値が入力し、積和演算器１３−２では、乗
算のみが行われる。積和演算器１３−２の出力は、セレ
クタ１４−２をスルーで通過する。すでにDC成分の値は
通過しているので、セレクタ１４−１では、セレクタ１
４−２を通過する値の偶数／奇数を検出して偶数（eve
n) の時は、”１”、奇数(odd) の時は、零を出力す
る。加減算器１５では、セレクタ１４−２から入力され
る値の符号（正／負）を検出して正の時と減算器として
機能し、負の時は加算器として機能する。このようにし
て、セレクタ１４−１を通過する値が偶数の時、その値
が正の時−１、負の時＋１がそれぞれその値に加算され
る。この演算結果は、演算結果出力端子１６から出力さ
れる。

【００２６】（ii) Non-intra モードの時 逆量子化についても、Intra モード時の逆量子化とほぼ
同じ手順（加減算器１２−１、積和演算器１３−１、加
減算器１２−２、積和演算器１３−２の順に直列にデー
タが通過する）で処理が行われる。ただ異なる点は、量
子化時の同様にNon-intra モード時と同様に入力データ
にDC成分は存在しないので全てのデータが２つの積和演
算器１３−１、１３−２を通過する。つまり、セレクタ
１４−１からはスルーではデータは出力されず、逆にセ
レクタ１４−２の出力は常にスルーである。また、デー
タ入力端子１０−３から入力されるデータがNon-intra
時の量子化マトリックス(nointraquant[m][n]) であ
る。さらに、データ入力端子１０−１からデータが入力
し、セレクタ１１−１によって値が２倍されて出力され
る。Intra 時はセレクタ１１−２は常に零を出力してい
たが、Non-intra モード時には常に値”１”を出力す
る。セレクタ１１−１とセレクタ１１−２の入力を受け
る加減算器１２−１では、セレクタ１１−１からの入力
データの正／負を検出し、値が正であれば加算し、負で
あれば減算を行い、結果的にデータ入力端子１０−１か
らの入力データは、積和演算器１３−１で乗算を行う前
に、入力データが正の時に＋１、負の時に−１を加算す
る処理が行われる。

【００２７】以上のように、本実施例では、乗算器を含
む２つの積和演算器１３−１，１３−２をＤＣＴモー
ド，逆ＤＣＴモード時は並列に動作させ、量子化モー
ド、真逆量子化モード時に直列に動作させることができ
るので効率良く高速に演算処理を行うことができる。な
お、本実施例に限定されず種々の変形が可能である。そ
の変形例としては、例えば次のようなものがある。勧告
された符号化方式の演算処理であるＤＣＴ、逆ＤＣＴ、
量子化、逆量子化に適用した例を示したが、実施例で示
したＤＣＴなどは行列演算であるのでこの行列の係数デ
ータを変えることによりフィルタ演算等の処理ができる
画像処理演算器にも適用可能である。

【００２８】

【発明の効果】以上詳細に説明したように、第１、第２
の発明によれば、画像データの圧縮のための符号化、及
び圧縮されたデータの伸長のための符号化をする符号化
演算器において、データを入力する第１、第２のデータ
入力端子と、第１の加減算器と、第１の積和演算器と、
第１のセレクタと、第２の加減算器と、第２の積和演算
器と、第２のセレクタと、第３の加算器とを設け、これ
らを用いてデータを並列、または直列に処理するので、
処理を高速にできる。

【図面の簡単な説明】

【図１】本発明の実施例を示す符号化演算器の回路図で
ある。

【図２】従来の符号化演算器の回路図である。

【図３】図１中の加減算器の回路図である。

【図４】図１中の積和演算器の回路図である。

【符号の説明】

１０−１，１０−２，１０−３，１０−４ データ
入力端子 １１−１，１１−２，１１−３，１１−４ セレク
タ １２−１，１２−２，１５ 加減算
器 １３−１，１３−２ 積和演
算器 １４−１，１４−２ セレク
タ １６ 演算結
果出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画像データの圧縮のための符号化、及び
   圧縮されたデータの伸長のための符号化をする符号化演
   算器において、 データを入力する第１、第２のデータ入力端子と、 前記第１のデータ入力端子から入力される入力データと
   前記第２のデータ入力端子から入力される入力データと
   の加算または減算を行う第１の加減算器と、 前記第１の加減算器の出力に対して積和演算をする第１
   の積和演算器と、 前記第１の積和演算器の出力と前記第１のデータ入力端
   子から入力される入力データと値零とを入力し、そのい
   ずれかを出力する第１のセレクタと、 前記第１のセレクタの出力と前記第２のデータ入力端子
   から入力される入力データとの加算または減算を行う第
   ２の加減算器と、 前記第２の加減算器の出力に対して積和演算をする第２
   の積和演算器と、 前記第１の積和演算器の出力と値零とを入力し、そのい
   ずれかを出力する第２のセレクタと、 前記第２のセレクタの出力と前記第２の積和演算器の出
   力との加算または減算器を行う第３の加減算器とを、 設けたことを特徴とする符号化演算器。
2. 【請求項２】 マトリックス演算処理を行う場合、前記
   第１のセレクタは第２のデータ入力端子からの入力デー
   タを出力し、前記第２のセレクタは前記第１の積和演算
   器の出力を出力し、 量子化演算処理を行う場合、前記第１のセレクタは第１
   の積和演算器の出力を出力し、前記第２のセレクタは通
   常は零を出力するようにしたことを特徴とする請求項１
   記載の符号化演算器。