JPH0732347B2 - Circuit type digital filter - Google Patents
Circuit type digital filterInfo
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- JPH0732347B2 JPH0732347B2 JP60142903A JP14290385A JPH0732347B2 JP H0732347 B2 JPH0732347 B2 JP H0732347B2 JP 60142903 A JP60142903 A JP 60142903A JP 14290385 A JP14290385 A JP 14290385A JP H0732347 B2 JPH0732347 B2 JP H0732347B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、標本化されたディジタル信号を処理するのに
用いられる帰還路を有した巡回形ディジタルフィルタに
関するものである。Description: FIELD OF THE INVENTION The present invention relates to a recursive digital filter having a feedback path used to process a sampled digital signal.
従来の技術 第７図は従来の巡回形ディジタルフィルタの一例を示す
ブロック図である。１は標本化周期Ｔで標本化されたデ
ィジタル信号を入力する入力端子、２は出力端子であ
る。３は信号を標本化周期Ｔだけ遅延させる遅延回路、
４は遅延回路３より得た信号に乗数Ｋを乗じて帰還路出
力とする乗算回路、５は入力端子１より得た入力信号と
前記乗算回路４出力とを加えて出力端子２と遅延回路３
に導く加算回路である。2. Description of the Related Art FIG. 7 is a block diagram showing an example of a conventional recursive digital filter. Reference numeral 1 is an input terminal for inputting a digital signal sampled at a sampling period T, and 2 is an output terminal. 3 is a delay circuit for delaying the signal by the sampling period T,
Reference numeral 4 is a multiplication circuit for multiplying the signal obtained from the delay circuit 3 by a multiplier K to obtain a feedback path output. Reference numeral 5 is an addition of the input signal obtained from the input terminal 1 and the output of the multiplication circuit 4 to the output terminal 2 and the delay circuit 3.
Is an adder circuit that leads to.
以上のように構成された従来の巡回形ディジタルフィル
タについてその動作を離散時間システムを表わすＺ変換
式を用いて説明する。The operation of the conventional recursive digital filter configured as described above will be described by using the Z-transform formula representing a discrete-time system.
Ｚ変換式では、ｍ倍（ｍは整数）の標本化周期mTの時間
遅延を示す遅延演算子はZ-mで表わされる。よって第７
図従来の巡回形ディジタルフィルタの特性を示す伝達方
程式Ｈ（ｚ）は次式のようになる。In the Z conversion formula, a delay operator indicating a time delay of m times (m is an integer) sampling period mT is represented by Z − m. Therefore the 7th
The transfer equation H (z) showing the characteristics of the conventional recursive digital filter is as follows.
ここで一般に、第７図のように出力側から入力側へ信号
が帰還するような帰還路を有する系では、その系の安定
性は帰還路ゲインが１より小さいことにある。これを第
７図の従来例について考える。 Generally, in a system having a feedback path in which a signal is fed back from the output side to the input side as shown in FIG. 7, the stability of the system is that the feedback path gain is smaller than 1. Consider this in the conventional example of FIG.
時刻tnにおける入力端子１の入力信号をun,出力端子２
よりの出力信号をvnとするならば、第７図より次式が得
られる。Input signal of input terminal 1 at time tn is un, output terminal 2 is
If the output signal of is vn, the following equation is obtained from FIG.
vn＝un＋Kvn-1 ……（２） 今、時刻t0より無入力状態、つまりｎ≧０においてun＝
０とすれば、出力信号vn（ｎ≧０）は次式のようにな
る。vn = un + Kvn -1 (2) Now, when there is no input from time t 0 , that is, when n ≧ 0, un =
If 0, the output signal vn (n ≧ 0) is given by the following equation.
vn＝Kn・v0,n≧０ ……（３） この（３）式より、無入力状態においてもＫ＞１である
なら系は発散し、またＫ＝１であってもvn＝v0（一定）
となり系は収束しない。しかし、Ｋ＜１においてはｎが
十分に大きければv0＝０となり系は安定する。vn = Kn · v 0 , n ≧ 0 (3) From this equation (3), the system diverges even if there is no input and K> 1, and even if K = 1, vn = v 0 (Constant)
Then the system does not converge. However, when K <1, if n is sufficiently large, v 0 = 0 and the system stabilizes.
以上のことより、第７図の従来例のような帰還路を有す
る巡回形ディジタルフィルタでは、その帰還ゲインが１
より小さければ系の安定性は保証される。From the above, in the recursive digital filter having the feedback path as in the conventional example of FIG.
If smaller, system stability is guaranteed.
しかし、ディジタル信号処理の場合、信号の伝送時の桁
数（ただし、ディジタル信号処理ではひと桁は１ビット
である。）が問題となる。精度が必要であれば桁数を大
きくすればよいが、回路規模を考慮すれば適当な桁数
（有効桁数）への丸め操作を加えて制限しなければなら
ない。この丸め操作の手法については、切り捨て、四捨
五入などがある。切り捨て操作は、有効桁数の最小位桁
より小さな部分は切り捨てる、つまりゼロとする操作で
あり、四捨五入の操作は、有効桁数の最小位桁のひとつ
小さい桁にビットがあれば切り上げ、なければ切り捨て
る操作であって、これらふたつの操作はその操作に要す
る回路規模も小さくて有効な方法である。However, in the case of digital signal processing, the number of digits during signal transmission (however, in digital signal processing, one digit is 1 bit) is a problem. If precision is required, the number of digits may be increased, but considering the circuit scale, it is necessary to add a rounding operation to an appropriate number of digits (effective number of digits) to limit the number. The method of this rounding operation includes truncation and rounding. The truncation operation is an operation that truncates a portion smaller than the least significant digit of the significant digit, that is, sets it to zero, and the rounding operation rounds up if there is a bit in the digit one less than the least significant digit of the significant digit. These two operations are rounding down, and the circuit scale required for these two operations is small and is an effective method.
発明が解決しようとする問題点 しかしながら上記のような構成では、安定性が保証され
ていても、帰還路出力の丸め操作による誤差によって系
が安定しない場合が生じる。以下、図を使って説明す
る。ただし、ディジタル信号処理で負の数を表現するの
にはいくつかの方法があるが、その中でも２の補数表現
による方法がごく一般的であるので、以下数は２の補数
で表現するものとする。Problems to be Solved by the Invention However, in the above-mentioned configuration, even if the stability is guaranteed, the system may not be stable due to an error due to the rounding operation of the output of the feedback path. Hereinafter, description will be made with reference to the drawings. However, there are several methods for expressing a negative number in digital signal processing. Among them, the method using the two's complement expression is the most general, so the following numbers are expressed in the two's complement. To do.
第８図は切り捨てによる丸め操作の入出力図である。横
軸ｘに丸められる数、縦軸ｙに丸められた数をとる。た
だし、ｘおよびｙの単位については、丸められた数ｙの
有効桁が表わしうる最小識別量を１としており、以下の
丸め操作に関しても同様とする。FIG. 8 is an input / output diagram of a rounding operation by truncation. The number rounded on the horizontal axis x and the number rounded on the vertical axis y are taken. However, regarding the unit of x and y, the minimum identification amount that can be represented by the significant digit of the rounded number y is 1, and the same applies to the following rounding operations.
今、第７図の従来例において、時刻tnの乗算回路４の出
力をwnとすれば出力端子２よりの出力信号vn-1を使っ
て、 wn＝Ｋ・vn-1,0＜Ｋ＜１ ……（４） となる。ここで、vn-1が負であった時を考える。Now, in the conventional example of FIG. 7, assuming that the output of the multiplication circuit 4 at time tn is wn, the output signal vn −1 from the output terminal 2 is used, and wn = K · vn −1 , 0 <K <1 … (4) Now consider when vn -1 is negative.
たとえば、vn-1＝−３ならば、（４）式より wn＝−3K ……（５） となる。この時、 2/3＜Ｋ＜１ ……（６） ならば、第８図の入出力図におけるｘが −３＜ｘ＜−２ ……（７） となるので、同図よりｙは、 ｙ＝−３ ……（８） となり、結果、無入力状態、つまりun＝０の時には vn＝vn-1＝−３ ……（９） となり、第８図の切り捨てによる丸め操作のために、出
力信号vnはゼロに収束しなく、リミットサイクルを生起
させる。さらに、vn-1＝−１であった場合にも、０＜Ｋ
＜１の範囲でvnがゼロに収束していかないことがわか
る。For example, if vn −1 = −3, then wn = −3K (5) from Eq. (4). At this time, if 2/3 <K <1 (6), then x in the input / output diagram of FIG. 8 becomes -3 <x <-2 (7). y = -3 (8), and as a result, when there is no input, that is, when un = 0, vn = vn -1 = -3 (9), and because of the rounding operation by truncation in FIG. The output signal vn does not converge to zero, causing a limit cycle. Furthermore, even if vn −1 = −1, 0 <K
It can be seen that vn does not converge to zero in the range of <1.
次に第９図に示す四捨五入による丸め操作について、前
記切り捨てによる丸め操作と同様に考える。Next, the rounding operation by rounding off shown in FIG. 9 will be considered in the same manner as the rounding operation by rounding down.
の時、 5/6＜Ｋ＜１ ……（11） ならば、 vn＝−３ ……（12） となって、やはりゼロに収束しないことになる。また、
vn-1＝−１の場合は、 の範囲でやはりvn＝vn-1となって収束しない。さらに、
第９図の場合では、vn-1、つまりｘが正の場合でも同様
のことが言える。たとえば、 の時、 5/6≦Ｋ＜１ ならば、 vn＝vn-1＝３ ……（14） となり、収束しない。 Then, if 5/6 <K <1 (11), then vn = -3 (12), and it does not converge to zero. Also,
If vn −1 = -1, then In the range of, vn = vn -1 and it does not converge. further,
In the case of FIG. 9, the same can be said even if vn −1 , that is, x is positive. For example, Then, if 5/6 ≦ K <1, then vn = vn −1 = 3 (14), which does not converge.
以上のような点に鑑み本発明は、帰還路を有しているた
め信号の伝送に大きなビット数を必要とするが回路の規
模を考慮する上で丸め操作を行わなければならない巡回
形ディジタルフィルタにおいて、その丸め操作による誤
差によって無入力状態であってもリミットサイクルを生
起させない巡回形ディジタルフィルタを提供するもので
ある。In view of the above points, the present invention requires a large number of bits for signal transmission because it has a feedback path, but a rounding type digital filter in which rounding operation must be performed in consideration of the circuit scale. In the above, there is provided a recursive digital filter which does not cause a limit cycle even in a non-input state due to an error due to the rounding operation.
問題点を解決するための手段 本発明は、所定の帰還ゲインをもつ帰還路を有し、前記
帰還路の出力が所定の有効桁数に制限される巡回形ディ
ジタルフィルタにおいて、帰還路出力の絶対値に対して
有効桁以下の微小な値が、有効桁で表しうる最小識別量
に帰還路の帰還ゲインを乗じた値以下であれば有効桁以
下の微小な値を切り捨て、有効桁以下の微小な値が前記
最小識別量に帰還ゲインを乗じた値より大きければ切り
上げる丸め手段を備えたことを特徴とする巡回形ディジ
タルフィルタを提供するものである。Means for Solving the Problems The present invention is a cyclic digital filter having a feedback path having a predetermined feedback gain, and the output of the feedback path is limited to a predetermined number of significant digits. If the minute value below the significant digit is less than or equal to the value obtained by multiplying the minimum discriminable amount that can be represented by the significant digit by the feedback gain of the feedback path, the minute value below the significant digit is discarded and the minute value below the significant digit is discarded. The present invention provides a recursive digital filter characterized by including rounding means for rounding up if the minimum value is larger than a value obtained by multiplying the minimum discrimination amount by a feedback gain.
作 用 本発明は前記した手段により、帰還路をもつ巡回形ディ
ジタルフィルタにおいても、丸め誤差によるリミットサ
イクルが生起しないとともに、帰還ゲインと関係させて
量子化誤差を少なくすることができる。Operation The present invention makes it possible to reduce the quantization error in relation to the feedback gain as well as the limit cycle due to the rounding error does not occur even in the recursive digital filter having the feedback path by the above means.
実施例 第１図は本発明の第１の実施例における巡回形ディジタ
ルフィルタのブロック図を示すものである。６は標本化
周期Ｔで標本化されたディジタル信号が入力される入力
端子、７は出力端子である。８は信号を１標本化周期Ｔ
だけ遅延させる遅延回路、９は遅延回路８出力に乗数Ｋ
（ただし０＜Ｋ＜１）を乗じる乗算回路、10は乗算回路
９出力の絶対値により有効桁以下の値を切り捨てるか否
かを検出してその検出信号を出力する検出回路、11は入
力端子６より得る信号と有効桁以下の桁を切り捨てた乗
算回路９出力と検出回路10より得る検出信号とを加えて
前記出力端子７と遅延回路８に導く加算回路である。First Embodiment FIG. 1 is a block diagram of a recursive digital filter according to a first embodiment of the present invention. Reference numeral 6 is an input terminal to which the digital signal sampled at the sampling cycle T is input, and 7 is an output terminal. 8 is a signal sampling period T
Delay circuit for delaying only by 9, 9 is a multiplier K to the output of the delay circuit 8
Multiplying circuit (where 0 <K <1), 10 is a detection circuit that detects whether or not a value less than a significant digit is truncated according to the absolute value of the output of the multiplication circuit 9 and outputs a detection signal, 11 is an input terminal 6 is an adder circuit for adding the signal obtained from 6 and the output of the multiplication circuit 9 with the digits below the significant digit rounded off and the detection signal obtained from the detection circuit 10 to lead to the output terminal 7 and the delay circuit 8.
検出回路10出力である検出信号は、乗算回路９出力の絶
対値に対して、その有効桁以下の値が、その有効桁で表
わしうる最小識別量に帰還路の帰還ゲインである乗数Ｋ
を乗じた値に等しいかまたは小さければ有効桁以上の値
を切り捨てるものとして０であるが、逆に最小識別量に
乗数Ｋを乗じた値より大きければ切り上げるものとして
１となる。この検出回路10の検出信号は、乗算回路９が
出力する帰還路出力を有効桁数で制限された値に対する
有効桁以下の値からの桁上げ（carry）として加算回路1
1で加えられる。以上のような丸め操作は、乗算回路９
出力の絶対値によって行われるために、その丸め操作の
入出力図は第２図のように表わされる。ここで、丸めら
れる数および丸められた数ｙの単位は、桁数制限された
帰還路出力の有効桁が表わしうる最小識別量を１として
表わしている。The detection signal output from the detection circuit 10 is a multiplier K which is the feedback gain of the feedback path with respect to the absolute value of the output of the multiplication circuit 9 and the value below the effective digit is the minimum discrimination amount that can be represented by the effective digit.
If the value is equal to or smaller than the value obtained by multiplying by, the value greater than or equal to the significant digit is rounded down, and if it is larger than the value obtained by multiplying the minimum discrimination amount by the multiplier K, the value is rounded up. The detection signal of the detection circuit 10 is used as a carry from the value below the significant digit with respect to the value limited by the number of significant digits in the output of the feedback circuit output from the multiplication circuit 9 to add circuit 1
Added in 1. The rounding operation as described above is performed by the multiplication circuit 9
Since it is performed by the absolute value of the output, the input / output diagram of the rounding operation is represented as shown in FIG. Here, the unit of the number to be rounded and the number y to be rounded is represented by the minimum discriminative amount that can be represented by the effective digit of the feedback path output whose digit number is limited.
第２図を見てもわかるように、本実施例の丸め操作は帰
還路出力の絶対値に対して行なっている。このために帰
還路出力が正である場合と負である場合とで検出操作を
区別する必要がある。なぜならば、ディジタル信号処理
においては、数の表現は一般に２の補数表現が使われて
いるためである。このことを簡単な例を使って説明す
る。まず、丸められる数を＋3.75と−3.75のように絶対
値は等しいが正負の極性の異なる２数を考え、そしてこ
れら２数を絶対値状態で小数点以下を切り捨て、＋３と
−３の２数を得たいとする。今、＋3.75および−3.75を
５ビットの２の補数表現による２進数で表わせば、 となる。これら２数を各々＋３および−３の有効な数に
丸めて、各々２進数で（001）２および（101）２とする
ためには、前記検出回路10出力である検出信号は丸めら
れる数が＋3.75の場合０、−3.75の場合１としなければ
いけないが、以上のような検出動作を行う検出回路10
は、減算回路または加算回路、およびゲート回路または
スイッチ回路等を使って容易に構成できる。As can be seen from FIG. 2, the rounding operation of this embodiment is performed on the absolute value of the feedback path output. For this reason, it is necessary to distinguish the detection operation depending on whether the feedback path output is positive or negative. This is because, in digital signal processing, the two's complement representation is generally used as the number representation. This will be explained using a simple example. First, consider rounded numbers such as +3.75 and -3.75 that have the same absolute value but different positive and negative polarities. Then, round down the numbers below the decimal point in the absolute value state, and add 2 to +3 and -3. I want to get a number. Now, if +3.75 and −3.75 are represented by a binary number in a two-bit two's complement representation, Becomes In order to round these two numbers to valid numbers of +3 and -3 respectively to obtain binary numbers of (001) 2 and (101) 2 , respectively, the detection signal output from the detection circuit 10 has a rounded number. It must be 0 for +3.75 and 1 for -3.75, but the detection circuit performs the above detection operation.
Can be easily configured using a subtraction circuit or an addition circuit, a gate circuit, a switch circuit, or the like.
次に、以上のようにして設けた検出回路10によって帰還
路出力に対して第２図に示すような丸め操作を行うとな
ぜリミットサイクルが生起しないかを説明する。Next, the reason why the limit cycle does not occur when the rounding operation as shown in FIG. 2 is performed on the feedback path output by the detection circuit 10 provided as described above will be described.
第１図の実施例の構成において、無入力状態、つまり入
力信号ｕがゼロである時に、出力信号ｖがゼロに収束す
る。つまりリミットサイクルが生起しないための必要十
分条件は、０＜Ｋ＜１の条件下で、 ｖ＝０の時、 〔Kv〕＝０ ……（16） ｖ≠０の時 ｜〔Kv〕｜＜|v| ……（17） である。以上の条件を第２図の丸め操作によって実行で
きればよい。まず、ｖ＝０の時、Kv＝０であるので第２
図より〔Kv〕＝０となり（16）式の条件を満たす。次に
ｖ≠０の時を考える。まず|v|≦１の時は|Kv|≦Ｋとな
るので第２図より〔Kv〕＝０となるから（17）式を満足
する。では、|v|＞１の場合を見る。第２図よりKvと〔K
v〕の関係を求めると次式のようになる。In the configuration of the embodiment of FIG. 1, the output signal v converges to zero when there is no input, that is, when the input signal u is zero. In other words, the necessary and sufficient condition for the limit cycle not to occur is that 0 <K <1, v = 0, [Kv] = 0 …… (16) v ≠ 0, | [Kv] | < | v | …… (17) Is. It suffices if the above conditions can be executed by the rounding operation shown in FIG. First, when v = 0, Kv = 0, so the second
From the figure, [Kv] = 0 and the condition of Eq. (16) is satisfied. Next, consider the case when v ≠ 0. First, when | v | ≦ 1, | Kv | ≦ K, and therefore [Kv] = 0 from FIG. 2, and therefore the equation (17) is satisfied. Now, look at the case of | v |> 1. From Figure 2, Kv and [K
When the relation of v] is calculated, it becomes the following formula.
｜〔Kv〕｜＋Ｋ−１＜|Kv|≦｜〔Kv〕｜＋Ｋ……（18） （18）式より｜〔Kv〕｜は ｜〔Kv〕｜＜|Kv|−Ｋ＋１ ……（19） となる。この（19）式の右辺は０＜Ｋ＜１より、 |Kv|−Ｋ＋１＝Ｋ（|v|−１）＋１ ……（20） が得られる。今、|v|＞１より（19）式右辺は、 Ｋ（|v|−１）＋１＜|v|−１＋１＝|v| ……（21） となる。よって（19）〜（21）式から、|v|＞１の場合
でも前記（17）式の条件を満たすことがわかる。| [Kv] | + K-1 <| Kv | ≦ | [Kv] | + K …… (18) From equation (18), | [Kv] | is | [Kv] | <| Kv | -K + 1 …… (19 ). On the right side of the equation (19), from 0 <K <1, | Kv | −K + 1 = K (| v | −1) +1 (20) is obtained. Now, from | v |> 1, the right side of equation (19) becomes K (| v | −1) +1 <| v | −1 + 1 = | v | ... (21). Therefore, it is understood from the equations (19) to (21) that the condition of the equation (17) is satisfied even when | v |> 1.
以上より、第１図本実施例において第２図のごとき丸め
操作を行うように検出回路10を設ければ、帰還路出力に
丸め操作を施してもリミットサイクルを生起させること
のない巡回形ディジタルフィルタを構成することができ
る。As described above, in the present embodiment of FIG. 1, if the detection circuit 10 is provided so as to perform the rounding operation as shown in FIG. 2, a cyclic digital signal which does not cause a limit cycle even if the feedback path output is rounded. A filter can be constructed.
次に本発明の第２の実施例について説明する。本実施例
の構成を示すブロック図は前記本発明の第１の実施例の
ブロック図と同じであるが、帰還路出力（第１図乗算回
路10出力）の丸め操作が第３図に示す入出力図で表わさ
れるものである。Next, a second embodiment of the present invention will be described. The block diagram showing the configuration of the present embodiment is the same as the block diagram of the first embodiment of the present invention, but the rounding operation of the feedback path output (the output of the multiplication circuit 10 in FIG. 1) is shown in FIG. This is represented by an output diagram.
第３図によって示される丸め操作を行うには、前記検出
回路10出力である検出信号は、乗算回路９出力の絶対値
に対して、その有効桁以下の値が帰還ゲインにかかわら
ず絶対値状態においての切り捨てを行うものである。こ
の切り捨て操作では、前述の第１の実施例と同様に乗算
回路９出力の正負の極性によって検出信号10出力が異な
る。つまり、乗算回路９出力の絶対値に対する切り捨て
操作であるため、この乗算回路９出力が正の場合は常に
検出回路９出力である検出信号はゼロであるが、負の場
合は、乗算回路９出力の有効桁以下の値がゼロでなけれ
ば該検出信号は１を出力し、ゼロの時にだけゼロを出力
するものである。以上のような動作をするような検出回
路10は、けっして加減算回路等は必要でなく、ゲート回
路のみで構成できるもので非常に簡単に行える。第４図
はこの検出回路９のひとつの回路構成例を示した回路図
である。同図においては、12はANDゲート、13はORゲー
トである。またＳは乗算回路９出力の符号ビットで、正
の時は０、負の時は１である。D1,D2,〜Dlは乗算回路９
出力のうち帰還路出力として制限されるべき有効桁に対
してその有効桁より小さな桁（ｌ桁あるとする。ただし
ｌは正の整数）における各桁のビット値（０または１）
である。またＣは検出回路10出力である検出信号であ
る。このＣは乗算回路９出力が正の時、Ｓ＝０となるの
でANDゲート12によりＣ＝０となる。また、乗算回路９
出力が負の時、Ｓ＝１となるが、乗算回路９出力の有効
桁以下の値がゼロの時つまり有効桁以下の各桁のビット
値が全て０の時はORゲート13出力が０となってやはりＣ
＝０である。しかし、乗算回路９出力が負でかつ有効桁
以下の値がゼロでなければＳ＝１でかつORゲート13出力
も１となるのでANDゲート12出力Ｃは１となる。以上の
ように、第３図で示すような丸め操作を行なうには、検
出回路10が第４図に示すような簡単なゲート回路で構成
することができる。In order to perform the rounding operation shown in FIG. 3, the detection signal which is the output of the detection circuit 10 is an absolute value state in which the value below the effective digit is absolute value with respect to the absolute value of the output of the multiplication circuit 9 regardless of the feedback gain. The truncation in is performed. In this truncation operation, the output of the detection signal 10 differs depending on the positive and negative polarities of the output of the multiplication circuit 9 as in the first embodiment. That is, since the absolute value of the output of the multiplication circuit 9 is rounded down, the detection signal which is the output of the detection circuit 9 is always zero when the output of the multiplication circuit 9 is positive, but when it is negative, the detection signal of the multiplication circuit 9 is output. If the value below the significant digit of is not zero, the detection signal outputs 1 and outputs zero only when it is zero. The detection circuit 10 that operates as described above does not require an adder / subtractor circuit or the like, and can be configured very simply by a gate circuit. FIG. 4 is a circuit diagram showing one circuit configuration example of the detection circuit 9. In the figure, 12 is an AND gate and 13 is an OR gate. Further, S is a sign bit of the output of the multiplication circuit 9, which is 0 when positive and 1 when negative. D 1 , D 2 , ... to Dl are multiplication circuits 9
Of the outputs, the bit value (0 or 1) of each digit in the digit smaller than the significant digit (l digit, where l is a positive integer) with respect to the significant digit that should be restricted as the feedback path output.
Is. C is a detection signal output from the detection circuit 10. This C becomes S = 0 when the output of the multiplication circuit 9 is positive, and therefore C = 0 by the AND gate 12. In addition, the multiplication circuit 9
When the output is negative, S = 1, but when the value below the significant digit of the output of the multiplication circuit 9 is zero, that is, when the bit value of each digit below the significant digit is all 0, the output of the OR gate 13 is 0. After all C
= 0. However, if the output of the multiplication circuit 9 is negative and the value below the significant digit is not zero, S = 1 and the output of the OR gate 13 also becomes 1. Therefore, the output C of the AND gate 12 becomes 1. As described above, in order to perform the rounding operation as shown in FIG. 3, the detection circuit 10 can be composed of a simple gate circuit as shown in FIG.
次に本実施例における丸め操作を施しても、巡回形ディ
ジタルフィルタがリミットサイクルを生起させないこと
を説明する。Next, it will be explained that the cyclic digital filter does not cause a limit cycle even if the rounding operation in this embodiment is performed.
まず、リミットサイクルを生起させないための必要十分
条件は前述の（16），（17）式で表わされるので、これ
ら２式が示す条件を第３図の丸め操作によって実行でき
ればよい。まず、（16）式について、ｖ＝０の時Kv＝０
だから第３図より〔Kv〕＝０となり（16）式の条件を満
足する。次に（17）式について、ｖ≠０の時、つまりKv
≠０の時の第３図におけるKvと〔Kv〕の関係を求めると
次式のようになる。First, the necessary and sufficient conditions for preventing the occurrence of the limit cycle are expressed by the above-mentioned equations (16) and (17). Therefore, it suffices if the conditions shown by these two equations can be executed by the rounding operation of FIG. First, regarding equation (16), when v = 0, Kv = 0
Therefore, from FIG. 3, [Kv] = 0 and the condition of the equation (16) is satisfied. Next, with respect to equation (17), when v ≠ 0, that is, Kv
When the relation between Kv and [Kv] in FIG. 3 when ≠ 0 is obtained, the following equation is obtained.
｜〔Kv〕｜≦|Kv|＜｜〔Kv〕｜＋１ ……（22） またここで、０＜Ｋ＜１であることから、 ｜〔Kv〕｜≦|Kv|＝K|v|＜|v| ……（23） となって（17）式の条件をも満足する。| [Kv] | ≦ | Kv | <... [22] Also, since 0 <K <1 here, | [Kv] | ≦ | Kv | = K | v | < | v | …… (23), which also satisfies the condition of Eq. (17).
以上のように本実施例において第３図のごとき丸め操作
を行うように検出回路10を設ければ、帰還路出力に丸め
操作を施こしてもリミットサイクルを生起させることの
ない巡回形ディジタルフィルタを構成することができ、
しかも検出回路10が、前述した本発明の第１の実施例に
比べ、簡単なゲート回路のみで構成できるのでなお有効
である。As described above, in this embodiment, if the detection circuit 10 is provided so as to perform the rounding operation as shown in FIG. 3, the cyclic digital filter that does not cause the limit cycle even if the feedback path output is rounded. Can be configured
In addition, the detection circuit 10 can be constituted by only a simple gate circuit as compared with the above-described first embodiment of the present invention, which is still effective.
第５図は本発明の第３の実施例である巡回形ディジタル
フィルタのブロック図である。同図において入力端子６
および出力端子７については前記第１図の実施例と同等
である。また、信号を１標本化周期Ｔの間遅延する遅延
回路14は、その出力の表わしうる最小識別量が本実施例
の帰還路出力がもつ有効桁で表わしうる最小識別量と等
しいものとする。次に乗算回路15は遅延回路14出力に乗
数Ｋ′（０＜Ｋ′＜１）を乗じ、検出回路16は乗算回路
15出力の絶対値により帰還路出力の有効桁以下の値を切
り捨てるか否かを検出してその検出信号を出力する。減
算回路17は遅延回路14出力から乗算回路15出力を差し引
きさらに桁上げ分として検出回路16出力を加えて帰還路
出力とする。加算回路18は入力端子６からの入力信号と
減算回路17からの帰還路出力を加えて出力端子７と遅延
回路14へ導く。以下、本実施例の動作を説明する。FIG. 5 is a block diagram of a recursive digital filter which is a third embodiment of the present invention. In the figure, the input terminal 6
The output terminal 7 is the same as that of the embodiment shown in FIG. Further, in the delay circuit 14 which delays the signal for one sampling period T, the minimum discriminable amount that can be represented by the output is equal to the minimum discriminable amount that can be represented by an effective digit of the feedback path output of this embodiment. Next, the multiplication circuit 15 multiplies the output of the delay circuit 14 by the multiplier K '(0 <K'<1), and the detection circuit 16 outputs the multiplication circuit.
15 Whether or not the value below the significant digit of the feedback path output is truncated is detected by the absolute value of the output and the detection signal is output. The subtraction circuit 17 subtracts the output of the multiplication circuit 15 from the output of the delay circuit 14 and further adds the output of the detection circuit 16 as a carry amount to obtain a feedback path output. The adder circuit 18 adds the input signal from the input terminal 6 and the feedback path output from the subtractor circuit 17 and guides it to the output terminal 7 and the delay circuit 14. The operation of this embodiment will be described below.
まず、本実施例の特性を示す伝達方程式Ｈ′(z)を次式
に示す。First, the transfer equation H ' ( z ) showing the characteristics of this embodiment is shown in the following equation.
（24）式は前述した（１）式のH(z)に比して、（１）式
H(z)のＫが、（24）式Ｈ′(z)では１−Ｋ′となってい
る点だけが異なる。よって第５図において検出回路16
が、減算回路17出力の絶対値に対して丸め検出を行い、
その検出信号を加算回路18に導く構成なら、前述の第１
および第２の実施例と全く同等であることがわかる。 Equation (24) is compared with Equation (1) above compared to H ( z ) in Equation (1).
K of H (z) is only different from that is a (24) H '(z) in 1-K'. Therefore, in FIG.
Rounds the absolute value of the subtraction circuit 17 output,
If the detection signal is guided to the adder circuit 18, the above-mentioned first
It can be seen that this is exactly the same as that of the second embodiment.
本実施例では、検出回路16が乗算回路15出力を入力と
し、検出信号を減算回路17へ導いている。そこで遅延回
路14出力の有効桁と帰還路出力として加算回路18に導か
れる信号の有効桁とが等しいので、帰還路出力の有効桁
以下の値は、乗算回路15出力よりすべて得られるため減
算回路17は乗算回路15出力の全桁に対し演算する必要は
なく帰還路出力の有効桁分だけの演算でよい。ただし、
乗算回路15出力は減算回路17のマイナス側入力へ導かれ
ているので、減算回路17出力である帰還路出力の正負極
性と検出回路16への信号との正負極性が逆極性となって
いる。よって、検出回路16の動作としては、入力される
信号の極性が逆であることを考慮すれば、前記第１およ
び第２の実施例における検出回路10の動作と同等でよ
い。しかしここで注意するのは、検出回路16出力によっ
て丸め操作が行なわれる信号は、帰還ゲイン１−Ｋ′を
もった帰還路出力であり、乗数Ｋ′を乗じられた乗算回
路14出力でないことである。In this embodiment, the detection circuit 16 receives the output of the multiplication circuit 15 and guides the detection signal to the subtraction circuit 17. Therefore, since the effective digit of the output of the delay circuit 14 and the effective digit of the signal guided to the adder circuit 18 as the feedback path output are equal, all the values less than the effective digit of the feedback path output are obtained from the output of the multiplier circuit 15, so that the subtraction circuit It is not necessary to calculate 17 for all the digits of the output of the multiplier circuit 15, and only the significant digits of the feedback path output may be calculated. However,
Since the output of the multiplication circuit 15 is guided to the minus side input of the subtraction circuit 17, the positive and negative polarities of the feedback path output which is the output of the subtraction circuit 17 and the positive and negative polarities of the signal to the detection circuit 16 have opposite polarities. Therefore, the operation of the detection circuit 16 may be the same as the operation of the detection circuit 10 in the first and second embodiments, considering that the polarities of the input signals are reversed. However, it should be noted here that the signal rounded by the output of the detection circuit 16 is the output of the feedback path having the feedback gain 1-K 'and is not the output of the multiplication circuit 14 multiplied by the multiplier K'. is there.
以上説明した検出回路16のように、帰還路出力を入力信
号に加える直前に構成する必要は必ずしもなく、結果的
に前述第１および第２の実施例で用いた第２図および第
３図に示す絶対値状態における丸め操作が帰還路出力に
なされていれば、リミットサイクルが生起しない巡回形
ディジタルフィルタが構成できるものであり、かつ本実
施例の減算回路17のように演算すべき桁数が少なくてよ
く、回路規模上、より効果的なものが構成できうること
がわかる。なお検出回路16出力を減算回路17でなく、加
算回路18へ導いた構成においても、本実施例と同じ効果
を得ることは容易に類推できる。Like the detection circuit 16 described above, it is not always necessary to configure the output of the feedback path immediately before adding it to the input signal. As a result, the detection circuit shown in FIGS. 2 and 3 used in the first and second embodiments described above is obtained. If the rounding operation in the absolute value state shown is performed on the feedback path output, a cyclic digital filter in which no limit cycle occurs can be constructed, and the number of digits to be calculated as in the subtraction circuit 17 of the present embodiment. It can be seen that a smaller number can be formed and a more effective one can be configured in terms of circuit scale. It should be noted that even if the output of the detection circuit 16 is led to the addition circuit 18 instead of the subtraction circuit 17, the same effect as that of this embodiment can be easily inferred.
以上の第1,第２、および第３の実施例において、遅延回
路８（第１図）および遅延回路14（第５図）の信号を遅
延させる遅延時間を１標本化周期Ｔとしたが、これは巡
回形ディジタルフィルタの特性上、mT（ｍ＝1,2,……）
であってもよいことは言うまでもなく、さらに乗算回路
９および乗算回路15が単なるビットシフトによるもので
も同等であることもまた明らかなことである。In the above first, second, and third embodiments, the delay time for delaying the signals of the delay circuit 8 (FIG. 1) and the delay circuit 14 (FIG. 5) is set to one sampling period T. This is due to the characteristics of the recursive digital filter, mT (m = 1,2, ...)
Needless to say, it is also obvious that the multiplication circuit 9 and the multiplication circuit 15 are equivalent even if they are simply bit-shifted.
次に、第６図は本発明の巡回形ディジタルフィルタを応
用した、VTR等に用いられているエンファシス装置のブ
ロック図である。入力端子19には、標本化周期Ｔによっ
てディジタル化されたビデオ信号が入力信号として入力
される。差分回路20は、ｍ倍（ｍ＝1,2,……）の標本化
周期mTの間のビデオ信号の変化分を取り出して、本発明
の巡回形ディジタルフィルタ21に導く。巡回形ディジタ
ルフィルタ21出力は、乗算回路22によって乗数Ａを乗じ
られた後、加算回路23により入力端子19からの入力信号
に加えられて出力端子24に送られ出力信号となる。ここ
で、巡回形ディジタルフィルタ21は前記本発明の第１ま
たは第２の実施例である第１図構成と同じであるが、遅
延回路８の信号を遅延する時間は、ここではmTとする。
また、以上のように構成されたエンファシス装置の伝達
方程式E(z)は次式のようになる。Next, FIG. 6 is a block diagram of an emphasis device used in a VTR or the like, to which the cyclic digital filter of the present invention is applied. A video signal digitized by the sampling period T is input to the input terminal 19 as an input signal. The difference circuit 20 takes out a change amount of the video signal during the m times (m = 1, 2, ...) Sampling period mT and leads it to the cyclic digital filter 21 of the present invention. The output of the cyclic digital filter 21 is multiplied by the multiplier A by the multiplication circuit 22, and then added to the input signal from the input terminal 19 by the adder circuit 23 and sent to the output terminal 24 to become an output signal. Here, the recursive digital filter 21 has the same configuration as that of the first or second embodiment of the present invention shown in FIG. 1, but the time for delaying the signal of the delay circuit 8 is mT here.
Further, the transfer equation E ( z ) of the emphasis device configured as described above is as follows.
以下、本エンファシス装置について説明する。 The present emphasis device will be described below.
まず、入力端子19に入力されたビデオ信号は差分回路20
によって時間当りの変化分が抽出される。この差分回路
20はそれ自体高域通過形フィルタ（HPF）の特性をもっ
ており、ビデオ信号の直流成分は通過させない。つま
り、入力信号として直流信号が差分回路20に導かれれ
ば、その時間当りの変化分がないのでゼロを出力するも
のである。この差分回路20出力のような高域成分のみか
らなる信号が巡回形フィルタ21および乗算回路22を通っ
て加算回路23で入力信号であるビデオ信号に加えられ
て、エンファシス信号として出力される。このエンファ
シス信号は、VTR等ではビデオ信号の記録時に高域成分
におけるS/N改善のためにビデオ信号の高域を強調して
相対的な雑音低減をはかるのに使われる。このエンファ
シス装置では、入力のビデオ信号の直流レベルと出力の
エンファシス信号の直流レベルが異ってしまうことは最
も避けなければならないことのひとつである。なぜな
ら、ビデオ信号の記録時においては、エンファシス装置
の後段に周波数変調（FM変調）装置があり、この周波数
変調は信号の直流レベルによって行われる。よって直流
信号レベルが変化すれば画質劣化の要因となるからであ
る。以上のような意味において、巡回形ディジタルフィ
ルタ21が、その入力信号にゼロ信号を得た時（無入力
時）にリミットサイクルを生起させず、入力端子19へ入
力されるビデオ信号と出力端子24からのエンファシス信
号との直流信号レベルを一致させるということは非常に
効果的で実用的価値がある。First, the video signal input to the input terminal 19 is the difference circuit 20.
By this, the change per unit time is extracted. This difference circuit
20 itself has the characteristics of a high-pass filter (HPF) and does not pass the DC component of the video signal. In other words, if a DC signal is introduced to the difference circuit 20 as an input signal, there is no change per unit time, so zero is output. A signal such as the output of the difference circuit 20 which is composed only of high frequency components is added to the video signal which is the input signal by the adder circuit 23 through the recursive filter 21 and the multiplication circuit 22, and is output as an emphasis signal. This emphasis signal is used in a VTR or the like to emphasize the high frequency band of the video signal and relatively reduce noise in order to improve the S / N in the high frequency component when recording the video signal. In this emphasis device, it is one of the most important things to avoid that the DC level of the input video signal and the DC level of the output emphasis signal are different. This is because when recording a video signal, there is a frequency modulation (FM modulation) device after the emphasis device, and this frequency modulation is performed by the DC level of the signal. Therefore, if the DC signal level changes, it may cause deterioration of image quality. In the above sense, the cyclic digital filter 21 does not cause a limit cycle when a zero signal is obtained as its input signal (when there is no input), and the video signal input to the input terminal 19 and the output terminal 24 Matching the DC signal level with the emphasis signal from is very effective and has practical value.
以上のエンファシス装置についての効果は、ビデオ信号
の再生時に用いられるデエンファシス装置についても全
く同様のことが言える。また、同じくVTRの信号処理回
路であるノンリニアエンファシス装置およびノンリニア
デエンファシス装置についても同様の価値をもつばかり
でなく、該２装置のディジタル信号処理の意味におき非
線形素子として構成されるROMについても、信号の有効
桁数を考慮する上でその容量を小さくできるものであ
る。The above-mentioned effects of the emphasis device can be said to be exactly the same as in the de-emphasis device used when reproducing the video signal. Further, not only the non-linear emphasis device and the non-linear de-emphasis device which are the signal processing circuits of the VTR have the same value, but the ROM configured as a non-linear element in the meaning of the digital signal processing of the two devices, The capacity can be reduced in consideration of the number of significant digits of the signal.
次にもうひとつの応用例として、ｍ倍の標本化周期mTの
時間当りの信号の変化分を抽出する差分回路とその差分
回路出力を入力とする本発明の巡回形ディジタルフィル
タから構成されるHPFをあげる。このHPFの伝達方程式G(
z)は、 となるが、ここで乗数Ｋ（０＜Ｋ＜１）が１に非常に近
い（Ｋ１）場合を考える。この時、G(z)のHPFは直流
成分は全く通過させないが、Ｋ１であるため比較的低
域成分の信号についても通過させるようなHPF特性を有
することになる。このHPF特性を、VTR等の低域変換され
た色信号と周波数変調された輝度信号とが混合した再生
ビデオ信号に対して用いて効果が大きいものである。な
ぜなら該再生ビデオ信号に直流成分が含まれていれば、
低域通過形フィルタ（LPF）によって輝度信号と分離し
た色信号にも直流成分が含まれ、これを高域に周波数変
換した時に周波数変換信号成分が出力されるので、この
直流成分を除去するフィルタが必要となるからである。Next, as another application example, an HPF composed of a differential circuit for extracting a variation of a signal per unit time of m times the sampling period mT and a cyclic digital filter of the present invention having the output of the differential circuit as an input. Give. This HPF transfer equation G (
z ) is However, consider the case where the multiplier K (0 <K <1) is very close to 1 (K1). At this time, the HPF of G ( z ) does not allow the direct current component to pass through at all, but since it is K1, it has the HPF characteristic of allowing the relatively low frequency component signal to pass through. This HPF characteristic is used to a reproduced video signal in which a low-pass converted color signal such as a VTR and a frequency-modulated luminance signal are mixed, and a great effect is obtained. Because if the reproduced video signal contains a DC component,
The DC signal is also included in the chrominance signal separated from the luminance signal by the low pass filter (LPF), and the frequency conversion signal component is output when the frequency of this is converted to a high frequency. Is necessary.
以上、（25）式の右辺第２項や、（26）式のG(z)のよう
に、本発明の巡回形ディジタルフィルタの前段に差分回
路を設けたHPFの構成において、Ｋの値が１に近ければ
入力信号の有効桁と出力信号の有効桁、さらに帰還され
る信号の有効桁をほぼ等しくできる利点がある。上記HP
Fにおいて、入力信号の精度を悪くしないで出力するた
めには入力信号のダイナミックレンジに対して出力信号
のダイナミックレンジを多くとも１桁（１ビット）増や
すだけでよい。なぜなら、上記HPFの最大ゲインは、た
とえば（26）式G(z)でZ-m＝−１とした時で得られて2/H
Kとなり、この最大ゲイン2/HKはＫが０＜Ｋ＜１の範囲
にあることより１＜2/HK＜２を得るからである。よって
このような出力信号を入力側に帰還する時の帰還信号も
出力信号と同じダイナミックレンジにできることは言う
までもないが、しかし従来の巡回形ディジタルフィルタ
のようなリミットサイクルが生起した場合、その影響が
大きなものになるので帰還路における信号の桁数を大き
くして影響を小さくしなければならなかった。特に、た
とえば前述の第３の実施例（（24）式Ｈ′(z)）におい
て乗数Ｋ′が小さければ、そのリミットサイクルによっ
て生じる直流レベルの誤差幅が大きくなるので帰還路の
信号桁数を大きくしなければいけなかった。しかし、本
発明のようにリミットサイクルを全く生起させないよう
な巡回形ディジタルフィルタを使えば、帰還路の信号桁
数を出力信号の有効桁数と同等にできてその効果は非常
に大きい。特に、前記したノンリニアエンファシス装
置、またはノンリニアデエンファシス装置等の非線形素
子を含む装置においては、帰還信号に対しROM構成で帰
還ゲインを決めるが、その時の帰還信号の桁数および帰
還路出力の桁数が小さくてよいことはROM容量を小さく
できるので非常に実用的である。さらに、リカーシブル
くし形フィルタ等のように、帰還路の遅延時間が大きい
場合（（26）式G(z)で言えば、ｍが大きい場合）に、帰
還路信号の桁数が小さくてよいことは、信号１ビット
（信号１桁）に対して多くの遅延素子を要するだけに、
その回路規模縮少における効果は絶大なものとなる。As described above, in the HPF configuration in which the differential circuit is provided in the preceding stage of the recursive digital filter of the present invention, as in the second term on the right side of the equation (25) and G ( z ) in the equation (26), the value of K is If it is close to 1, there is an advantage that the effective digit of the input signal, the effective digit of the output signal and the effective digit of the signal to be fed back can be made substantially equal. HP above
In F, in order to output without deteriorating the accuracy of the input signal, it suffices to increase the dynamic range of the output signal by at least one digit (1 bit) with respect to the dynamic range of the input signal. Because the maximum gain of HPF is 2 / H obtained when Z - m = -1 in Eq. (26) G ( z ) , for example.
This is because the maximum gain 2 / HK becomes 1 <2 / HK <2 because K is in the range of 0 <K <1. Therefore, it goes without saying that the feedback signal when such an output signal is fed back to the input side can also have the same dynamic range as the output signal, but if a limit cycle such as that of a conventional recursive digital filter occurs, the effect is limited. Since it becomes large, the number of digits in the signal in the return path must be increased to reduce the effect. In particular, for example, if the multiplier K'in the above-mentioned third embodiment (equation (24) H ' ( z ) ) is small, the error width of the DC level caused by the limit cycle becomes large, so that the number of signal digits in the feedback path is increased. I had to make it bigger. However, if a cyclic digital filter that does not cause any limit cycle is used as in the present invention, the number of signal digits in the feedback path can be made equal to the number of effective digits of the output signal, and the effect is very large. In particular, in a device including a non-linear element such as the non-linear emphasis device or non-linear de-emphasis device described above, the feedback gain is determined by the ROM configuration for the feedback signal, but the number of digits of the feedback signal and the number of digits of the feedback path output at that time are determined. It is very practical that the value of can be small because the ROM capacity can be reduced. Furthermore, if the delay time of the feedback path is large, such as a recursible comb filter (when m is large in Eq. (26) G ( z )) , the number of digits of the feedback path signal can be small. Requires many delay elements for 1 bit of signal (1 digit of signal),
The effect of reducing the circuit scale becomes enormous.
発明の効果 以上説明したように本発明によれば、高域成分のみをも
つ信号を入力とする巡回形ディジタルフィルタにおい
て、リミットサイクルの生起することが全くないのでそ
の実用的効果は大きい。特にVTR等のビデオ信号処理に
おけるエンファシス／デエンファシス装置やノンリニア
エンファシス／ノンリニアデエンファシス装置等を構成
しているHPFに利用すれば、信号の直流レベルを変えな
いばかりでなく、帰還路における信号の桁数を入力信号
および出力信号の有効桁数と同等の大きさで構成できる
ので帰還路の回路規模縮少をはかることができ、さら
に、帰還ゲインと関係させて量子化誤差を少なくするこ
とが可能となる。EFFECTS OF THE INVENTION As described above, according to the present invention, in a recursive digital filter having a signal having only a high frequency component as an input, no limit cycle occurs at all, so that the practical effect is large. Especially when used in the HPF which constitutes the emphasis / de-emphasis device and the non-linear emphasis / non-linear de-emphasis device in the video signal processing such as VTR, not only does it not change the DC level of the signal, but also the digit of the signal in the return path. Since the number can be configured with a size equivalent to the number of significant digits of the input signal and the output signal, it is possible to reduce the circuit scale of the feedback path and further reduce the quantization error in relation to the feedback gain. Becomes
第１図は本発明における第１および第２の実施例の巡回
形ディジタルフィルタのブロック図、第２図は本発明の
第１の実施例における丸め操作の入出力図、第３図は第
２の実施例における丸め操作の入出力図、第４図は第２
の実施例における検出回路の一実施例を示す回路図、第
５図は本発明の第３の実施例の巡回形ディジタルフィル
タのブロック図、第６図は本発明の巡回形ディジタルフ
ィルタを利用したエンファシス装置のブロック図、第７
図は従来の巡回形ディジタルフィルタのブロック図、第
８図および第９図は第７図従来例における丸め操作の入
出力図である。 8,14……遅延回路、9,15……乗算回路、10,17……検出
回路、11……加算回路、16……減算回路。FIG. 1 is a block diagram of a recursive digital filter according to the first and second embodiments of the present invention, FIG. 2 is an input / output diagram of a rounding operation according to the first embodiment of the present invention, and FIG. Input / output diagram of the rounding operation in the embodiment of FIG.
FIG. 5 is a circuit diagram showing an embodiment of the detection circuit in the embodiment of the invention, FIG. 5 is a block diagram of a recursive digital filter of the third embodiment of the present invention, and FIG. 6 uses the recursive digital filter of the present invention. Block diagram of Emphasis device, No. 7
FIG. 8 is a block diagram of a conventional recursive digital filter, and FIGS. 8 and 9 are input / output diagrams of the rounding operation in the conventional example of FIG. 8,14 ... delay circuit, 9,15 ... multiplication circuit, 10, 17 ... detection circuit, 11 ... addition circuit, 16 ... subtraction circuit.
Claims (1)
記帰還路の出力が所定の有効桁数に制限される巡回形デ
ィジタルフィルタにおいて、帰還路出力の絶対値に対し
て有効桁以下の微小な値が、有効桁で表しうる最小識別
量に帰還路の帰還ゲインを乗じた値以下であれば有効桁
以下の微小な値を切り捨て、有効桁以下の微小な値が前
記最小識別量に帰還ゲインを乗じた値より大きければ切
り上げる丸め手段を備えたことを特徴とする巡回形ディ
ジタルフィルタ。1. A recursive digital filter having a feedback path having a predetermined feedback gain, wherein the output of the feedback path is limited to a predetermined number of significant digits. If the minute value of is less than or equal to the value obtained by multiplying the minimum discriminable amount that can be represented by significant digits by the feedback gain of the feedback path, the minute value below the significant digit is truncated, and the minute value below the significant digit is the minimum discriminant amount. A recursive digital filter comprising rounding means for rounding up if larger than a value obtained by multiplying by.
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