JPH07321322A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH07321322A JPH07321322A JP6106899A JP10689994A JPH07321322A JP H07321322 A JPH07321322 A JP H07321322A JP 6106899 A JP6106899 A JP 6106899A JP 10689994 A JP10689994 A JP 10689994A JP H07321322 A JPH07321322 A JP H07321322A
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Abstract
(57)【要約】
【構成】 単結晶シリコン基板１１上に設ける絶縁膜１
２と、絶縁膜上に設ける下部ゲート電極１３と、下部ゲ
ート電極上に設ける下部ゲート酸化膜１４と、下部ゲー
ト酸化膜１４上に設ける単結晶シリコン膜または多結晶
シリコン膜からなる活性層領域１５と、活性層領域１５
上に設ける上部ゲート酸化膜１６と、上部ゲート酸化膜
１６上に設ける上部ゲート電極１７と、上部ゲート電極
１７に整合する領域の活性層領域１５に設けるソース領
域２１とドレイン領域２２とを備える。 【効果】 上部ゲート電極のゲート長は下部ゲート電極
の段差分によってできる上部ゲート電極の形成材料であ
る多結晶シリコン膜の段差側壁部以上の長さにすること
によって、活性層領域の側壁にできるサイドウォールを
形成しないので、寄生抵抗を削減し、優れたサブスレッ
ショルド係数を得ることができる。
２と、絶縁膜上に設ける下部ゲート電極１３と、下部ゲ
ート電極上に設ける下部ゲート酸化膜１４と、下部ゲー
ト酸化膜１４上に設ける単結晶シリコン膜または多結晶
シリコン膜からなる活性層領域１５と、活性層領域１５
上に設ける上部ゲート酸化膜１６と、上部ゲート酸化膜
１６上に設ける上部ゲート電極１７と、上部ゲート電極
１７に整合する領域の活性層領域１５に設けるソース領
域２１とドレイン領域２２とを備える。 【効果】 上部ゲート電極のゲート長は下部ゲート電極
の段差分によってできる上部ゲート電極の形成材料であ
る多結晶シリコン膜の段差側壁部以上の長さにすること
によって、活性層領域の側壁にできるサイドウォールを
形成しないので、寄生抵抗を削減し、優れたサブスレッ
ショルド係数を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁膜上に形成するダ
ブルゲート型の電界効果型トランジスタの構造に関し、
活性層領域の段差側壁部に形成されるサイドウォールに
よる寄生抵抗を削除し、サブスレッショルド特性に優れ
た電界効果型トランジスタに関するものである。
ブルゲート型の電界効果型トランジスタの構造に関し、
活性層領域の段差側壁部に形成されるサイドウォールに
よる寄生抵抗を削除し、サブスレッショルド特性に優れ
た電界効果型トランジスタに関するものである。
【０００２】
【従来の技術】一般に、ダブルゲート型の電界効果型ト
ランジスタは、ショ−トチャネル効果の抑制や、サブス
レッショルド特性の向上や、高移動度の実現など多くの
すぐれた特徴を有するデバイスとして知られている。ダ
ブルゲート型の電界効果型トランジスタは、たとえば特
開昭５６−１１１２６１号公報に示されているような構
造である。
ランジスタは、ショ−トチャネル効果の抑制や、サブス
レッショルド特性の向上や、高移動度の実現など多くの
すぐれた特徴を有するデバイスとして知られている。ダ
ブルゲート型の電界効果型トランジスタは、たとえば特
開昭５６−１１１２６１号公報に示されているような構
造である。
【０００３】そこで、従来技術としてダブルゲート型の
電界効果型トランジスタの構造を図６の断面図を用いて
説明する。図６は、ダブルゲート型の電界効果型トラン
ジスタをゲート短手方向に切断したときの断面図を示し
たものである。
電界効果型トランジスタの構造を図６の断面図を用いて
説明する。図６は、ダブルゲート型の電界効果型トラン
ジスタをゲート短手方向に切断したときの断面図を示し
たものである。
【０００４】図６に示すように、ダブルゲート型の電界
効果型トランジスタは、単結晶シリコン基板１１上に絶
縁膜１２を設け、絶縁膜１２上に設ける下部ゲート電極
１３と、下部ゲート電極１３上に設ける下部ゲート酸化
膜１４と、下部ゲート酸化膜１４上に設ける単結晶シリ
コン膜からなる活性層領域１５と、活性層領域１５上に
設ける上部ゲート酸化膜１６と、上部ゲート酸化膜１６
上に設ける上部ゲート電極１７と、上部ゲート電極１７
に整合する領域の活性層領域１５に設けるソース領域２
１とドレイン領域２２とを備えており、層間絶縁膜２３
およびアルミ電極である金属電極２４を設ける構造であ
る。
効果型トランジスタは、単結晶シリコン基板１１上に絶
縁膜１２を設け、絶縁膜１２上に設ける下部ゲート電極
１３と、下部ゲート電極１３上に設ける下部ゲート酸化
膜１４と、下部ゲート酸化膜１４上に設ける単結晶シリ
コン膜からなる活性層領域１５と、活性層領域１５上に
設ける上部ゲート酸化膜１６と、上部ゲート酸化膜１６
上に設ける上部ゲート電極１７と、上部ゲート電極１７
に整合する領域の活性層領域１５に設けるソース領域２
１とドレイン領域２２とを備えており、層間絶縁膜２３
およびアルミ電極である金属電極２４を設ける構造であ
る。
【０００５】ここで、図６に示すように下部ゲート電極
１３および上部ゲート電極１７を短手方向に切断したと
きに、単結晶シリコン基板１１に対して水平方向の距離
を下部ゲート電極のゲート長１８および上部ゲート電極
のゲート長１９として表す。
１３および上部ゲート電極１７を短手方向に切断したと
きに、単結晶シリコン基板１１に対して水平方向の距離
を下部ゲート電極のゲート長１８および上部ゲート電極
のゲート長１９として表す。
【０００６】理想的には下部ゲート電極のゲート長１８
と上部ゲート電極のゲート長１９とが同じ寸法で、しか
も下部ゲート電極１３と上部ゲート電極１７との間に合
わせずれが起こらないように形成することが望ましい。
と上部ゲート電極のゲート長１９とが同じ寸法で、しか
も下部ゲート電極１３と上部ゲート電極１７との間に合
わせずれが起こらないように形成することが望ましい。
【０００７】この合わせずれは、半導体装置の製造に用
いられる露光装置の位置合わせ精度で決まり、合わせず
れを再現性良く、しかもウェハ内全面で零にすることは
できない。
いられる露光装置の位置合わせ精度で決まり、合わせず
れを再現性良く、しかもウェハ内全面で零にすることは
できない。
【０００８】下部ゲート電極１３と上部ゲート電極１７
とが、上下で位置合わせずれが発生すると、下部ゲート
電極１３と上部ゲート電極１７とが重なっていない領域
で、拡散層容量が形成され、寄生抵抗分が増加する。
とが、上下で位置合わせずれが発生すると、下部ゲート
電極１３と上部ゲート電極１７とが重なっていない領域
で、拡散層容量が形成され、寄生抵抗分が増加する。
【０００９】さらにまた、下部ゲート電極１３と上部ゲ
ート電極１７の両方でチャネル領域を制御する場合、下
部ゲート電極１３と上部ゲート電極１７とが重なってい
ない領域で各々の電界がチャネル領域に影響しない領域
ができてしまう。
ート電極１７の両方でチャネル領域を制御する場合、下
部ゲート電極１３と上部ゲート電極１７とが重なってい
ない領域で各々の電界がチャネル領域に影響しない領域
ができてしまう。
【００１０】その結果、合わせずれの領域では、下部ゲ
ート電極１３と上部ゲート電極１７とが重なっている領
域に比べて、チャネル領域内の電界が低く、移動度など
のトランジスタ特性が低下する原因となる。
ート電極１３と上部ゲート電極１７とが重なっている領
域に比べて、チャネル領域内の電界が低く、移動度など
のトランジスタ特性が低下する原因となる。
【００１１】そこで、実際には図６に示すように、露光
装置の合わせ精度を考慮して、下部ゲート電極のゲート
長１８を上部ゲート電極のゲート長１９に比べて大きく
設計し、上部ゲート電極１７で形成したチャネル領域全
体を下部ゲート電極１３で制御できる構造にしている。
装置の合わせ精度を考慮して、下部ゲート電極のゲート
長１８を上部ゲート電極のゲート長１９に比べて大きく
設計し、上部ゲート電極１７で形成したチャネル領域全
体を下部ゲート電極１３で制御できる構造にしている。
【００１２】
【発明が解決しようとする課題】しかし、図６に示すよ
うに絶縁膜１２上に設けた下部ゲート電極１３に多結晶
シリコン膜を用いる場合、あまり膜厚を薄くすると電極
材料である多結晶シリコン膜の抵抗値が高くなるため、
下部ゲート電極１３は少なくとも３００ｎｍ程度の膜厚
を必要とする。
うに絶縁膜１２上に設けた下部ゲート電極１３に多結晶
シリコン膜を用いる場合、あまり膜厚を薄くすると電極
材料である多結晶シリコン膜の抵抗値が高くなるため、
下部ゲート電極１３は少なくとも３００ｎｍ程度の膜厚
を必要とする。
【００１３】一方、ゲート電極材料として広く用いられ
ている多結晶シリコン膜の微細加工は、通常プラズマに
よるドライプロセスが用いられる。そして、これらゲー
ト電極材料の精度良い加工の必要性から、単結晶シリコ
ン基板１１に対して、水平方向にはほとんどエッチング
さず、垂直方向に選択的にエッチングできる異方性エッ
チングが用いられる。
ている多結晶シリコン膜の微細加工は、通常プラズマに
よるドライプロセスが用いられる。そして、これらゲー
ト電極材料の精度良い加工の必要性から、単結晶シリコ
ン基板１１に対して、水平方向にはほとんどエッチング
さず、垂直方向に選択的にエッチングできる異方性エッ
チングが用いられる。
【００１４】一般に異方性エッチングにおいては、エッ
チングと同時に有機系の側壁保護膜を形成し、単結晶シ
リコン基板１１と水平方向にはエッチングされない特性
を持ち、イオン種の方向性を利用したものである。
チングと同時に有機系の側壁保護膜を形成し、単結晶シ
リコン基板１１と水平方向にはエッチングされない特性
を持ち、イオン種の方向性を利用したものである。
【００１５】この異方性のエッチングを用いて段差上に
形成した膜をエッチングする場合、段差の側壁にエッチ
ングした材料が残ってしまう。この段差側壁に残ったも
のをサイドウォール２０と言う。
形成した膜をエッチングする場合、段差の側壁にエッチ
ングした材料が残ってしまう。この段差側壁に残ったも
のをサイドウォール２０と言う。
【００１６】一方シリコンのエッチングは、フロンガス
や、塩素ガスが多く用いられるが、フロンガス、たとえ
ば六フッ化イオウ（ＳＦ6 ）のガスが混在すると、上部
ゲート電極１７の材料である多結晶シリコン膜とシリコ
ン酸化膜からなる上部ゲート酸化膜１６とのエッチング
の選択比がとれない。
や、塩素ガスが多く用いられるが、フロンガス、たとえ
ば六フッ化イオウ（ＳＦ6 ）のガスが混在すると、上部
ゲート電極１７の材料である多結晶シリコン膜とシリコ
ン酸化膜からなる上部ゲート酸化膜１６とのエッチング
の選択比がとれない。
【００１７】そのため、エッチング時間を少し長くする
と、上部ゲート酸化膜１６の膜厚分しかない薄いシリコ
ン酸化膜をエッチングして、直下に設けたシリコン結晶
からなる活性層領域１５にまでエッチングされ、これが
デバイス特性の不良原因になったり、ついには活性層領
域１５がなくなってしまう。
と、上部ゲート酸化膜１６の膜厚分しかない薄いシリコ
ン酸化膜をエッチングして、直下に設けたシリコン結晶
からなる活性層領域１５にまでエッチングされ、これが
デバイス特性の不良原因になったり、ついには活性層領
域１５がなくなってしまう。
【００１８】つまり、エッチング時間を延長してサイド
ウォール２０を除去することは、非常に困難である。
ウォール２０を除去することは、非常に困難である。
【００１９】このような理由から、絶縁膜１２上に３０
０ｎｍ程度の下部ゲート電極１３を形成すると、上部ゲ
ート電極１７のエッチングときに、上部ゲート電極１７
の材料である多結晶シリコン膜を時間延長してエッチン
グできないことから、下部ゲート電極１３の段差分で活
性層領域１５の側壁部に多結晶シリコン膜がサイドウォ
ール２０として残ってしまう。
０ｎｍ程度の下部ゲート電極１３を形成すると、上部ゲ
ート電極１７のエッチングときに、上部ゲート電極１７
の材料である多結晶シリコン膜を時間延長してエッチン
グできないことから、下部ゲート電極１３の段差分で活
性層領域１５の側壁部に多結晶シリコン膜がサイドウォ
ール２０として残ってしまう。
【００２０】ソース領域２１およびドレイン領域２２
は、上部ゲート電極１７で自己整合的に不純物を打ち込
んで形成するので、サイドウォール２０が形成された領
域は不純物が活性層領域１５に導入されない。
は、上部ゲート電極１７で自己整合的に不純物を打ち込
んで形成するので、サイドウォール２０が形成された領
域は不純物が活性層領域１５に導入されない。
【００２１】その結果、サイドウォール２０下の活性層
領域１５はソース領域２１およびドレイン領域２２に比
べ高抵抗となる。
領域１５はソース領域２１およびドレイン領域２２に比
べ高抵抗となる。
【００２２】この構造で形成したデバイスは、サブスレ
ッショルド係数が増大し、サブスレッショルド特性が低
下するという問題がある。
ッショルド係数が増大し、サブスレッショルド特性が低
下するという問題がある。
【００２３】ここで、ドレイン電流が１桁増加するのに
必要なゲート電圧を以後、サブスレッショルド係数と呼
ぶ。
必要なゲート電圧を以後、サブスレッショルド係数と呼
ぶ。
【００２４】本発明の目的は、上記課題を解決して、サ
ブスレッショルド特性に優れたダブルゲート型の電界効
果型トランジスタを提供することにある。
ブスレッショルド特性に優れたダブルゲート型の電界効
果型トランジスタを提供することにある。
【００２５】
【課題を解決するための手段】上記目的を達成するため
本発明の電界効果型トランジスタは下記記載の構成を採
用する。
本発明の電界効果型トランジスタは下記記載の構成を採
用する。
【００２６】本発明の電界効果型トランジスタは、単結
晶シリコン基板上に絶縁膜を設け、その絶縁膜上に設け
る下部ゲート電極と、下部ゲート電極上に設ける下部ゲ
ート酸化膜と、下部ゲート酸化膜上に設ける単結晶シリ
コン膜または多結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極のゲート長より大きいことを特徴とする。
晶シリコン基板上に絶縁膜を設け、その絶縁膜上に設け
る下部ゲート電極と、下部ゲート電極上に設ける下部ゲ
ート酸化膜と、下部ゲート酸化膜上に設ける単結晶シリ
コン膜または多結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極のゲート長より大きいことを特徴とする。
【００２７】本発明の電界効果型トランジスタは、単結
晶シリコン基板上に絶縁膜を設け、その絶縁膜上に設け
る下部ゲート電極と、下部ゲート電極上に設ける下部ゲ
ート酸化膜と、下部ゲート酸化膜上に設ける単結晶シリ
コン膜または多結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極の段差分によってできる上部ゲート電極の形成材
料である多結晶シリコン膜の段差側壁部以上の長さを有
することを特徴とする。
晶シリコン基板上に絶縁膜を設け、その絶縁膜上に設け
る下部ゲート電極と、下部ゲート電極上に設ける下部ゲ
ート酸化膜と、下部ゲート酸化膜上に設ける単結晶シリ
コン膜または多結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極の段差分によってできる上部ゲート電極の形成材
料である多結晶シリコン膜の段差側壁部以上の長さを有
することを特徴とする。
【００２８】
【作用】本発明の電界効果型トランジスタによれば、上
部ゲート電極のゲート長を下部ゲート電極のゲート長に
比べて長くし、サイドウォール形成領域を上部ゲート電
極で含むように形成する。その結果、サイドウォールは
形成されず、ソース領域およびドレイン領域の全領域に
不純物を導入することが可能となる。このため、ソース
領域とドレイン領域を低抵抗にすることができ、サブス
レッショルド特性に優れた電界効果型トランジスタを実
現することができる。
部ゲート電極のゲート長を下部ゲート電極のゲート長に
比べて長くし、サイドウォール形成領域を上部ゲート電
極で含むように形成する。その結果、サイドウォールは
形成されず、ソース領域およびドレイン領域の全領域に
不純物を導入することが可能となる。このため、ソース
領域とドレイン領域を低抵抗にすることができ、サブス
レッショルド特性に優れた電界効果型トランジスタを実
現することができる。
【００２９】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。以下に、本発明の第１の実施例における電界効果型
トランジスタで活性層領域が単結晶シリコン膜である場
合についての実施例を、図１から図４を用いて具体的に
説明する。
る。以下に、本発明の第１の実施例における電界効果型
トランジスタで活性層領域が単結晶シリコン膜である場
合についての実施例を、図１から図４を用いて具体的に
説明する。
【００３０】図１は、本発明のダブルゲート型の電界効
果型トランジスタをゲート短手方向に切ったときの断面
図を示したものである。
果型トランジスタをゲート短手方向に切ったときの断面
図を示したものである。
【００３１】本発明のダブルゲート型を有する電界効果
型トランジスタは、単結晶シリコン基板１１上に絶縁膜
１２を設け、その絶縁膜１２上に設ける下部ゲート電極
１３と、下部ゲート電極１３上に設ける下部ゲート酸化
膜１４と、下部ゲート酸化膜１４上に設ける単結晶シリ
コン膜からなる活性層領域１５と、活性層領域１５上に
設ける上部ゲート酸化膜１６と、上部ゲート酸化膜１６
上に設ける上部ゲート電極１７と、上部ゲート電極１７
に整合する領域の活性層領域１５に設けるソース領域２
１とドレイン領域２２とを備え、層間絶縁膜２３にコン
タクトホールを設け、アルミ電極である金属電極２４を
設ける構造である。
型トランジスタは、単結晶シリコン基板１１上に絶縁膜
１２を設け、その絶縁膜１２上に設ける下部ゲート電極
１３と、下部ゲート電極１３上に設ける下部ゲート酸化
膜１４と、下部ゲート酸化膜１４上に設ける単結晶シリ
コン膜からなる活性層領域１５と、活性層領域１５上に
設ける上部ゲート酸化膜１６と、上部ゲート酸化膜１６
上に設ける上部ゲート電極１７と、上部ゲート電極１７
に整合する領域の活性層領域１５に設けるソース領域２
１とドレイン領域２２とを備え、層間絶縁膜２３にコン
タクトホールを設け、アルミ電極である金属電極２４を
設ける構造である。
【００３２】図２は、上部ゲート電極１７を形成する前
の状態を示したもので、全面を上部ゲート電極１７の材
料である多結晶シリコン膜で覆っている状態である。
の状態を示したもので、全面を上部ゲート電極１７の材
料である多結晶シリコン膜で覆っている状態である。
【００３３】図２に示すように、下部ゲート電極１３の
段差は上層に形成する膜に反映し、上部ゲート電極１７
の形成材料である多結晶シリコン膜にも段差ができる。
段差は上層に形成する膜に反映し、上部ゲート電極１７
の形成材料である多結晶シリコン膜にも段差ができる。
【００３４】ここで図２に示す矢印２５のように、この
上部ゲート電極１７である多結晶シリコン膜の段差を含
まないよう、段差よりも小さい領域に、エッチングマス
クであるホトレジストを形成して、プラズマによる異方
性エッチングを用いて上部ゲート電極１７を形成する。
上部ゲート電極１７である多結晶シリコン膜の段差を含
まないよう、段差よりも小さい領域に、エッチングマス
クであるホトレジストを形成して、プラズマによる異方
性エッチングを用いて上部ゲート電極１７を形成する。
【００３５】このようにすると、単結晶シリコン基板１
１に対して垂直な方向に選択的にエッチングが進行する
異方性のエッチングでは、活性層領域１５の段差側壁に
破線３４で示す多結晶シリコン膜のサイドウォール２０
が残ってしまう。これは異方性エッチングでは、エッチ
ングガスが単結晶シリコン基板１１に対して垂直に入射
する。したがって段差側壁領域では、単位面積当たりの
エッチングガスの入射量が少なく、エッチング速度が遅
い。このため最初の形状がほぼ保たれたまま下方へ平行
移動し、段差側壁にサイドウォール２０が形成されるこ
とになる。
１に対して垂直な方向に選択的にエッチングが進行する
異方性のエッチングでは、活性層領域１５の段差側壁に
破線３４で示す多結晶シリコン膜のサイドウォール２０
が残ってしまう。これは異方性エッチングでは、エッチ
ングガスが単結晶シリコン基板１１に対して垂直に入射
する。したがって段差側壁領域では、単位面積当たりの
エッチングガスの入射量が少なく、エッチング速度が遅
い。このため最初の形状がほぼ保たれたまま下方へ平行
移動し、段差側壁にサイドウォール２０が形成されるこ
とになる。
【００３６】図２に示す矢印２５から矢印２６の範囲内
の大きさのホトレジスト、すなわちサイドウォール２０
を含む領域に形成するホトレジストを用いてエッチング
を行った場合でも、サイドウォール２０は小さくなるが
完全に除去することはできない。
の大きさのホトレジスト、すなわちサイドウォール２０
を含む領域に形成するホトレジストを用いてエッチング
を行った場合でも、サイドウォール２０は小さくなるが
完全に除去することはできない。
【００３７】段差領域にサイドウォール２０を形成しな
いようにするためには、図２に示す矢印２６以上の大き
さ、つまり多結晶シリコン膜の段差を含んだ状態、すな
わち破線３４で示すサイドウォール２０形成領域以上の
大きさのホトレジストをエッチングマスクとして用いて
エッチングする必要がある。
いようにするためには、図２に示す矢印２６以上の大き
さ、つまり多結晶シリコン膜の段差を含んだ状態、すな
わち破線３４で示すサイドウォール２０形成領域以上の
大きさのホトレジストをエッチングマスクとして用いて
エッチングする必要がある。
【００３８】つまり、ホトレジスト形成のためのホトマ
スクの大きさが上部ゲート電極のゲート長１９になるの
で、結局上部ゲート電極のゲート長１９は、下部ゲート
電極１３の段差分によってできる上部ゲート電極１７の
形成材料である多結晶シリコン膜の段差側壁部以上の長
さであることが、サイドウォール２０を形成しない条件
になる。
スクの大きさが上部ゲート電極のゲート長１９になるの
で、結局上部ゲート電極のゲート長１９は、下部ゲート
電極１３の段差分によってできる上部ゲート電極１７の
形成材料である多結晶シリコン膜の段差側壁部以上の長
さであることが、サイドウォール２０を形成しない条件
になる。
【００３９】つぎに、図１の構造で作製した活性層領域
１５が単結晶シリコン膜であるＰ型のダブルゲート型電
界効果型トランジスタの構成および特性を説明する。
１５が単結晶シリコン膜であるＰ型のダブルゲート型電
界効果型トランジスタの構成および特性を説明する。
【００４０】まず、作製したＰ型のダブルゲート型電界
効果型トランジスタの構成を説明する。その構成は、単
結晶シリコン基板１１上に絶縁膜１２として膜厚５００
ｎｍの熱酸化膜を設ける。そしてこの絶縁膜１２上に設
ける下部ゲート電極１３は、リンを不純物とするＮ型の
多結晶シリコン膜である。その膜厚は、２５０ｎｍでシ
ート抵抗は、４０Ω／□である。
効果型トランジスタの構成を説明する。その構成は、単
結晶シリコン基板１１上に絶縁膜１２として膜厚５００
ｎｍの熱酸化膜を設ける。そしてこの絶縁膜１２上に設
ける下部ゲート電極１３は、リンを不純物とするＮ型の
多結晶シリコン膜である。その膜厚は、２５０ｎｍでシ
ート抵抗は、４０Ω／□である。
【００４１】さらに、下部ゲート電極１３上には、膜厚
１０ｎｍの熱酸化膜からなる下部ゲート酸化膜１４と、
下部ゲート酸化膜１４上には、膜厚１００ｎｍの単結晶
シリコン膜からなる活性層領域１５を設ける。活性層領
域１５上には、膜厚１０ｎｍの熱酸化膜からなる上部ゲ
ート酸化膜１６を設ける。さらに、上部ゲート酸化膜１
６上に設ける上部ゲート電極１７は、リンを不純物とす
るＮ型の多結晶シリコン膜である。その膜厚は、３００
ｎｍでシート抵抗は３５Ω／□である。
１０ｎｍの熱酸化膜からなる下部ゲート酸化膜１４と、
下部ゲート酸化膜１４上には、膜厚１００ｎｍの単結晶
シリコン膜からなる活性層領域１５を設ける。活性層領
域１５上には、膜厚１０ｎｍの熱酸化膜からなる上部ゲ
ート酸化膜１６を設ける。さらに、上部ゲート酸化膜１
６上に設ける上部ゲート電極１７は、リンを不純物とす
るＮ型の多結晶シリコン膜である。その膜厚は、３００
ｎｍでシート抵抗は３５Ω／□である。
【００４２】さらに、上部ゲート電極１７に整合する領
域の活性層領域１５には、ボロンを不純物とするＰ型の
ソース領域２１とドレイン領域２２とを備え、層間絶縁
膜２３にコンタクトホールを設け、アルミニウム合金か
らなる金属電極２４を設ける構造である。
域の活性層領域１５には、ボロンを不純物とするＰ型の
ソース領域２１とドレイン領域２２とを備え、層間絶縁
膜２３にコンタクトホールを設け、アルミニウム合金か
らなる金属電極２４を設ける構造である。
【００４３】図３の回路図は、Ｐ型のダブルゲート型電
界効果型トランジスタを評価するための測定方法を示し
たものである。
界効果型トランジスタを評価するための測定方法を示し
たものである。
【００４４】特性評価は、図３に示すように、ドレイン
領域に印加する電圧をマイナス２Ｖ一定とし、下部ゲー
ト電極１３と上部ゲート電極１７に同電圧を印加し、同
時に掃引したときのゲート電圧に対するドレイン電流を
測定し、そこからサブスレッショルド係数を求める。
領域に印加する電圧をマイナス２Ｖ一定とし、下部ゲー
ト電極１３と上部ゲート電極１７に同電圧を印加し、同
時に掃引したときのゲート電圧に対するドレイン電流を
測定し、そこからサブスレッショルド係数を求める。
【００４５】ここで求めたサブスレッショルド係数は、
ドレイン電流が１桁増加するのに必要なゲート電圧と
し、直線部分の最大傾斜をもって決定した。
ドレイン電流が１桁増加するのに必要なゲート電圧と
し、直線部分の最大傾斜をもって決定した。
【００４６】図４は、上記の測定によってサブスレッシ
ョルド係数を求め、ゲート長についてプロットした結果
を示すグラフである。図４のグラフは横軸はゲート長、
縦軸はサブスレッショルド係数を示している。
ョルド係数を求め、ゲート長についてプロットした結果
を示すグラフである。図４のグラフは横軸はゲート長、
縦軸はサブスレッショルド係数を示している。
【００４７】まず、下部ゲート電極のゲート長１８を３
μｍ一定とし、上部ゲート電極のゲート長１９を０．８
μｍから３μｍまで変化させたときの、上部ゲート電極
のゲート長１９に対するサブスレッショルド係数の関係
を図４中の黒丸２８の点で示した。
μｍ一定とし、上部ゲート電極のゲート長１９を０．８
μｍから３μｍまで変化させたときの、上部ゲート電極
のゲート長１９に対するサブスレッショルド係数の関係
を図４中の黒丸２８の点で示した。
【００４８】これは、図６に示す従来例の場合であり、
下部ゲート電極１３の段差を反映してできる、多結晶シ
リコン膜の段差位置よりも上部ゲート電極のゲート長１
９が小さい場合である。
下部ゲート電極１３の段差を反映してできる、多結晶シ
リコン膜の段差位置よりも上部ゲート電極のゲート長１
９が小さい場合である。
【００４９】一方、上部ゲート電極のゲート長１９を３
μｍ一定とし、下部ゲート電極のゲート長１８を０．８
μｍから３μｍまで変化させたときの、下部ゲート電極
のゲート長１８に対するサブスレッショルド係数の関係
を図４中の白丸２９の点で示した。
μｍ一定とし、下部ゲート電極のゲート長１８を０．８
μｍから３μｍまで変化させたときの、下部ゲート電極
のゲート長１８に対するサブスレッショルド係数の関係
を図４中の白丸２９の点で示した。
【００５０】これは、図１に示す本発明の第１の実施例
の場合であり、下部ゲート電極１３の段差を反映してで
きる、多結晶シリコン膜の段差位置よりも上部ゲート電
極のゲート長１９が大きい場合である。
の場合であり、下部ゲート電極１３の段差を反映してで
きる、多結晶シリコン膜の段差位置よりも上部ゲート電
極のゲート長１９が大きい場合である。
【００５１】本発明の実施例における構成によれば、図
４の黒丸２８の点の領域では、上部ゲート電極１７形成
時に下部ゲート電極１３の段差を反映してできる活性層
領域１５の段差側壁にサイドウォール２０が形成されて
いる。
４の黒丸２８の点の領域では、上部ゲート電極１７形成
時に下部ゲート電極１３の段差を反映してできる活性層
領域１５の段差側壁にサイドウォール２０が形成されて
いる。
【００５２】その結果、ソース領域２１およびドレイン
領域２２のサイドウォール２０と接している部分で不純
物が導入されず、寄生抵抗となる。
領域２２のサイドウォール２０と接している部分で不純
物が導入されず、寄生抵抗となる。
【００５３】一方、図４の白丸２９の点の領域では、下
部ゲート電極１３の段差を反映してできる、多結晶シリ
コン膜の段差位置よりも上部ゲート電極のゲート長１９
が大きい。したがって、上部ゲート電極１７形成時に下
部ゲート電極１３の段差を反映してできる活性層領域１
５の段差側壁領域には、サイドウォール２０は形成され
ない。
部ゲート電極１３の段差を反映してできる、多結晶シリ
コン膜の段差位置よりも上部ゲート電極のゲート長１９
が大きい。したがって、上部ゲート電極１７形成時に下
部ゲート電極１３の段差を反映してできる活性層領域１
５の段差側壁領域には、サイドウォール２０は形成され
ない。
【００５４】その結果、ソース領域２１およびドレイン
領域２２では全領域で不純物を導入することができ、寄
生抵抗を除去できる。
領域２２では全領域で不純物を導入することができ、寄
生抵抗を除去できる。
【００５５】その結果、サイドウォール２０が形成され
ている場合は、サブスレッショルド係数が１５０ｍＶ／
桁であったのが、室温での理論限界値である６０ｍＶ／
桁付近まで減少し、良好なサブスレッショルド特性が得
られる。
ている場合は、サブスレッショルド係数が１５０ｍＶ／
桁であったのが、室温での理論限界値である６０ｍＶ／
桁付近まで減少し、良好なサブスレッショルド特性が得
られる。
【００５６】つぎに、本発明の第２の実施例として、図
１の構造で作製した活性層領域１５が多結晶シリコン膜
である場合のＰ型のダブルゲート型電界効果型トランジ
スタの構成および特性を説明する。
１の構造で作製した活性層領域１５が多結晶シリコン膜
である場合のＰ型のダブルゲート型電界効果型トランジ
スタの構成および特性を説明する。
【００５７】図１に示す構造で、活性層領域１５が多結
晶シリコン膜であること以外は、膜構成および膜厚と
も、同様である。
晶シリコン膜であること以外は、膜構成および膜厚と
も、同様である。
【００５８】さらに、測定方法についても第１の実施例
での活性層領域１５が単結晶シリコン膜の場合と同様
に、サブスレッショルド係数を求めた。
での活性層領域１５が単結晶シリコン膜の場合と同様
に、サブスレッショルド係数を求めた。
【００５９】図５は、上記の測定によってサブスレッシ
ョルド係数をもとめ、ゲート長についてプロットした結
果である。
ョルド係数をもとめ、ゲート長についてプロットした結
果である。
【００６０】まず、下部ゲート電極のゲート長１８を３
μｍ一定とし、上部ゲート電極のゲート長１９を０．８
μｍから３μｍまで変化させたときの、上部ゲート電極
のゲート長１９に対するサブスレッショルド係数の関係
を図５中の黒丸３０の点で示した。
μｍ一定とし、上部ゲート電極のゲート長１９を０．８
μｍから３μｍまで変化させたときの、上部ゲート電極
のゲート長１９に対するサブスレッショルド係数の関係
を図５中の黒丸３０の点で示した。
【００６１】これは、図６に示す従来例の場合であり、
下部ゲート電極１３の段差を反映してできる、上部ゲー
ト電極１７の材料である多結晶シリコン膜の段差位置よ
りも上部ゲート電極のゲート長１９が小さい場合であ
る。
下部ゲート電極１３の段差を反映してできる、上部ゲー
ト電極１７の材料である多結晶シリコン膜の段差位置よ
りも上部ゲート電極のゲート長１９が小さい場合であ
る。
【００６２】一方、上部ゲート電極のゲート長１９を３
μｍ一定とし、下部ゲート電極のゲート長１８を０．８
μｍから３μｍまで変化させたときの、下部ゲート電極
のゲート長１８に対するサブスレッショルド係数の関係
を図５中の白丸３１の点で示した。
μｍ一定とし、下部ゲート電極のゲート長１８を０．８
μｍから３μｍまで変化させたときの、下部ゲート電極
のゲート長１８に対するサブスレッショルド係数の関係
を図５中の白丸３１の点で示した。
【００６３】これは、図１に示す本発明の第１の実施例
の場合であり、下部ゲート電極１３の段差を反映してで
きる、上ゲート電極１７の材料である多結晶シリコン膜
の段差位置よりも上部ゲート電極のゲート長１９が大き
い場合である。
の場合であり、下部ゲート電極１３の段差を反映してで
きる、上ゲート電極１７の材料である多結晶シリコン膜
の段差位置よりも上部ゲート電極のゲート長１９が大き
い場合である。
【００６４】本構成によれば、図５の黒丸３０の点の領
域では、上部ゲート電極１７形成時に下部ゲート電極１
３の段差を反映してできる活性層領域１５の段差側壁に
サイドウォール２０が形成されている。
域では、上部ゲート電極１７形成時に下部ゲート電極１
３の段差を反映してできる活性層領域１５の段差側壁に
サイドウォール２０が形成されている。
【００６５】その結果、ソース領域２１およびドレイン
領域２２のサイドウォール２０と接している部分で不純
物が導入されず、寄生抵抗となる。
領域２２のサイドウォール２０と接している部分で不純
物が導入されず、寄生抵抗となる。
【００６６】一方、図５の白丸３１の点の領域では、下
部ゲート電極１３の段差を反映してできる、多結晶シリ
コン膜の段差位置よりも上部ゲート電極のゲート長１９
が大きいので、上部ゲート電極１７形成時に下部ゲート
電極１３の段差を反映してできる活性層領域１５の段差
側壁にはサイドウォール２０は形成されない。
部ゲート電極１３の段差を反映してできる、多結晶シリ
コン膜の段差位置よりも上部ゲート電極のゲート長１９
が大きいので、上部ゲート電極１７形成時に下部ゲート
電極１３の段差を反映してできる活性層領域１５の段差
側壁にはサイドウォール２０は形成されない。
【００６７】その結果、ソース領域２１およびドレイン
領域２２では全領域で不純物を導入することができ、寄
生抵抗が除去される。
領域２２では全領域で不純物を導入することができ、寄
生抵抗が除去される。
【００６８】その結果、サイドウォール２０が形成され
ている場合は、サブスレッショルド係数が６００ｍＶ／
桁であったのが、サイドウォール２０を除去することに
よって２００ｍＶ／桁まで減少する。
ている場合は、サブスレッショルド係数が６００ｍＶ／
桁であったのが、サイドウォール２０を除去することに
よって２００ｍＶ／桁まで減少する。
【００６９】ここで、活性層領域１５が単結晶シリコン
膜である場合に比べてサブスレッショルド係数の絶対値
が高いのは、多結晶シリコン膜中に存在する捕獲準位に
起因していると思われ、これらの準位は容易にキャリア
をトラップし、サブスレッショルド特性を劣化させる。
膜である場合に比べてサブスレッショルド係数の絶対値
が高いのは、多結晶シリコン膜中に存在する捕獲準位に
起因していると思われ、これらの準位は容易にキャリア
をトラップし、サブスレッショルド特性を劣化させる。
【００７０】このように、活性層領域１５が単結晶シリ
コン膜である場合と多結晶シリコン膜である場合とで
は、サブスレッショルド係数の絶対値は異なるが、各々
の条件に対しては同じ傾向を示していることが判った。
コン膜である場合と多結晶シリコン膜である場合とで
は、サブスレッショルド係数の絶対値は異なるが、各々
の条件に対しては同じ傾向を示していることが判った。
【００７１】つまり、下部ゲート電極１３の段差を反映
して形成される上部ゲート電極１７の材料である多結晶
シリコン膜の段差部よりも、上部ゲート電極のゲート長
１９が小さい領域では、活性層領域１５の段差側壁にサ
イドウォール２０が形成されるので、その多結晶シリコ
ン膜の段差部よりも上部ゲート電極のゲート長１９を大
きくすることによって、サイドウォール２０を除去す
る。
して形成される上部ゲート電極１７の材料である多結晶
シリコン膜の段差部よりも、上部ゲート電極のゲート長
１９が小さい領域では、活性層領域１５の段差側壁にサ
イドウォール２０が形成されるので、その多結晶シリコ
ン膜の段差部よりも上部ゲート電極のゲート長１９を大
きくすることによって、サイドウォール２０を除去す
る。
【００７２】その結果、ソース領域２１およびドレイン
領域２２の全領域に不純物を導入することができ、良好
なサブスレッショルド特性を得ることができる。
領域２２の全領域に不純物を導入することができ、良好
なサブスレッショルド特性を得ることができる。
【００７３】なお、サイドウォール２０は、下部ゲート
電極１３の膜厚や、上部ゲート電極１７の形成材料であ
る多結晶シリコン膜の膜厚によって形状が異なるが、サ
イドウォール２０を形成しない条件は本発明の実施例と
同様である。
電極１３の膜厚や、上部ゲート電極１７の形成材料であ
る多結晶シリコン膜の膜厚によって形状が異なるが、サ
イドウォール２０を形成しない条件は本発明の実施例と
同様である。
【００７４】さらに、以上説明した実施例ではＰ型のダ
ブルゲート型電界効果型トランジスタについて説明した
が、本発明の構成はＮ型のダブルゲート型電界効果型ト
ランジスタに適用しても同様の効果がある。
ブルゲート型電界効果型トランジスタについて説明した
が、本発明の構成はＮ型のダブルゲート型電界効果型ト
ランジスタに適用しても同様の効果がある。
【００７５】
【発明の効果】以上説明したように本発明における電界
効果型トランジスタは、活性層領域の段差側壁に形成さ
れる上部ゲート電極の形成材料である多結晶シリコン膜
からなるサイドウォールは、形成されることはない。こ
のため、寄生抵抗を削減し、優れたサブスレッショルド
特性を有する電界効果型トランジスタを実現することが
できる。
効果型トランジスタは、活性層領域の段差側壁に形成さ
れる上部ゲート電極の形成材料である多結晶シリコン膜
からなるサイドウォールは、形成されることはない。こ
のため、寄生抵抗を削減し、優れたサブスレッショルド
特性を有する電界効果型トランジスタを実現することが
できる。
【図１】本発明の実施例における電界効果型トランジス
タを示す断面図である。
タを示す断面図である。
【図２】本発明の実施例における電界効果型トランジス
タを示す断面図である。
タを示す断面図である。
【図３】本発明の実施例における電界効果型トランジス
タの測定方法を説明する回路図である。
タの測定方法を説明する回路図である。
【図４】本発明の実施例における電界効果型トランジス
タの特性を示すグラフである。
タの特性を示すグラフである。
【図５】本発明の実施例における電界効果型トランジス
タの特性を示すグラフである。
タの特性を示すグラフである。
【図６】従来例におけるダブルゲート型の電界効果型ト
ランジスタを示す断面図である。
ランジスタを示す断面図である。
１１ 単結晶シリコン基板 １２ 絶縁膜 １３ 下部ゲート電極 １４ 下部ゲート酸化膜 １５ 活性層領域 １６ 上部ゲート酸化膜 １７ 上部ゲート電極 １８ 下部ゲート電極のゲート長 １９ 上部ゲート電極のゲート長 ２０ サイドウォール
Claims (4)
- 【請求項１】 単結晶シリコン基板上に設ける絶縁膜
と、その絶縁膜上に設ける下部ゲート電極と、下部ゲー
ト電極上に設ける下部ゲート酸化膜と、下部ゲート酸化
膜上に設ける単結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極のゲート長より大きいことを特徴とする電界効果
型トランジスタ。 - 【請求項２】 単結晶シリコン基板上に設ける絶縁膜
と、その絶縁膜上に設ける下部ゲート電極と、下部ゲー
ト電極上に設ける下部ゲート酸化膜と、下部ゲート酸化
膜上に設ける単結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極の段差分によってできる上部ゲート電極の形成材
料である多結晶シリコン膜の段差側壁部以上の長さを有
することを特徴とする電界効果型トランジスタ。 - 【請求項３】 単結晶シリコン基板上に設ける絶縁膜
と、その絶縁膜上に設ける下部ゲート電極と、下部ゲー
ト電極上に設ける下部ゲート酸化膜と、下部ゲート酸化
膜上に設ける多結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極のゲート長より大きいことを特徴とする電界効果
型トランジスタ。 - 【請求項４】 単結晶シリコン基板上に設ける絶縁膜
と、その絶縁膜上に設ける下部ゲート電極と、下部ゲー
ト電極上に設ける下部ゲート酸化膜と、下部ゲート酸化
膜上に設ける多結晶シリコン膜からなる活性層領域と、
活性層領域上に設ける上部ゲート酸化膜と、上部ゲート
酸化膜上に設ける上部ゲート電極と、上部ゲート電極に
整合する領域の活性層領域に設けるソース領域とドレイ
ン領域とを備え、上部ゲート電極のゲート長は下部ゲー
ト電極の段差分によってできる上部ゲート電極の形成材
料である多結晶シリコン膜の段差側壁部以上の長さを有
することを特徴とする電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6106899A JPH07321322A (ja) | 1994-05-20 | 1994-05-20 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6106899A JPH07321322A (ja) | 1994-05-20 | 1994-05-20 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321322A true JPH07321322A (ja) | 1995-12-08 |
Family
ID=14445318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6106899A Pending JPH07321322A (ja) | 1994-05-20 | 1994-05-20 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493275B1 (ko) * | 1998-10-27 | 2005-07-28 | 엘지전자 주식회사 | 더블 게이트 에프이티(fet)의 제조방법 |
| CN102931192A (zh) * | 2011-08-11 | 2013-02-13 | 株式会社东芝 | 半导体装置 |
-
1994
- 1994-05-20 JP JP6106899A patent/JPH07321322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493275B1 (ko) * | 1998-10-27 | 2005-07-28 | 엘지전자 주식회사 | 더블 게이트 에프이티(fet)의 제조방법 |
| CN102931192A (zh) * | 2011-08-11 | 2013-02-13 | 株式会社东芝 | 半导体装置 |
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