JPH0731663B2 - 優先順位選択回路 - Google Patents
優先順位選択回路Info
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- JPH0731663B2 JPH0731663B2 JP61314765A JP31476586A JPH0731663B2 JP H0731663 B2 JPH0731663 B2 JP H0731663B2 JP 61314765 A JP61314765 A JP 61314765A JP 31476586 A JP31476586 A JP 31476586A JP H0731663 B2 JPH0731663 B2 JP H0731663B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- General Engineering & Computer Science (AREA)
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は優先順位選択回路に関し、特に複数の処理装置
に対する共通資源に対してこれ等各処理装置からの使用
要求に応じて優先順位を付与しつつ使用許可するように
した優先順位選択回路に関する。
に対する共通資源に対してこれ等各処理装置からの使用
要求に応じて優先順位を付与しつつ使用許可するように
した優先順位選択回路に関する。
従来技術 複数の情報処理装置に対して共通に設けられている例え
ば主記憶をこれ等各情報処理装置が夫々独立に使用する
場合、各情報処理装置からいわゆるロック要求が発生さ
れる。この場合、ロック要求が複数同時に存在して競合
すると、予め定められている優先順位に応じて当該ロッ
ク要求が選択されるようになっている。
ば主記憶をこれ等各情報処理装置が夫々独立に使用する
場合、各情報処理装置からいわゆるロック要求が発生さ
れる。この場合、ロック要求が複数同時に存在して競合
すると、予め定められている優先順位に応じて当該ロッ
ク要求が選択されるようになっている。
この種の優先順位の決定方法としては、上述した如く予
め設定された優先順位に従って処理される方法以外に、
ロック競合時において選択された処理装置の履歴を管理
して次のロック競合時に過去の履歴を反映させるいわゆ
るLRU（Least Recently Use）方式で優先順位を決定す
る方法がある。
め設定された優先順位に従って処理される方法以外に、
ロック競合時において選択された処理装置の履歴を管理
して次のロック競合時に過去の履歴を反映させるいわゆ
るLRU（Least Recently Use）方式で優先順位を決定す
る方法がある。
上述した従来方式においては、各処理装置間で一定の優
先順位が設定されてしまうと、優先順位の高い処理装置
からロック要求が次々に出された場合、優先順位の低い
処理装置は自己のロック要求を受付けてもらえず、よっ
て各処理装置間でロック要求の成功頻度が均等化されな
いばかりか、優先順位の低い処理装置はロック要求が受
付けられるまで処理が待たされてしまうことになる。そ
のために、各処理装置間での処理能力にもばらつきが生
じるという問題点がある。また、LRU方式等で優先順位
を決定する方法では、ロック競合の頻度に比べそのハー
ドウェア量が大きすぎるという欠点がある。
先順位が設定されてしまうと、優先順位の高い処理装置
からロック要求が次々に出された場合、優先順位の低い
処理装置は自己のロック要求を受付けてもらえず、よっ
て各処理装置間でロック要求の成功頻度が均等化されな
いばかりか、優先順位の低い処理装置はロック要求が受
付けられるまで処理が待たされてしまうことになる。そ
のために、各処理装置間での処理能力にもばらつきが生
じるという問題点がある。また、LRU方式等で優先順位
を決定する方法では、ロック競合の頻度に比べそのハー
ドウェア量が大きすぎるという欠点がある。
発明の目的 本発明の目的は、各処理装置間でのロック競合時におけ
るロック要求の選択が少量のハードウェアによって均等
に行われ得るようにした優先順位選択回路を提供するこ
とである。
るロック要求の選択が少量のハードウェアによって均等
に行われ得るようにした優先順位選択回路を提供するこ
とである。
発明の構成 本発明によれば、複数の処理装置に対して共通に設けら
れた共通資源に対してこれ等各処理装置からの使用要求
に応じて優先順位を付与しつつ使用許可する様にした優
先順位選択回路であって、前記処理装置に夫々対応して
設けられ、対応処理装置からの使用要求が別の使用要求
と競合した場合においてこの別の使用要求に対して敗れ
たときにはこの敗れた自己の使用要求を高優先レベルリ
クエストに昇格せしめ、逆に勝ったときには続いて生ず
る自己の使用要求を低優先レベルリクエストに降格せし
めるロック要求レベル付与手段と、このロック要求レベ
ル付与手段によりレベル付けされた各処理装置からの使
用要求について、高優先レベルリクエストであれば低優
先レベルリクエストよりも優先せしめ、同一レベルであ
れば一定の予め定められた優先順位に従って使用要求を
選択する使用要求選択手段とを含み、前記ロック要求レ
ベル付与手段は、セットリセット自在でそのセットリセ
ット状態に応じて前記自己の使用要求を高優先及び低優
先の各レベルに夫々昇格及び降格せしめるレベルフリッ
プフロップと、使用要求選択手段により自己の使用要求
に対するロック成功信号と使用競合の発生を示す競合信
号とのアンド条件により前記レベルフリップフロップを
リセットするリセット手段とを有することを特徴とする
優先順位選択回路が得られる。
れた共通資源に対してこれ等各処理装置からの使用要求
に応じて優先順位を付与しつつ使用許可する様にした優
先順位選択回路であって、前記処理装置に夫々対応して
設けられ、対応処理装置からの使用要求が別の使用要求
と競合した場合においてこの別の使用要求に対して敗れ
たときにはこの敗れた自己の使用要求を高優先レベルリ
クエストに昇格せしめ、逆に勝ったときには続いて生ず
る自己の使用要求を低優先レベルリクエストに降格せし
めるロック要求レベル付与手段と、このロック要求レベ
ル付与手段によりレベル付けされた各処理装置からの使
用要求について、高優先レベルリクエストであれば低優
先レベルリクエストよりも優先せしめ、同一レベルであ
れば一定の予め定められた優先順位に従って使用要求を
選択する使用要求選択手段とを含み、前記ロック要求レ
ベル付与手段は、セットリセット自在でそのセットリセ
ット状態に応じて前記自己の使用要求を高優先及び低優
先の各レベルに夫々昇格及び降格せしめるレベルフリッ
プフロップと、使用要求選択手段により自己の使用要求
に対するロック成功信号と使用競合の発生を示す競合信
号とのアンド条件により前記レベルフリップフロップを
リセットするリセット手段とを有することを特徴とする
優先順位選択回路が得られる。
実施例 以下、図面を用いて本発明の実施例を説明する。
第１図は本発明の実施例のブロック図である。本実施例
では処理装置（図示せず）が＃０〜＃２の３台の場合に
ついて述べるが特にこれに限定されるものではない。
尚、図中の信号線の各名称中の添字０〜２は処理装置の
＃０〜＃２の０〜２に夫々対応しているものとする。
では処理装置（図示せず）が＃０〜＃２の３台の場合に
ついて述べるが特にこれに限定されるものではない。
尚、図中の信号線の各名称中の添字０〜２は処理装置の
＃０〜＃２の０〜２に夫々対応しているものとする。
処理装置＃０〜＃２からの各ロック要求信号RQ0〜RQ2は
すべてレベル付与回路１〜３へ入力されている。これ等
レベル付与回路１〜３は処理装置＃０〜＃２に夫々対応
して設けられており、対応する処理装置からのロック要
求（自己のロック要求と称す）が他のロック要求と競合
した場合に、当該自己のロック要求の優先レベルを高優
先レベルのリクエストRQHに昇格せしめるか、若しくは
低優先レベルのリクエストRQLに降格せしめるかのリク
エストレベル付与を行うものである。このリクエストレ
ベルの付与すなわちレベルの昇格，降格の判定は、ロッ
ク制御部４から生成されるロック成功信号RQSCの状態に
より行われる。
すべてレベル付与回路１〜３へ入力されている。これ等
レベル付与回路１〜３は処理装置＃０〜＃２に夫々対応
して設けられており、対応する処理装置からのロック要
求（自己のロック要求と称す）が他のロック要求と競合
した場合に、当該自己のロック要求の優先レベルを高優
先レベルのリクエストRQHに昇格せしめるか、若しくは
低優先レベルのリクエストRQLに降格せしめるかのリク
エストレベル付与を行うものである。このリクエストレ
ベルの付与すなわちレベルの昇格，降格の判定は、ロッ
ク制御部４から生成されるロック成功信号RQSCの状態に
より行われる。
ロック制御部４からのロック成功信号RQSC0〜RQSC2は対
応する処理装置＃０〜＃２へのロック成功を示す信号で
あって、論理“1"であれば対応する処理装置が主記憶
（図示せず）のロックに成功したことを示し、論理“0"
であればロック不成功であることを示す。よって、各処
理装置はこの対応するロック成功信号RQSC0〜RQSC2が夫
々論理“1"になるまでロック要求RQ0〜RQ2を出し続ける
ことになる。
応する処理装置＃０〜＃２へのロック成功を示す信号で
あって、論理“1"であれば対応する処理装置が主記憶
（図示せず）のロックに成功したことを示し、論理“0"
であればロック不成功であることを示す。よって、各処
理装置はこの対応するロック成功信号RQSC0〜RQSC2が夫
々論理“1"になるまでロック要求RQ0〜RQ2を出し続ける
ことになる。
当該ロック成功信号RQSC0〜RQSC2のうち論理“1"となっ
てロック成功がなされた処理装置に対応したレベル付与
回路は、この論理“1"のRQSC信号を受けて、当該処理装
置から続いて発生されるロック要求RQを低優先レベルリ
クエストに降格せしめる様動作するものである。
てロック成功がなされた処理装置に対応したレベル付与
回路は、この論理“1"のRQSC信号を受けて、当該処理装
置から続いて発生されるロック要求RQを低優先レベルリ
クエストに降格せしめる様動作するものである。
第２図はこのレベル付与回路の回路例を示す図であり、
処理装置＃０に対応するレベル付与回路１の回路である
が、他のレベル付与回路２及び３についても全く同等の
構成となっていることは勿論である。
処理装置＃０に対応するレベル付与回路１の回路である
が、他のレベル付与回路２及び３についても全く同等の
構成となっていることは勿論である。
第２図において、各処理装置からのロック要求のうち自
己のロック要求RQ0を除く他のロック要求RQ1及びRQ2は
オアゲート202の２入力となっており、このオアゲート2
02の出力と自己のロック要求RQ0とがアンドゲート201の
２入力となっている。このアンドゲート201の出力であ
るロック要求競合信号LCN0はアンドゲート204及び205の
各１入力となっており、このアンドゲート204及び205の
各地他入力には、ロック成功信号RQSC0のゲート203によ
る反転信号RQSCC0及び正転信号RQSCT0が夫々印加されい
る。
己のロック要求RQ0を除く他のロック要求RQ1及びRQ2は
オアゲート202の２入力となっており、このオアゲート2
02の出力と自己のロック要求RQ0とがアンドゲート201の
２入力となっている。このアンドゲート201の出力であ
るロック要求競合信号LCN0はアンドゲート204及び205の
各１入力となっており、このアンドゲート204及び205の
各地他入力には、ロック成功信号RQSC0のゲート203によ
る反転信号RQSCC0及び正転信号RQSCT0が夫々印加されい
る。
アンドゲート204の出力がレベルフリップフロップ７の
セット信号LVSTとなり、アンドゲート205の出力がレベ
ルフリップフロップ７のリセット信号LVRT信号となる。
このレベルフリップフロップ７のＱ出力が高優先レベル
信号LVHとなってアンドゲート206を介して高優先レベル
リクエストRQH0として導出される。レベルフリップフロ
ップ７の出力は低優先レベル信号LVLとなり、アンド
ゲート207を介して低優先レベルリクエストRQL0として
導出される。これ等両アンドゲート206及び207のゲート
信号としては自己のロック要求信号RQ0が用いられる。
セット信号LVSTとなり、アンドゲート205の出力がレベ
ルフリップフロップ７のリセット信号LVRT信号となる。
このレベルフリップフロップ７のＱ出力が高優先レベル
信号LVHとなってアンドゲート206を介して高優先レベル
リクエストRQH0として導出される。レベルフリップフロ
ップ７の出力は低優先レベル信号LVLとなり、アンド
ゲート207を介して低優先レベルリクエストRQL0として
導出される。これ等両アンドゲート206及び207のゲート
信号としては自己のロック要求信号RQ0が用いられる。
これ等レベル付与回路１〜３において優先レベルが付与
された優先レベルリクエストのうち、高優先レベルリク
エストRQH0〜RQH2は高優先レベル選択回路５へ入力され
ている。この高優先レベル選択回路５では、２以上の高
優先レベルリクエストが同時に入力された場合に、処理
装置＃０〜＃２に対して予め設定されている優先順位に
従って１つの高優先レベルリクエストが選択される。
された優先レベルリクエストのうち、高優先レベルリク
エストRQH0〜RQH2は高優先レベル選択回路５へ入力され
ている。この高優先レベル選択回路５では、２以上の高
優先レベルリクエストが同時に入力された場合に、処理
装置＃０〜＃２に対して予め設定されている優先順位に
従って１つの高優先レベルリクエストが選択される。
本例では、処理装置＃０〜＃２の順に対して優先順位が
設定されているものとしており、ゲート101〜104により
当該優先順位に従って高優先レベルリクエスト選択信号
RQHS0〜RQHS2の１つが論理“1"となる様に構成されてい
る。
設定されているものとしており、ゲート101〜104により
当該優先順位に従って高優先レベルリクエスト選択信号
RQHS0〜RQHS2の１つが論理“1"となる様に構成されてい
る。
各レベル付与回路１〜３からの低優先レベルリクエスト
RQL0〜RQL2は低優先レベル選択回路６へ入力されてい
る。この低優先レベル選択回路６では、２以上の低優先
レベルリクエストが同時に入力された場合に、先の優先
順位（優先レベル選択回路５における優先順位）と同じ
順位に従って１つの低優先レベルリクエストが選択され
る様になっている。そのために、ゲート106〜110により
当該優先順位に従って低優先レベルリクエスト選択信号
RQLS0〜RQLS2の１つが論理“1"となる様構成されてい
る。
RQL0〜RQL2は低優先レベル選択回路６へ入力されてい
る。この低優先レベル選択回路６では、２以上の低優先
レベルリクエストが同時に入力された場合に、先の優先
順位（優先レベル選択回路５における優先順位）と同じ
順位に従って１つの低優先レベルリクエストが選択され
る様になっている。そのために、ゲート106〜110により
当該優先順位に従って低優先レベルリクエスト選択信号
RQLS0〜RQLS2の１つが論理“1"となる様構成されてい
る。
尚、高優先レベルリクエストRQH0〜RQH2を３入力とする
オアゲート105が設けられており、このオアゲート105の
ゲート出力によりアンドゲート108〜110をオンオフ制御
するようになっている。すなわち、高優先レベルリクエ
ストRQH0〜RQH2の少なくとも１つが論理“1"になってい
れば、高優先レベルリクエストの選択を優先して行わ
せ、低優先レベルリクエストの選択を行わせない様にな
っている。
オアゲート105が設けられており、このオアゲート105の
ゲート出力によりアンドゲート108〜110をオンオフ制御
するようになっている。すなわち、高優先レベルリクエ
ストRQH0〜RQH2の少なくとも１つが論理“1"になってい
れば、高優先レベルリクエストの選択を優先して行わ
せ、低優先レベルリクエストの選択を行わせない様にな
っている。
まず、処理装置＃1,＃２からのロック要求信号RQ1,RQ2
が同時に発生した場合について述べる。ロック要求信号
RQ1,RQ2はそれぞれレベル付与回路2,3を通して優先レベ
ル付けが行われる。各優先レベルがそれぞれ高優先レベ
ルリクエストとなった場合は、RQH1,RQH2がそれぞれ論
理“1"となり、アンドゲート101〜104によって構成され
る高優先レベル選択回路５に入力される。
が同時に発生した場合について述べる。ロック要求信号
RQ1,RQ2はそれぞれレベル付与回路2,3を通して優先レベ
ル付けが行われる。各優先レベルがそれぞれ高優先レベ
ルリクエストとなった場合は、RQH1,RQH2がそれぞれ論
理“1"となり、アンドゲート101〜104によって構成され
る高優先レベル選択回路５に入力される。
この高優先レベル選択回路５では、２以上の高優先レベ
ルリクエストが同時に発生した場合、前述した如く処理
装置＃0,＃1,＃２の優先順位で高優先レベルリクエスト
が選択される。従って、高優先レベルリクエストRQH1は
アンドゲート102,103を通って出力され、よって高優先
レベルリクエスト選択信号RQHS1が論理“1"となり、オ
アゲート112を経てロック要求入力信号RQIN1が論理“1"
となり、結果としてロック制御部４へロック要求が出さ
れる。
ルリクエストが同時に発生した場合、前述した如く処理
装置＃0,＃1,＃２の優先順位で高優先レベルリクエスト
が選択される。従って、高優先レベルリクエストRQH1は
アンドゲート102,103を通って出力され、よって高優先
レベルリクエスト選択信号RQHS1が論理“1"となり、オ
アゲート112を経てロック要求入力信号RQIN1が論理“1"
となり、結果としてロック制御部４へロック要求が出さ
れる。
ロック制御部４では、このロック要求を受けて、ロック
可能であれば処理装置＃１のロックをかけて対応するロ
ック成功信号RQSC1を論理“1"にする。各処理装置はこ
のロック成功信号RQSC0〜２が出されるまでロック要求
を出し続ける。
可能であれば処理装置＃１のロックをかけて対応するロ
ック成功信号RQSC1を論理“1"にする。各処理装置はこ
のロック成功信号RQSC0〜２が出されるまでロック要求
を出し続ける。
処理装置＃1,＃２から同時に発生されたロック要求信号
RQ1,RQ2がレベル付与回路２及び３によってそれぞれ低
優先レベルリクエストとなった場合はRQL1,RQL2が論理
“1"となりアンドゲート106〜110から構成される低優先
レベル選択回路６に入力される。ここでの優先順位は前
述した如く高優先レベル選択回路での優先順位と同じで
あるため、低優先レベルリクエスト選択信号RQLS1及び
ロック要求入力信号RQIN1がそれぞれ論理“1"となって
ロック制御部４へのロック要求となる。
RQ1,RQ2がレベル付与回路２及び３によってそれぞれ低
優先レベルリクエストとなった場合はRQL1,RQL2が論理
“1"となりアンドゲート106〜110から構成される低優先
レベル選択回路６に入力される。ここでの優先順位は前
述した如く高優先レベル選択回路での優先順位と同じで
あるため、低優先レベルリクエスト選択信号RQLS1及び
ロック要求入力信号RQIN1がそれぞれ論理“1"となって
ロック制御部４へのロック要求となる。
処理装置＃1,＃２から同時に発生したロック要求信号RQ
1,RQ2がレベル付与回路２及び３によってそれぞれ低優
先レベルリクエスト，高優先レベルリクエストとなった
場合は、RQL1及びRQH2がそれぞれ論理“1"となる。ここ
で低優先レベルリクエストRQL1は低優先レベル選択回路
６へ入力されるが、高優先レベルリクエストRQH2が論理
“1"となっているためオアゲート105によりゲートオン
オフ制御信号RQHAが論理“0"となっており、よってすべ
ての低優先レベルリクエストはアンドゲート108〜110に
よって抑止されてしまう。従って、高優先レベルリクエ
スト選択信号RQHS2及びロック要求入力信号RQIN2がそれ
ぞれ論理“1"となって処理装置＃２のロック要求が選択
され、ロック制御部４へ入力される。
1,RQ2がレベル付与回路２及び３によってそれぞれ低優
先レベルリクエスト，高優先レベルリクエストとなった
場合は、RQL1及びRQH2がそれぞれ論理“1"となる。ここ
で低優先レベルリクエストRQL1は低優先レベル選択回路
６へ入力されるが、高優先レベルリクエストRQH2が論理
“1"となっているためオアゲート105によりゲートオン
オフ制御信号RQHAが論理“0"となっており、よってすべ
ての低優先レベルリクエストはアンドゲート108〜110に
よって抑止されてしまう。従って、高優先レベルリクエ
スト選択信号RQHS2及びロック要求入力信号RQIN2がそれ
ぞれ論理“1"となって処理装置＃２のロック要求が選択
され、ロック制御部４へ入力される。
次にレベル付与回路について処理装置＃０に対応したレ
ベル付与回路１について第２図を参照して説明する。
ベル付与回路１について第２図を参照して説明する。
まず、処理装置＃０のロック要求信号RQ0が論理“1"と
なった場合に、他の処理装置からのロック要求信号RQ1,
RQ2が論理“1"となると、オアゲート202及びアンドゲー
ト201によってロック要求競合信号LCN0が論理“1"とな
る。このとき処理装置＃０のロック要求信号はレベルフ
リップフロップ７の値が論理“0"、つまり低優先レベル
信号LVLが論理“1"となっていると、低優先レベルリク
エストRQL0が論理“1"となり、低優先レベル選択回路６
へ入力される。
なった場合に、他の処理装置からのロック要求信号RQ1,
RQ2が論理“1"となると、オアゲート202及びアンドゲー
ト201によってロック要求競合信号LCN0が論理“1"とな
る。このとき処理装置＃０のロック要求信号はレベルフ
リップフロップ７の値が論理“0"、つまり低優先レベル
信号LVLが論理“1"となっていると、低優先レベルリク
エストRQL0が論理“1"となり、低優先レベル選択回路６
へ入力される。
ここで、処理装置＃０のロック要求が選択されなかった
場合、ロック成功信号RQSC0が論理“0"となっているた
め、インバータ203を経てロック不成功信号RQSCC0が論
理“1"となり、アンドゲート204を介してレベルフリッ
プフロップセット信号LVSTが論理“1"となってレベルフ
リップフロップ７が“1"にセットされる。従って、処理
装置＃０のロック要求は低優先レベルリクエストから高
優先レベルリクエストに昇格し、よって高優先レベルリ
クエストRQH0が論理“1"となって選択優先順位が上が
る。レベルフリップフロップ７は次のロック要求の競合
が起こるまで、つまりロック競合信号LCN0が論理“1"と
なってロック成功信号RQSC0が論理“1"となったとき、
レベルフリップフロップリセット信号LVRTが論理“1"と
なりリセットされる。すなわち、レベルフリップフロッ
プ７は他の処理装置との間でロック要求が競合した場合
のみその内容が変化し、競合に勝った場合にリセットさ
れて次に発生するロック要求は低優先レベルリクエスト
に降格され、競合に負けた場合はセットされ高優先レベ
ルリクエストに昇格される。
場合、ロック成功信号RQSC0が論理“0"となっているた
め、インバータ203を経てロック不成功信号RQSCC0が論
理“1"となり、アンドゲート204を介してレベルフリッ
プフロップセット信号LVSTが論理“1"となってレベルフ
リップフロップ７が“1"にセットされる。従って、処理
装置＃０のロック要求は低優先レベルリクエストから高
優先レベルリクエストに昇格し、よって高優先レベルリ
クエストRQH0が論理“1"となって選択優先順位が上が
る。レベルフリップフロップ７は次のロック要求の競合
が起こるまで、つまりロック競合信号LCN0が論理“1"と
なってロック成功信号RQSC0が論理“1"となったとき、
レベルフリップフロップリセット信号LVRTが論理“1"と
なりリセットされる。すなわち、レベルフリップフロッ
プ７は他の処理装置との間でロック要求が競合した場合
のみその内容が変化し、競合に勝った場合にリセットさ
れて次に発生するロック要求は低優先レベルリクエスト
に降格され、競合に負けた場合はセットされ高優先レベ
ルリクエストに昇格される。
こうすることにより、各処理装置からのロック要求競合
時に競合に勝ってロック要求が成功した場合には、それ
に対応する処理装置からの続くロック要求は優先順位が
下がることになるので、高優先順位のロック要求が続い
て生成されても低位の優先順位のロック要求は受け付け
られることになり、ロック要求の選択は略均一化される
のである。
時に競合に勝ってロック要求が成功した場合には、それ
に対応する処理装置からの続くロック要求は優先順位が
下がることになるので、高優先順位のロック要求が続い
て生成されても低位の優先順位のロック要求は受け付け
られることになり、ロック要求の選択は略均一化される
のである。
上記実施例においては、複数の情報処理装置からの共通
主記憶に対するロック要求の優先順位の選択について述
べたが、他の共通装置に対しての使用要求の場合にも同
様に適用されることは勿論である。
主記憶に対するロック要求の優先順位の選択について述
べたが、他の共通装置に対しての使用要求の場合にも同
様に適用されることは勿論である。
発明の効果 叙上の如く、本発明によれば、レベル付与回路にレベル
フリップフロップを設けることにより、各処理装置から
のロック要求競合時に競合の勝敗によってロック要求の
優先度を入れ替えるようにしたので、一度競合に敗れた
場合でも、必ず次には優先度が上がり各処理装置間での
ロック競合時のロック要求の選択が少量のハードウェア
によって均等に行われるという効果がある。また、処理
装置が増えた場合でも選択回路のハードウェアが増すだ
けで同等の効果が期待できる。
フリップフロップを設けることにより、各処理装置から
のロック要求競合時に競合の勝敗によってロック要求の
優先度を入れ替えるようにしたので、一度競合に敗れた
場合でも、必ず次には優先度が上がり各処理装置間での
ロック競合時のロック要求の選択が少量のハードウェア
によって均等に行われるという効果がある。また、処理
装置が増えた場合でも選択回路のハードウェアが増すだ
けで同等の効果が期待できる。
第１図は本発明の実施例のブロック図、第２図は第１図
におけるレベル付与回路の具体例を示す回路図である。 主要部分の符号の説明 １〜３……レベル付与回路 ５……高優先レベル選択回路 ６……低優先レベル選択回路 ７……レベルフリップフロップ
におけるレベル付与回路の具体例を示す回路図である。 主要部分の符号の説明 １〜３……レベル付与回路 ５……高優先レベル選択回路 ６……低優先レベル選択回路 ７……レベルフリップフロップ
Claims (1)
- 【請求項１】複数の処理装置に対して共通に設けられた
共通資源に対してこれ等各処理装置からの使用要求に応
じて優先順位を付与しつつ使用許可する様にした優先順
位選択回路であって、前記処理装置に夫々対応して設け
られ、対応処理装置からの使用要求が別の使用要求と競
合した場合においてこの別の使用要求に対して敗れたと
きにはこの敗れた自己の使用要求を高優先レベルリクエ
ストに昇格せしめ、逆に勝ったときには続いて生ずる自
己の使用要求を低優先レベルリクエストに降格せしめる
ロック要求レベル付与手段と、このロック要求レベル付
与手段によりレベル付けされた各処理装置からの使用要
求について、高優先レベルリクエストであれば低優先レ
ベルリクエストよりも優先せしめ、同一レベルであれば
一定の予め定められた優先順位に従って使用要求を選択
する使用要求選択手段とを含み、前記ロック要求レベル
付与手段は、セットリセット自在でそのセットリセット
状態に応じて前記自己の使用要求を高優先及び低優先の
各レベルに夫々昇格及び降格せしめるレベルフリップフ
ロップと、使用要求選択手段により自己の使用要求に対
するロック成功信号と使用競合の発生を示す競合信号と
のアンド条件により前記レベルフリップフロップをリセ
ットするリセット手段とを有することを特徴とする優先
順位選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314765A JPH0731663B2 (ja) | 1986-12-25 | 1986-12-25 | 優先順位選択回路 |
| US07/759,947 US5283903A (en) | 1986-12-25 | 1991-09-17 | Priority selector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314765A JPH0731663B2 (ja) | 1986-12-25 | 1986-12-25 | 優先順位選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163564A JPS63163564A (ja) | 1988-07-07 |
| JPH0731663B2 true JPH0731663B2 (ja) | 1995-04-10 |
Family
ID=18057312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314765A Expired - Lifetime JPH0731663B2 (ja) | 1986-12-25 | 1986-12-25 | 優先順位選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731663B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369759A (ja) * | 1991-06-18 | 1992-12-22 | Nec Corp | 複数プロセッサ計算機システムのプロセッサ占有制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124817U (ja) * | 1982-02-19 | 1983-08-25 | 株式会社日立製作所 | デ−タ処理装置 |
-
1986
- 1986-12-25 JP JP61314765A patent/JPH0731663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163564A (ja) | 1988-07-07 |
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