JPH07311223A - 負荷電流検出回路 - Google Patents
負荷電流検出回路Info
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- JPH07311223A JPH07311223A JP6129752A JP12975294A JPH07311223A JP H07311223 A JPH07311223 A JP H07311223A JP 6129752 A JP6129752 A JP 6129752A JP 12975294 A JP12975294 A JP 12975294A JP H07311223 A JPH07311223 A JP H07311223A
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Abstract
(57)【要約】
【構成】 演算増幅器１８及び負荷２４間に、第１及び
第２電流検出用抵抗器２０、２２を直列に接続し、一方
の抵抗器の両端にスイッチ２６を接続し、負荷電流によ
り生じる第１及び第２抵抗器の両端電圧を電圧検出器３
２で検出し、負荷に供給されるＤＡＣ３６の出力電圧を
制御して、第１及び第２抵抗器の両端電位差をゼロにし
た後に、電流検出用抵抗器の切り替えを行い切替時のス
パイク・ノイズの発生を防止する。 【効果】 電流検出感度の切替レンジを増加させても、
ＤＡＣ３６の如きＤＡＣを増加させる必要がなく、構成
が簡単で製造コストを低くできる。
第２電流検出用抵抗器２０、２２を直列に接続し、一方
の抵抗器の両端にスイッチ２６を接続し、負荷電流によ
り生じる第１及び第２抵抗器の両端電圧を電圧検出器３
２で検出し、負荷に供給されるＤＡＣ３６の出力電圧を
制御して、第１及び第２抵抗器の両端電位差をゼロにし
た後に、電流検出用抵抗器の切り替えを行い切替時のス
パイク・ノイズの発生を防止する。 【効果】 電流検出感度の切替レンジを増加させても、
ＤＡＣ３６の如きＤＡＣを増加させる必要がなく、構成
が簡単で製造コストを低くできる。
Description
【０００１】
【産業上の利用分野】本発明は、抵抗器を切り換えて負
荷電流の検出感度を変える負荷電流検出回路に関する。
荷電流の検出感度を変える負荷電流検出回路に関する。
【０００２】
【従来の技術】負荷電流検出回路は、増幅器への入力電
圧に比例した所定電圧を負荷に印加し、そのときに負荷
に流れる電流を負荷に直列に接続した電流検出抵抗器に
より電圧に変換して検出する回路である。この回路で
は、負荷への印加電圧又は負荷のインピーダンスの大き
さにより変化する負荷電流に応じて、電流検出抵抗器切
り換えて、電流の検出感度を変化させている。しかし、
この電流検出抵抗器を適当に切り替えるときに、増幅器
の応答の遅れによりスパイク・ノイズが発生して負荷に
加えられ、半導体等の負荷に悪影響を与えることがあ
る。
圧に比例した所定電圧を負荷に印加し、そのときに負荷
に流れる電流を負荷に直列に接続した電流検出抵抗器に
より電圧に変換して検出する回路である。この回路で
は、負荷への印加電圧又は負荷のインピーダンスの大き
さにより変化する負荷電流に応じて、電流検出抵抗器切
り換えて、電流の検出感度を変化させている。しかし、
この電流検出抵抗器を適当に切り替えるときに、増幅器
の応答の遅れによりスパイク・ノイズが発生して負荷に
加えられ、半導体等の負荷に悪影響を与えることがあ
る。
【０００３】図４は、この様なスパイク・ノイズの発生
を抑制した特公昭６４−８３１０号公報に記載の従来の
抵抗器切替回路付電流検出回路を示す回路図である。こ
の回路では、入力電圧は抵抗器１２を介して高利得の演
算増幅器１０の反転入力端に入力される。この演算増幅
器１０の出力電流は、例えば１００ｋΩの第１の電流検
出抵抗器１４と、直列接続したＦＥＴ１６、例えば１ｋ
Ωの第２の電流検出抵抗器１８及びスイッチ２０とから
成る並列回路を介して負荷２２に供給される。ＦＥＴの
ゲートには、鋸歯状波信号発生器２４の一方の端子が接
続され、この発生器２４の他方の端子はスイッチ２６の
共通端子Ｓに接続される。スイッチ２６の共通端子Ｓ
は、増幅器１０の出力端子に接続された接点ａ、電圧フ
ォロア２８の出力端子に接続された接点ａ又は基準電位
点に接続された接点ｃに選択的に接続される。負荷２２
に生じた電圧は、電圧フォロア２８及び抵抗器３０を介
して演算増幅器１０の反転入力端子に負帰還され、負荷
２２には入力電圧に対応した一定電圧が生ずる。
を抑制した特公昭６４−８３１０号公報に記載の従来の
抵抗器切替回路付電流検出回路を示す回路図である。こ
の回路では、入力電圧は抵抗器１２を介して高利得の演
算増幅器１０の反転入力端に入力される。この演算増幅
器１０の出力電流は、例えば１００ｋΩの第１の電流検
出抵抗器１４と、直列接続したＦＥＴ１６、例えば１ｋ
Ωの第２の電流検出抵抗器１８及びスイッチ２０とから
成る並列回路を介して負荷２２に供給される。ＦＥＴの
ゲートには、鋸歯状波信号発生器２４の一方の端子が接
続され、この発生器２４の他方の端子はスイッチ２６の
共通端子Ｓに接続される。スイッチ２６の共通端子Ｓ
は、増幅器１０の出力端子に接続された接点ａ、電圧フ
ォロア２８の出力端子に接続された接点ａ又は基準電位
点に接続された接点ｃに選択的に接続される。負荷２２
に生じた電圧は、電圧フォロア２８及び抵抗器３０を介
して演算増幅器１０の反転入力端子に負帰還され、負荷
２２には入力電圧に対応した一定電圧が生ずる。
【０００４】この回路では、まず、鋸歯状波発生器２４
の出力電圧を最大負電圧にしてＦＥＴ１６をオフにした
状態でスイッチ２０をオン状態にする。鋸歯状波発生器
２４の出力電圧を、増幅器１０のスレーレートより十分
に小さい一定のスルーレートで増加させる。ＦＥＴ１６
に電流が流れ始めると、負荷電圧は増加し、この電圧変
化は増幅器１０の出力電圧を負方向に変化させ、ＦＥＴ
１６のゲート電圧はピンチオフ電圧に一定になり、ＦＥ
Ｔ１６が完全にオンなる。この様に、電流検出抵抗器は
緩慢に切替えられるので、負荷回路にスパイク・ノイズ
は加えられない。
の出力電圧を最大負電圧にしてＦＥＴ１６をオフにした
状態でスイッチ２０をオン状態にする。鋸歯状波発生器
２４の出力電圧を、増幅器１０のスレーレートより十分
に小さい一定のスルーレートで増加させる。ＦＥＴ１６
に電流が流れ始めると、負荷電圧は増加し、この電圧変
化は増幅器１０の出力電圧を負方向に変化させ、ＦＥＴ
１６のゲート電圧はピンチオフ電圧に一定になり、ＦＥ
Ｔ１６が完全にオンなる。この様に、電流検出抵抗器は
緩慢に切替えられるので、負荷回路にスパイク・ノイズ
は加えられない。
【０００５】
【発明が解決しようとする課題】しかし、図４の回路で
は、電流検出感度の切替レンジの数だけ、ＦＥＴ、電流
検出抵抗器、スイッチ及び鋸歯状波発生器から成る回路
を必要とする。１つの鋸歯状波発生器を複数のＦＥＴに
兼用することも考えられるが、その場合、鋸歯状波発生
器が接続されないＦＥＴのゲートには、ＦＥＴをオフ状
態に保持するための電圧源を接続する必要がある。した
がって、図４に示す従来の電流検出回路では、多数の切
替レンジを設けると、構成部品数が多くなり製造コスト
が高くなるという欠点がある。
は、電流検出感度の切替レンジの数だけ、ＦＥＴ、電流
検出抵抗器、スイッチ及び鋸歯状波発生器から成る回路
を必要とする。１つの鋸歯状波発生器を複数のＦＥＴに
兼用することも考えられるが、その場合、鋸歯状波発生
器が接続されないＦＥＴのゲートには、ＦＥＴをオフ状
態に保持するための電圧源を接続する必要がある。した
がって、図４に示す従来の電流検出回路では、多数の切
替レンジを設けると、構成部品数が多くなり製造コスト
が高くなるという欠点がある。
【０００６】したがって、本発明は、少ない構成部品で
構成可能な安価な負荷電流検出回路の提供にある。
構成可能な安価な負荷電流検出回路の提供にある。
【０００７】
【課題を解決するための手段】本発明の負荷電流検出回
路は、入力電圧が供給される共に負荷の一端に生じた電
圧が負帰還される演算増幅器と、演算増幅器の出力端子
及び負荷の一端間に直列接続された第１及び第２電流検
出用抵抗器と、第１及び第２電流検出用抵抗器の一方の
両端間に接続された第１スイッチと、直列接続した第１
及び第２電流検出用抵抗器の両端間の電圧を検出する電
圧検出器と、電圧検出器の出力電圧が供給されるアナロ
グ・デジタル変換器と、アナログ・デジタル変換器の出
力データを受け取る制御手段と、制御手段からの出力デ
ータにより制御されるデジタル・アナログ変換器と、デ
ジタル・アナログ変換器の出力電圧が供給される電圧フ
ォロアと、電圧フォロアの出力端子及び上記負荷の一端
間に接続された第２スイッチとを具え、演算増幅器、電
圧検出回路、アナログ・デジタル変換器、デジタルアナ
ログ変換器及び電圧フォロアは、共通のフローティング
電位を基準に動作し、演算増幅器の出力端子にもこのフ
ローティング電位が供給される。
路は、入力電圧が供給される共に負荷の一端に生じた電
圧が負帰還される演算増幅器と、演算増幅器の出力端子
及び負荷の一端間に直列接続された第１及び第２電流検
出用抵抗器と、第１及び第２電流検出用抵抗器の一方の
両端間に接続された第１スイッチと、直列接続した第１
及び第２電流検出用抵抗器の両端間の電圧を検出する電
圧検出器と、電圧検出器の出力電圧が供給されるアナロ
グ・デジタル変換器と、アナログ・デジタル変換器の出
力データを受け取る制御手段と、制御手段からの出力デ
ータにより制御されるデジタル・アナログ変換器と、デ
ジタル・アナログ変換器の出力電圧が供給される電圧フ
ォロアと、電圧フォロアの出力端子及び上記負荷の一端
間に接続された第２スイッチとを具え、演算増幅器、電
圧検出回路、アナログ・デジタル変換器、デジタルアナ
ログ変換器及び電圧フォロアは、共通のフローティング
電位を基準に動作し、演算増幅器の出力端子にもこのフ
ローティング電位が供給される。
【０００８】
【作用】電圧検出回路は、負荷に供給される出力電圧Ｖ
out及びフローティング電位Ｖfの差電圧検出し、アナロ
グ・デジタル変換器に供給する。制御手段は、アナログ
・デジタル変換器の出力データと同一のデータをデジタ
ル・アナログ変換器に設定する。電圧フォロアの出力電
圧は電圧Ｖoutに等しく、第２スイッチをオン状態にし
てもスパイク・ノイズは発生しない。次に、ＣＰＵは、
デジタル・アナログ変換器の出力電圧を徐々に変化させ
てフローティング電位にし、直列接続された第１及び第
２抵抗器の両端電圧をゼロにする。このとき、電流検出
感度を変更するために、第１スイッチをオン状態に切り
替える。第１スイッチの両端子間の電位差はゼロである
から、切替時にスパイク・ノイズは発生しない。次に、
ＣＰＵがデジタル・アナログ変換器の出力電圧を徐々に
変化させて、出力電圧Ｖoutにした後、第２スイッチを
オフ状態に切り替える。このときも、第２スイッチの両
端子の電位差はゼロであるので、スパイク・ノイズは発
生しない。
out及びフローティング電位Ｖfの差電圧検出し、アナロ
グ・デジタル変換器に供給する。制御手段は、アナログ
・デジタル変換器の出力データと同一のデータをデジタ
ル・アナログ変換器に設定する。電圧フォロアの出力電
圧は電圧Ｖoutに等しく、第２スイッチをオン状態にし
てもスパイク・ノイズは発生しない。次に、ＣＰＵは、
デジタル・アナログ変換器の出力電圧を徐々に変化させ
てフローティング電位にし、直列接続された第１及び第
２抵抗器の両端電圧をゼロにする。このとき、電流検出
感度を変更するために、第１スイッチをオン状態に切り
替える。第１スイッチの両端子間の電位差はゼロである
から、切替時にスパイク・ノイズは発生しない。次に、
ＣＰＵがデジタル・アナログ変換器の出力電圧を徐々に
変化させて、出力電圧Ｖoutにした後、第２スイッチを
オフ状態に切り替える。このときも、第２スイッチの両
端子の電位差はゼロであるので、スパイク・ノイズは発
生しない。
【０００９】
【実施例】図１は、本発明の負荷電流検出回路を示す回
路図である。制御手段である中央処理ユニット（以下Ｃ
ＰＵという）１０は、ホストコンピュータ又はキーボー
ドからの入力命令に従い、バス１２を介して他の構成要
素と間でデータのやり取りを行い、スイッチのスイッチ
ング動作を制御する。
路図である。制御手段である中央処理ユニット（以下Ｃ
ＰＵという）１０は、ホストコンピュータ又はキーボー
ドからの入力命令に従い、バス１２を介して他の構成要
素と間でデータのやり取りを行い、スイッチのスイッチ
ング動作を制御する。
【００１０】デジタル・アナログ変換器（以下ＤＡＣと
いう）１４は、ＣＰＵ１０が入力命令に従って出力した
デジタル電圧データを受け取りアナログ電圧に変換し、
出力電圧Ｖinを入力抵抗器１６を介して高利得の演算増
幅器１８の反転入力端子に供給する。演算増幅器１８の
出力端子は、第１の電流検出抵抗器２０及び第２の電流
検出抵抗器２２を介して、一端が接地された負荷２４の
他端に接続される。抵抗器２２の両端には、スイッチ２
６が接続される。この回路の電流検出感度は、スイッチ
２６をオン又はオフすることにより変化する。負荷２４
の他端に生じた出力電圧Ｖoutは、電圧フォロア２８及
び帰還抵抗器３０を介して演算増幅器１８の反転入力端
子に負帰還される。抵抗器１６及び３０の抵抗値をＲ1
及びＲ2とすれば、出力電圧Ｖoutは、Ｖout＝（−Ｒ2／
Ｒ1）・Ｖinに一定に保たれる。
いう）１４は、ＣＰＵ１０が入力命令に従って出力した
デジタル電圧データを受け取りアナログ電圧に変換し、
出力電圧Ｖinを入力抵抗器１６を介して高利得の演算増
幅器１８の反転入力端子に供給する。演算増幅器１８の
出力端子は、第１の電流検出抵抗器２０及び第２の電流
検出抵抗器２２を介して、一端が接地された負荷２４の
他端に接続される。抵抗器２２の両端には、スイッチ２
６が接続される。この回路の電流検出感度は、スイッチ
２６をオン又はオフすることにより変化する。負荷２４
の他端に生じた出力電圧Ｖoutは、電圧フォロア２８及
び帰還抵抗器３０を介して演算増幅器１８の反転入力端
子に負帰還される。抵抗器１６及び３０の抵抗値をＲ1
及びＲ2とすれば、出力電圧Ｖoutは、Ｖout＝（−Ｒ2／
Ｒ1）・Ｖinに一定に保たれる。
【００１１】電圧検出器である差動増幅器３２の反転入
力端子は電圧フォロア２８の出力端子に接続され、その
非反転入力端子は演算増幅器１８の出力端子に接続さ
れ、抵抗器２０、２２及びスイッチ２６から成る回路の
両端電圧を検出する。検出された電圧は、アナログ・デ
ジタル変換器（以下ＡＤＣという）３４に供給されて、
デジタル・データに変換された後に、ＣＰＵ１０に送ら
れる。ＤＡＣ３６は、後述する様に設定されたＣＰＵ１
０からのデジタル・データをアナログ電圧に変換し、電
圧フォロア３８及びスイッチ４０を介して負荷２４の他
端に供給する。
力端子は電圧フォロア２８の出力端子に接続され、その
非反転入力端子は演算増幅器１８の出力端子に接続さ
れ、抵抗器２０、２２及びスイッチ２６から成る回路の
両端電圧を検出する。検出された電圧は、アナログ・デ
ジタル変換器（以下ＡＤＣという）３４に供給されて、
デジタル・データに変換された後に、ＣＰＵ１０に送ら
れる。ＤＡＣ３６は、後述する様に設定されたＣＰＵ１
０からのデジタル・データをアナログ電圧に変換し、電
圧フォロア３８及びスイッチ４０を介して負荷２４の他
端に供給する。
【００１２】この回路では、ＤＡＣ１４、演算増幅器１
８、電圧フォロア２８、３８、差動増幅器３２及びＤＡ
Ｃ３６は、フローティング電位Ｖfを基準として動作
し、差動増幅器３２の非反転入力端子が接続された演算
増幅器１８の出力端子にもフローティング電位Ａが供給
される。これにより、高電圧測定を行うために負荷２４
に高電圧を供給しても、差動増幅器３２の入力電圧の同
相分が増加して、差動増幅器が破壊されるおそれがな
い。
８、電圧フォロア２８、３８、差動増幅器３２及びＤＡ
Ｃ３６は、フローティング電位Ｖfを基準として動作
し、差動増幅器３２の非反転入力端子が接続された演算
増幅器１８の出力端子にもフローティング電位Ａが供給
される。これにより、高電圧測定を行うために負荷２４
に高電圧を供給しても、差動増幅器３２の入力電圧の同
相分が増加して、差動増幅器が破壊されるおそれがな
い。
【００１３】以下に図１の回路の動作タイミング図であ
る図２及びＣＰＵ１０の動作を表す流れ図である図３を
参照して、図１の回路において、電流検出用抵抗器の抵
抗値即ち電流検出感度を切り替える動作を説明する。初
期の状態では、スイッチ２６及びスイッチ４０は共にオ
フ状態であり、スイッチ２６をオン状態にして、電流検
出感度を下げるものとする。電流検出感度を下げる入力
命令を受け取ると、ＣＰＵ１０は、（Ｖout−Ｖf）を表
すデジタル・データをＡＤＣ３４から受け取り、同一の
デジタル・データをＤＡＣ３６に設定する。ＤＡＣ３６
は、出力電圧Ｖoutに等しいアナログ電圧を出力する。
次に、ＣＰＵ１０は、時点ｔ1にスイッチ４０をオン状
態にし、ＤＡＣ３６の出力電圧Ｖoutが電圧フォロア３
８及びスイッチ４０を介して、負荷２４の他端に供給さ
れる。負荷２４の他端には、時点ｔ1以前に電圧Ｖoutが
存在するので、スイッチ４０の両端子間に電位差は無
く、スイッチ４０の切替時にスパイク・ノイズは発生し
ない。
る図２及びＣＰＵ１０の動作を表す流れ図である図３を
参照して、図１の回路において、電流検出用抵抗器の抵
抗値即ち電流検出感度を切り替える動作を説明する。初
期の状態では、スイッチ２６及びスイッチ４０は共にオ
フ状態であり、スイッチ２６をオン状態にして、電流検
出感度を下げるものとする。電流検出感度を下げる入力
命令を受け取ると、ＣＰＵ１０は、（Ｖout−Ｖf）を表
すデジタル・データをＡＤＣ３４から受け取り、同一の
デジタル・データをＤＡＣ３６に設定する。ＤＡＣ３６
は、出力電圧Ｖoutに等しいアナログ電圧を出力する。
次に、ＣＰＵ１０は、時点ｔ1にスイッチ４０をオン状
態にし、ＤＡＣ３６の出力電圧Ｖoutが電圧フォロア３
８及びスイッチ４０を介して、負荷２４の他端に供給さ
れる。負荷２４の他端には、時点ｔ1以前に電圧Ｖoutが
存在するので、スイッチ４０の両端子間に電位差は無
く、スイッチ４０の切替時にスパイク・ノイズは発生し
ない。
【００１４】次に、ＣＰＵ１０は、ＤＡＣ３６に供給す
るデジタル・データを変化させて、ＤＡＣ３６の出力電
圧を演算増幅器１８のスルーレートより十分に遅く、徐
々に変化させてフローティング電位に等しくする。ＤＡ
Ｃ３６の出力電圧がフローティング電位に近づくにつ
れ、抵抗器２０及び２２の両端電圧は減少するので、抵
抗器２０及び２２に夫々流れる電流ＩR1及びＩR2は減少
する。この電流の減少に応じて、電圧フォロア３８から
負荷２４に流れる正又は負の電流ＩAが増加し、出力電
圧Ｖoutは一定に保たれる。ＤＡＣ３６の出力電圧がフ
ローティング電位Ｖfに等しくなると、抵抗器２０及び
２２に流れる電流はゼロであり、時点ｔ1以前に抵抗器
２０及び２２を流れていた電流に等しい正又は負の電流
ＩAが、電圧フォロア３８から負荷２４に供給される。
次に、ＣＰＵ１０は、時点ｔ2にスイッチ２６をオン状
態にする。このとき、抵抗器２０及び２２の両端の電位
は共にフローティング電位Ｖfであるので、スイッチ２
６の両端子間に電位差は無く、スイッチ２６の切替時に
スパイク・ノイズは発生しない。ここでは、初期状態で
スイッチ２６がオン状態であり、電流検出感度を上げる
のであれば、スイッチ２６をオフ状態にする。この際も
同様の理由でスパイク・ノイズは発生しない。
るデジタル・データを変化させて、ＤＡＣ３６の出力電
圧を演算増幅器１８のスルーレートより十分に遅く、徐
々に変化させてフローティング電位に等しくする。ＤＡ
Ｃ３６の出力電圧がフローティング電位に近づくにつ
れ、抵抗器２０及び２２の両端電圧は減少するので、抵
抗器２０及び２２に夫々流れる電流ＩR1及びＩR2は減少
する。この電流の減少に応じて、電圧フォロア３８から
負荷２４に流れる正又は負の電流ＩAが増加し、出力電
圧Ｖoutは一定に保たれる。ＤＡＣ３６の出力電圧がフ
ローティング電位Ｖfに等しくなると、抵抗器２０及び
２２に流れる電流はゼロであり、時点ｔ1以前に抵抗器
２０及び２２を流れていた電流に等しい正又は負の電流
ＩAが、電圧フォロア３８から負荷２４に供給される。
次に、ＣＰＵ１０は、時点ｔ2にスイッチ２６をオン状
態にする。このとき、抵抗器２０及び２２の両端の電位
は共にフローティング電位Ｖfであるので、スイッチ２
６の両端子間に電位差は無く、スイッチ２６の切替時に
スパイク・ノイズは発生しない。ここでは、初期状態で
スイッチ２６がオン状態であり、電流検出感度を上げる
のであれば、スイッチ２６をオフ状態にする。この際も
同様の理由でスパイク・ノイズは発生しない。
【００１５】次に、ＣＰＵ１０は、ＤＡＣ３６に供給す
るデジタル・データを変化させて、ＤＡＣ３６の出力電
圧を演算増幅器１８のスルーレートより遅く、徐々に出
力電圧Ｖoutに等しくする。このＤＡＣ３６の出力電圧
が電圧Ｖoutに近づくにつれ、抵抗器２０の両端電圧が
増加するので、電流ＩR1は増加する。この電流の増加に
応じて、電圧フォロア３８から負荷２４に流れる正又は
負の電流ＩAが減少し、出力電圧Ｖoutは一定に保たれ
る。ＤＡＣ３６の出力電圧が出力電圧Ｖoutに等しくな
ると、電流ＩAは流れず、抵抗器２０及び２２に夫々流
れる電流ＩR1及びＩR2は、時点ｔ1以前の状態に戻る。
負荷２４に流れる電流は常に一定であり、スイッチ２６
をオン状態にしたことで、このときの演算増幅器１８の
出力端子及び負荷２４間の電位差は、時点ｔ1のものと
異なる。したがって、ＤＡＣ３６が電圧Ｖoutを出力す
るためにＣＰＵ１０から供給されるデータは、時点ｔ1
のものと異なる。
るデジタル・データを変化させて、ＤＡＣ３６の出力電
圧を演算増幅器１８のスルーレートより遅く、徐々に出
力電圧Ｖoutに等しくする。このＤＡＣ３６の出力電圧
が電圧Ｖoutに近づくにつれ、抵抗器２０の両端電圧が
増加するので、電流ＩR1は増加する。この電流の増加に
応じて、電圧フォロア３８から負荷２４に流れる正又は
負の電流ＩAが減少し、出力電圧Ｖoutは一定に保たれ
る。ＤＡＣ３６の出力電圧が出力電圧Ｖoutに等しくな
ると、電流ＩAは流れず、抵抗器２０及び２２に夫々流
れる電流ＩR1及びＩR2は、時点ｔ1以前の状態に戻る。
負荷２４に流れる電流は常に一定であり、スイッチ２６
をオン状態にしたことで、このときの演算増幅器１８の
出力端子及び負荷２４間の電位差は、時点ｔ1のものと
異なる。したがって、ＤＡＣ３６が電圧Ｖoutを出力す
るためにＣＰＵ１０から供給されるデータは、時点ｔ1
のものと異なる。
【００１６】次に、ＣＰＵ１０は、時点ｔ3でスイッチ
４０をオフ状態に切り替えると、両端子間の電位差もゼ
ロであるので、スイッチ４０の切替によるスパイク・ノ
イズは発生しない。よって、電流検出感度を切り替える
操作中に、スパイク・ノイズの発生を抑制できる。
４０をオフ状態に切り替えると、両端子間の電位差もゼ
ロであるので、スイッチ４０の切替によるスパイク・ノ
イズは発生しない。よって、電流検出感度を切り替える
操作中に、スパイク・ノイズの発生を抑制できる。
【００１７】
【発明の効果】本発明の負荷電流検出回路では、上述の
様に、ＤＡＣ３６の出力電圧を制御して、演算増幅器１
８及び負荷２４間の両端電位差をゼロにした後に、電流
検出用抵抗器の切り替えを行い切替時のスパイク・ノイ
ズの発生を防止している。よって、更に、電流検出抵抗
器及びスイッチの並列回路を演算増幅器１８及び負荷２
４間に直列接続して、電流検出感度の切替レンジを増加
させても、ＤＡＣ３６の如きＤＡＣを増加させる必要が
なく、構成が簡単で製造コストを低くできる。
様に、ＤＡＣ３６の出力電圧を制御して、演算増幅器１
８及び負荷２４間の両端電位差をゼロにした後に、電流
検出用抵抗器の切り替えを行い切替時のスパイク・ノイ
ズの発生を防止している。よって、更に、電流検出抵抗
器及びスイッチの並列回路を演算増幅器１８及び負荷２
４間に直列接続して、電流検出感度の切替レンジを増加
させても、ＤＡＣ３６の如きＤＡＣを増加させる必要が
なく、構成が簡単で製造コストを低くできる。
【図１】本発明の負荷電流検出回路を示す回路図。
【図２】図１の回路の動作を説明するためのタイミング
図。
図。
【図３】図１の回路のＣＰＵ１０の動作を表す流れ図。
【図４】従来の抵抗器切替回路付電流検出回路を示す回
路図。
路図。
１０ 制御手段 １８ 演算増幅器 ２０ 第１電流検出用抵抗器 ２２ 第２電流検出用抵抗器 ３２ 電圧検出器 ３４ アナログ・デジタル変換器 ３６ デジタル・アナログ変換器 ３８ 電圧フォロア
Claims (2)
- 【請求項１】 入力電圧が供給され、負荷の一端に生じ
た電圧が負帰還される演算増幅器と、 該演算増幅器の出力端子及び上記負荷の一端間に直列接
続された第１及び第２電流検出用抵抗器と、 該第１及び第２電流検出用抵抗器の一方の両端間に接続
された第１スイッチと、 直列接続した第１及び第２電流検出用抵抗器の両端間の
電圧を検出する電圧検出器と、 該電圧検出器の出力電圧が供給されるアナログ・デジタ
ル変換器と、 該アナログ・デジタル変換器の出力データを受け取る制
御手段と、 該制御手段からの出力データにより制御されるデジタル
・アナログ変換器と、 該デジタル・アナログ変換器の出力電圧が供給される電
圧フォロアと、 該電圧フォロアの出力端子及び上記負荷の一端間に接続
された第２スイッチとを具えることを特徴とする負荷電
流検出回路。 - 【請求項２】 上記負荷は固定電位を基準電位とし、上
記演算増幅器、上記電圧検出器、上記アナログ・デジタ
ル変換器、上記デジタル・アナログ変換器及び電圧フォ
ロアは、フローティング電位を基準として動作する請求
項１に記載の負荷電流検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129752A JPH07311223A (ja) | 1994-05-19 | 1994-05-19 | 負荷電流検出回路 |
| US08/439,193 US5563541A (en) | 1994-05-19 | 1995-05-11 | Load current detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129752A JPH07311223A (ja) | 1994-05-19 | 1994-05-19 | 負荷電流検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07311223A true JPH07311223A (ja) | 1995-11-28 |
Family
ID=15017326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129752A Pending JPH07311223A (ja) | 1994-05-19 | 1994-05-19 | 負荷電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07311223A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009115506A (ja) * | 2007-11-02 | 2009-05-28 | Yokogawa Electric Corp | 直流試験装置及び半導体試験装置 |
| US8952671B2 (en) | 2012-06-28 | 2015-02-10 | Advantest Corporation | Power supply apparatus for testing apparatus |
-
1994
- 1994-05-19 JP JP6129752A patent/JPH07311223A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009115506A (ja) * | 2007-11-02 | 2009-05-28 | Yokogawa Electric Corp | 直流試験装置及び半導体試験装置 |
| US8952671B2 (en) | 2012-06-28 | 2015-02-10 | Advantest Corporation | Power supply apparatus for testing apparatus |
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