JPH07296591A - 電子機器 - Google Patents
電子機器Info
- Publication number
- JPH07296591A JPH07296591A JP8666294A JP8666294A JPH07296591A JP H07296591 A JPH07296591 A JP H07296591A JP 8666294 A JP8666294 A JP 8666294A JP 8666294 A JP8666294 A JP 8666294A JP H07296591 A JPH07296591 A JP H07296591A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- erase
- write
- flash type
- type eeprom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 セル内の無駄な領域を有効に利用でき、フラ
ッシュ型ＥＥＰＲＯＭの寿命を向上させることが出来る
電子機器を提供することを目的とする。 【構成】 フラッシュ型ＥＥＰＲＯＭ４とフラッシュ型
ＥＥＰＲＯＭ４のセルへの消去−書き込みを制御する制
御手段３と、フラッシュ型ＥＥＰＲＯＭ４のセルの消去
−書き込み回数を記憶する記憶手段１と、フラッシュ型
ＥＥＰＲＯＭ４のセルの消去−書き込み回数の上限を記
憶する記憶手段２と、フラッシュ型ＥＥＰＲＯＭ４のセ
ルを複数に分割したセクタが消去−書き込みが可能であ
る事を示すレジスタ８とを備えている。
ッシュ型ＥＥＰＲＯＭの寿命を向上させることが出来る
電子機器を提供することを目的とする。 【構成】 フラッシュ型ＥＥＰＲＯＭ４とフラッシュ型
ＥＥＰＲＯＭ４のセルへの消去−書き込みを制御する制
御手段３と、フラッシュ型ＥＥＰＲＯＭ４のセルの消去
−書き込み回数を記憶する記憶手段１と、フラッシュ型
ＥＥＰＲＯＭ４のセルの消去−書き込み回数の上限を記
憶する記憶手段２と、フラッシュ型ＥＥＰＲＯＭ４のセ
ルを複数に分割したセクタが消去−書き込みが可能であ
る事を示すレジスタ８とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、電気的にデータの消去
−書き込みが出来るフラッシュ型ＥＥＰＲＯＭを内蔵す
る電子機器に関するものである。
−書き込みが出来るフラッシュ型ＥＥＰＲＯＭを内蔵す
る電子機器に関するものである。
【０００２】
【従来の技術】従来より、フラッシュ型ＥＥＰＲＯＭ
は、消去−書き込み回数が多くなると特性が劣化する事
が知られているが、この種のフラッシュ型ＥＥＰＲＯＭ
では、セル単位又は一括でしか消去−書き込みを行う事
が出来なかった。このため、小さなデータの書き込みの
場合、セル内に使用されていない領域が存在してもセル
毎（又は一括）に消去−書き込みが行われていた。
は、消去−書き込み回数が多くなると特性が劣化する事
が知られているが、この種のフラッシュ型ＥＥＰＲＯＭ
では、セル単位又は一括でしか消去−書き込みを行う事
が出来なかった。このため、小さなデータの書き込みの
場合、セル内に使用されていない領域が存在してもセル
毎（又は一括）に消去−書き込みが行われていた。
【０００３】以下、図面を参照しながら、第１の従来例
におけるフラッシュ型ＥＥＰＲＯＭへの消去−書き込み
について説明を行う。図５は従来のフラッシュ型ＥＥＰ
ＲＯＭを内蔵する電子機器のブロック図を示すものであ
る。図６は従来の電子機器の動作を示すフローチャート
である。図５において、１はフラッシュ型ＥＥＰＲＯＭ
セルの消去−書き込み回数を記憶する記憶手段、２はフ
ラッシュ型ＥＥＰＲＯＭセルの消去−書き込み回数の上
限を記憶手段、３はフラッシュ型ＥＥＰＲＯＭの消去−
書き込みを制御する制御手段、４はフラッシュ型ＥＥＰ
ＲＯＭである。
におけるフラッシュ型ＥＥＰＲＯＭへの消去−書き込み
について説明を行う。図５は従来のフラッシュ型ＥＥＰ
ＲＯＭを内蔵する電子機器のブロック図を示すものであ
る。図６は従来の電子機器の動作を示すフローチャート
である。図５において、１はフラッシュ型ＥＥＰＲＯＭ
セルの消去−書き込み回数を記憶する記憶手段、２はフ
ラッシュ型ＥＥＰＲＯＭセルの消去−書き込み回数の上
限を記憶手段、３はフラッシュ型ＥＥＰＲＯＭの消去−
書き込みを制御する制御手段、４はフラッシュ型ＥＥＰ
ＲＯＭである。
【０００４】以上のように構成されたフラッシュ型ＥＥ
ＰＲＯＭ４を内蔵する電子機器について、以下その各構
成の関係と動作を図５と図６に基づいて説明する。ま
ず、スタート時に制御手段３が消去−書き込みを行う指
示を受ける。すると制御手段３は、記憶手段１に記憶さ
れている消去−書き込み回数を参照して（ステップ
１）、記憶手段２に記憶されている消去−書き込み回数
の上限と比較を行う（ステップ２）。ここで、消去−書
き込み回数の上限に達していれば、制御手段３は、次の
セルに制御を移す（ステップ３）。また、消去−書き込
み回数の上限に達していなければ、制御手段３は、その
セルを消去し（ステップ４）、データの書き込みを行う
（ステップ５）。そして、制御手段３は、記憶手段１の
消去−書き込み回数をカウントアップする（ステップ
６）。
ＰＲＯＭ４を内蔵する電子機器について、以下その各構
成の関係と動作を図５と図６に基づいて説明する。ま
ず、スタート時に制御手段３が消去−書き込みを行う指
示を受ける。すると制御手段３は、記憶手段１に記憶さ
れている消去−書き込み回数を参照して（ステップ
１）、記憶手段２に記憶されている消去−書き込み回数
の上限と比較を行う（ステップ２）。ここで、消去−書
き込み回数の上限に達していれば、制御手段３は、次の
セルに制御を移す（ステップ３）。また、消去−書き込
み回数の上限に達していなければ、制御手段３は、その
セルを消去し（ステップ４）、データの書き込みを行う
（ステップ５）。そして、制御手段３は、記憶手段１の
消去−書き込み回数をカウントアップする（ステップ
６）。
【０００５】また上述したように、フラッシュ型ＥＥＰ
ＲＯＭ４は、消去−書き込み回数が多くなると特性が劣
化する事が知られている。そのために、フラッシュ型Ｅ
ＥＰＲＯＭ４の寿命を延ばすためにセル毎の消去−書き
込み回数情報を記憶させ、制御手段３がフラッシュ型Ｅ
ＥＰＲＯＭ４に消去−書き込みを行う際は、その消去−
書き込み情報を参照して消去−書き込みを行っているも
のがある。
ＲＯＭ４は、消去−書き込み回数が多くなると特性が劣
化する事が知られている。そのために、フラッシュ型Ｅ
ＥＰＲＯＭ４の寿命を延ばすためにセル毎の消去−書き
込み回数情報を記憶させ、制御手段３がフラッシュ型Ｅ
ＥＰＲＯＭ４に消去−書き込みを行う際は、その消去−
書き込み情報を参照して消去−書き込みを行っているも
のがある。
【０００６】以下、図面を参照しながら、第２の従来例
におけるフラッシュ型ＥＥＰＲＯＭ４への消去−書き込
みについて説明を行う。
におけるフラッシュ型ＥＥＰＲＯＭ４への消去−書き込
みについて説明を行う。
【０００７】図７は従来の電子機器のブロック図、図８
は従来の電子機器のフローチャートである。図７におい
て、５は各セルの消去−書き込み回数情報を格納してい
る回数情報セル、６は各セルの消去−書き込み回数情報
を退避させる記憶手段、７は各セルの消去−書き込み回
数情報の先頭アドレスを格納している記憶手段である。
そのほかの構成は、図５と同一のため、その説明は省略
する。
は従来の電子機器のフローチャートである。図７におい
て、５は各セルの消去−書き込み回数情報を格納してい
る回数情報セル、６は各セルの消去−書き込み回数情報
を退避させる記憶手段、７は各セルの消去−書き込み回
数情報の先頭アドレスを格納している記憶手段である。
そのほかの構成は、図５と同一のため、その説明は省略
する。
【０００８】以上の様に構成された電子機器について、
以下その各構成要素の関係と動作を図７と図８に基づい
て説明する。まず制御装置３が、記憶手段７のアドレス
から消去−書き込み回数を記憶している回数情報セル５
を参照（ステップ１）。そして制御手段３は、回数情報
セル５に書き込まれている今回書き込みを行うセルの消
去−書き込み回数と記憶手段２の内容を比較する（ステ
ップ２）。比較した結果、今回の消去−書き込みセルの
消去−書き込み回数が上限に達している場合、制御手段
３は、次のセルへ変化させる（ステップ３）。一方、比
較した結果、今回の消去−書き込みセルの消去−書き込
み回数が上限に達していない場合、制御手段３は、その
セルの消去−書き込みを実施する（ステップ４）。消去
−書き込み処理終了後、制御手段３は回数情報セル５の
消去−書き込み回数情報を記憶手段６に退避させる（ス
テップ５）。制御手段３は退避した内容より今回消去−
書き込みを行ったセルに対する消去−書き込み回数をカ
ウントアップさせる（ステップ６）。制御手段３は、回
数情報セル５の消去を行い、ステップ４で更新された記
憶手段６の内容の書き込みを実施する（ステップ７）。
以下その各構成要素の関係と動作を図７と図８に基づい
て説明する。まず制御装置３が、記憶手段７のアドレス
から消去−書き込み回数を記憶している回数情報セル５
を参照（ステップ１）。そして制御手段３は、回数情報
セル５に書き込まれている今回書き込みを行うセルの消
去−書き込み回数と記憶手段２の内容を比較する（ステ
ップ２）。比較した結果、今回の消去−書き込みセルの
消去−書き込み回数が上限に達している場合、制御手段
３は、次のセルへ変化させる（ステップ３）。一方、比
較した結果、今回の消去−書き込みセルの消去−書き込
み回数が上限に達していない場合、制御手段３は、その
セルの消去−書き込みを実施する（ステップ４）。消去
−書き込み処理終了後、制御手段３は回数情報セル５の
消去−書き込み回数情報を記憶手段６に退避させる（ス
テップ５）。制御手段３は退避した内容より今回消去−
書き込みを行ったセルに対する消去−書き込み回数をカ
ウントアップさせる（ステップ６）。制御手段３は、回
数情報セル５の消去を行い、ステップ４で更新された記
憶手段６の内容の書き込みを実施する（ステップ７）。
【０００９】
【発明が解決しようとする課題】このように従来の構成
では、セル毎（又は一括）で消去−書き込みが行われる
ため、セル内に使用されていない領域が存在してもその
領域を有効に利用することが出来ずに、消去−書き込み
回数の上限に達するという問題点を有していた。
では、セル毎（又は一括）で消去−書き込みが行われる
ため、セル内に使用されていない領域が存在してもその
領域を有効に利用することが出来ずに、消去−書き込み
回数の上限に達するという問題点を有していた。
【００１０】本発明はフラッシュ型ＥＥＰＲＯＭの無駄
な領域を有効に利用でき、フラッシュ型ＥＥＰＲＯＭ全
体の寿命を向上させた電子機器を提供することを目的と
する。
な領域を有効に利用でき、フラッシュ型ＥＥＰＲＯＭ全
体の寿命を向上させた電子機器を提供することを目的と
する。
【００１１】
【課題を解決するための手段】本発明の電子機器は、フ
ラッシュ型ＥＥＰＲＯＭセル内のセクタが消去−書き込
み可能であることを示すレジスタとそれぞれのセクタが
消去−書き込み可能であるかを判断する制御手段を設け
た構成とする。
ラッシュ型ＥＥＰＲＯＭセル内のセクタが消去−書き込
み可能であることを示すレジスタとそれぞれのセクタが
消去−書き込み可能であるかを判断する制御手段を設け
た構成とする。
【００１２】
【作用】上記構成によって、制御手段にフラッシュ型Ｅ
ＥＰＲＯＭへの消去−書き込みの指示が行われた場合、
制御手段は、レジスタの内容を確認して、セル内が書き
込み可能であると判断した場合、書き込みを行う。これ
によりセル内の無駄な領域を有効に利用でき、フラッシ
ュ型ＥＥＰＲＯＭの寿命を向上させることができる。
ＥＰＲＯＭへの消去−書き込みの指示が行われた場合、
制御手段は、レジスタの内容を確認して、セル内が書き
込み可能であると判断した場合、書き込みを行う。これ
によりセル内の無駄な領域を有効に利用でき、フラッシ
ュ型ＥＥＰＲＯＭの寿命を向上させることができる。
【００１３】
（実施例１）以下、本発明の実施例について、図面を参
照しながら説明する。図１は本発明の第１の実施例にお
ける電子機器のブロック図、図２は本発明の第１の実施
例における電子機器のフローチャートである。図１に示
すように、本発明の第１の実施例の特徴とするところ
は、フラッシュ型ＥＥＰＲＯＭ４のセル内のセクタが消
去−書き込み可能であることを示すレジスタ８を設けた
ことにある。そのほかの構成は図５に示す第１の従来例
と同様のためその説明は省略する。
照しながら説明する。図１は本発明の第１の実施例にお
ける電子機器のブロック図、図２は本発明の第１の実施
例における電子機器のフローチャートである。図１に示
すように、本発明の第１の実施例の特徴とするところ
は、フラッシュ型ＥＥＰＲＯＭ４のセル内のセクタが消
去−書き込み可能であることを示すレジスタ８を設けた
ことにある。そのほかの構成は図５に示す第１の従来例
と同様のためその説明は省略する。
【００１４】以上のように構成された電子機器につい
て、以下その動作を説明する。まずスタート時に、制御
手段３が消去−書き込みを行う指示を受ける。すると制
御手段３はフラッシュ型ＥＥＰＲＯＭ４内のセクタに対
応したレジスタ８を参照する（ステップ７）。そのレジ
スタ８の全てのビットにフラグがたっていなければ、フ
ラグのたっていないセクタにデータを書き込み（ステッ
プ５）、全てのビットにフラグが立っていれば、次のセ
ルに制御を移動する（ステップ８）。制御を移動したセ
ルが最終のセルかを判断（ステップ９）し、最終のセル
であれば、そのセルのレジスタ８を参照し、全てのビッ
トにフラグがたっていなければ、フラグのたっていない
セクタにデータを書き込み（ステップ５）、これ以降の
処理を行う。全てのビットにフラグがたっていれば、先
頭のセルに制御を移動する（ステップ１１）。このステ
ップ１１を実行後、請求項１の従来例のステップ１以降
の処理で消去−書き込みを実施する。
て、以下その動作を説明する。まずスタート時に、制御
手段３が消去−書き込みを行う指示を受ける。すると制
御手段３はフラッシュ型ＥＥＰＲＯＭ４内のセクタに対
応したレジスタ８を参照する（ステップ７）。そのレジ
スタ８の全てのビットにフラグがたっていなければ、フ
ラグのたっていないセクタにデータを書き込み（ステッ
プ５）、全てのビットにフラグが立っていれば、次のセ
ルに制御を移動する（ステップ８）。制御を移動したセ
ルが最終のセルかを判断（ステップ９）し、最終のセル
であれば、そのセルのレジスタ８を参照し、全てのビッ
トにフラグがたっていなければ、フラグのたっていない
セクタにデータを書き込み（ステップ５）、これ以降の
処理を行う。全てのビットにフラグがたっていれば、先
頭のセルに制御を移動する（ステップ１１）。このステ
ップ１１を実行後、請求項１の従来例のステップ１以降
の処理で消去−書き込みを実施する。
【００１５】この動作により、制御手段３にフラッシュ
型ＥＥＰＲＯＭ４への消去−書き込みの指示が行われた
場合、制御手段３は、レジスタ８の内容を確認して、セ
ル内が書き込み可能であると判断した場合、書き込みを
行う。これによりセル内の無駄な領域を有効に利用で
き、フラッシュ型ＥＥＰＲＯＭ４の寿命を向上させるこ
とができる。
型ＥＥＰＲＯＭ４への消去−書き込みの指示が行われた
場合、制御手段３は、レジスタ８の内容を確認して、セ
ル内が書き込み可能であると判断した場合、書き込みを
行う。これによりセル内の無駄な領域を有効に利用で
き、フラッシュ型ＥＥＰＲＯＭ４の寿命を向上させるこ
とができる。
【００１６】（実施例２）次に本発明の第２の実施例に
ついて説明する。図３は本発明の第２の実施例における
電子機器のブロック図、図４は本発明の第２の実施例に
おける電子機器のフローチャートである。図３に示すよ
うに、本発明の第２の実施例の特徴とするところは、セ
ル毎の消去−書き込み回数情報を書き込んだセル内の各
セクタの書き込み情報を示すレジスタ８を設けたことに
ある。そのほかの構成は図７に示した第２の従来例と同
様の為その説明は省略する。
ついて説明する。図３は本発明の第２の実施例における
電子機器のブロック図、図４は本発明の第２の実施例に
おける電子機器のフローチャートである。図３に示すよ
うに、本発明の第２の実施例の特徴とするところは、セ
ル毎の消去−書き込み回数情報を書き込んだセル内の各
セクタの書き込み情報を示すレジスタ８を設けたことに
ある。そのほかの構成は図７に示した第２の従来例と同
様の為その説明は省略する。
【００１７】以上の様に構成された第２の実施例におけ
る電子機器について、以下その動作を説明する。図４に
おいてステップ１〜ステップ６までの処理は図８と同様
である。そして、制御手段３は、レジスタ８から書き込
み可能セクタが存在するか判定する（ステップ７）。書
き込み可能セクタが存在しないと判断した場合、制御手
段３は、回数情報セル５の消去を行う（ステップ８）。
制御手段３は、回数情報セル５に記憶手段６に保存され
ている消去−書き込み回数情報を書き込み（ステップ
９）。制御手段３は、レジスタ８の内容を更新する（ス
テップ１０）。制御手段３は、記憶手段７に今回書き込
んだセクタのアドレスに更新させる（ステップ１１）。
書き込み可能セクタが存在すると判断した場合、制御手
段３は、ステップ９以降を実行する。
る電子機器について、以下その動作を説明する。図４に
おいてステップ１〜ステップ６までの処理は図８と同様
である。そして、制御手段３は、レジスタ８から書き込
み可能セクタが存在するか判定する（ステップ７）。書
き込み可能セクタが存在しないと判断した場合、制御手
段３は、回数情報セル５の消去を行う（ステップ８）。
制御手段３は、回数情報セル５に記憶手段６に保存され
ている消去−書き込み回数情報を書き込み（ステップ
９）。制御手段３は、レジスタ８の内容を更新する（ス
テップ１０）。制御手段３は、記憶手段７に今回書き込
んだセクタのアドレスに更新させる（ステップ１１）。
書き込み可能セクタが存在すると判断した場合、制御手
段３は、ステップ９以降を実行する。
【００１８】この動作により、セル毎の消去−書き込み
回数情報を保存しているセルのレジスタを判断すること
でセルの消去−書き込みの制御を行いセルの寿命を延ば
すことが可能となる。
回数情報を保存しているセルのレジスタを判断すること
でセルの消去−書き込みの制御を行いセルの寿命を延ば
すことが可能となる。
【００１９】
【発明の効果】本発明は、制御手段にフラッシュ型ＥＥ
ＰＲＯＭへの消去−書き込みの指示が行われた場合、制
御手段がレジスタの内容を確認して、セル内が書き込み
可能であると判断したら、書き込みを行う。これにより
セル内の無駄な領域を有効に利用でき、フラッシュ型Ｅ
ＥＰＲＯＭの寿命を向上させることができる。
ＰＲＯＭへの消去−書き込みの指示が行われた場合、制
御手段がレジスタの内容を確認して、セル内が書き込み
可能であると判断したら、書き込みを行う。これにより
セル内の無駄な領域を有効に利用でき、フラッシュ型Ｅ
ＥＰＲＯＭの寿命を向上させることができる。
【図１】本発明の第１の実施例における電子機器のブロ
ック図
ック図
【図２】本発明の第１の実施例における電子機器のフロ
ーチャート
ーチャート
【図３】本発明の第２の実施例における電子機器のブロ
ック図
ック図
【図４】本発明の第２の実施例における電子機器のフロ
ーチャート
ーチャート
【図５】従来のフラッシュ型ＥＥＰＲＯＭを内蔵する電
子機器のブロック図
子機器のブロック図
【図６】従来の電子機器の動作を示すフローチャート
【図７】従来の電子機器のブロック図
【図８】従来の電子機器のフローチャート
１ 第一の記憶手段 ２ 第二の記憶手段 ３ 制御手段 ４ フラッシュ型ＥＥＰＲＯＭ ５ 回数情報セル ６ 第三の記憶手段 ７ 第四の記憶手段 ８ レジスタ
Claims (2)
- 【請求項１】フラッシュ型ＥＥＰＲＯＭと、前記フラッ
シュ型ＥＥＰＲＯＭのセルへの消去−書き込みを制御す
る制御手段と、前記フラッシュ型ＥＥＰＲＯＭセルの消
去−書き込み回数を記憶する記憶手段と、前記フラッシ
ュ型ＥＥＰＲＯＭのセルの消去−書き込み回数の上限を
記憶する手段と、前記フラッシュ型ＥＥＰＲＯＭのセル
を複数に分割したセクタが消去−書き込みが可能である
ことを示すレジスタとを有することを特徴とする電子機
器。 - 【請求項２】フラッシュ型ＥＥＰＲＯＭと、このフラッ
シュ型ＥＥＰＲＯＭへの消去−書き込みを制御する制御
手段と、前記フラッシュ型ＥＥＰＲＯＭの内部にセル毎
の消去−書き込み回数情報を保存したセルのアドレスを
保存している記憶手段と、消去−書き込み回数の上限回
数を記憶している記憶手段と、前記フラッシュ型ＥＥＰ
ＲＯＭの内部にセル毎の消去−書き込み回数情報を退避
させる記憶手段と、セル毎の消去−書き込み回数情報を
書き込んだセル内の各セクタの書き込み情報を示すレジ
スタとを備えることを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8666294A JPH07296591A (ja) | 1994-04-25 | 1994-04-25 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8666294A JPH07296591A (ja) | 1994-04-25 | 1994-04-25 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07296591A true JPH07296591A (ja) | 1995-11-10 |
Family
ID=13893252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8666294A Pending JPH07296591A (ja) | 1994-04-25 | 1994-04-25 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07296591A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011186562A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置及び方法 |
| JP2011186555A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置及び方法 |
| JP2011186554A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置及び方法 |
| JP2011186561A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置 |
| US9280466B2 (en) | 2008-09-09 | 2016-03-08 | Kabushiki Kaisha Toshiba | Information processing device including memory management device managing access from processor to memory and memory management method |
-
1994
- 1994-04-25 JP JP8666294A patent/JPH07296591A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9280466B2 (en) | 2008-09-09 | 2016-03-08 | Kabushiki Kaisha Toshiba | Information processing device including memory management device managing access from processor to memory and memory management method |
| JP2011186562A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置及び方法 |
| JP2011186555A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置及び方法 |
| JP2011186554A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置及び方法 |
| JP2011186561A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置 |
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