JPH07296014A - 論理回路の生成方法 - Google Patents
論理回路の生成方法Info
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- JPH07296014A JPH07296014A JP6082866A JP8286694A JPH07296014A JP H07296014 A JPH07296014 A JP H07296014A JP 6082866 A JP6082866 A JP 6082866A JP 8286694 A JP8286694 A JP 8286694A JP H07296014 A JPH07296014 A JP H07296014A
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- logic circuit
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- fan
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Abstract
(57)【要約】
【目的】ブール式を記述したモジュールで構成される機
能論理から、モジュールの入出力パラメータを変化させ
ない制約条件下で、生成論理回路品質の所定の最適化基
準を満たすようにファンアウト調整を行った論理回路を
自動生成する。 【構成】入出力装置２０２は機能論理図２０１を読み込
み、その機能論理を設計マスタファイル２０３に書き込
む。主処理装置２０４は、設計マスタファイル２０３か
ら機能論理を読み込み、ゲート割り当て装置２０５とフ
ァンアウト調整装置２０６を用いて、モジュールの入出
力パラメータの極性決定とファンアウト調整を行う。次
に、ゲート割り当て装置２０５を用いて機能論理を論理
回路に変換し、それを設計マスタファイル２０７に書き
込み、入出力装置２０８は、設計マスタファイルから論
理回路を読み込み、論理回路図２０９を出力する。
能論理から、モジュールの入出力パラメータを変化させ
ない制約条件下で、生成論理回路品質の所定の最適化基
準を満たすようにファンアウト調整を行った論理回路を
自動生成する。 【構成】入出力装置２０２は機能論理図２０１を読み込
み、その機能論理を設計マスタファイル２０３に書き込
む。主処理装置２０４は、設計マスタファイル２０３か
ら機能論理を読み込み、ゲート割り当て装置２０５とフ
ァンアウト調整装置２０６を用いて、モジュールの入出
力パラメータの極性決定とファンアウト調整を行う。次
に、ゲート割り当て装置２０５を用いて機能論理を論理
回路に変換し、それを設計マスタファイル２０７に書き
込み、入出力装置２０８は、設計マスタファイルから論
理回路を読み込み、論理回路図２０９を出力する。
Description
【０００１】
【産業上の利用分野】本発明は論理回路の生成方法に係
り、特に、ブール式を記述したモジュールで構成される
機能論理からファンアウト調整を行った論理回路を生成
する方法に関する。
り、特に、ブール式を記述したモジュールで構成される
機能論理からファンアウト調整を行った論理回路を生成
する方法に関する。
【０００２】
【従来の技術】近年、論理生成分野で、生成論理回路の
ディレイを減少させるためのファンアウト調整方法が数
多く提案されている。ファンアウト調整とは、ゲートの
ファンアウト数が多い場合に、ゲートとそのファンアウ
トの間にアンプを挿入してゲートのファンアウト数を減
らすことにより、ゲートのディレイを減少させることで
ある。
ディレイを減少させるためのファンアウト調整方法が数
多く提案されている。ファンアウト調整とは、ゲートの
ファンアウト数が多い場合に、ゲートとそのファンアウ
トの間にアンプを挿入してゲートのファンアウト数を減
らすことにより、ゲートのディレイを減少させることで
ある。
【０００３】そのようなファンアウト調整方法の一つが
フーバー（H.J.Hoober）他，「バウンデング ファン
アウト イン ロジカル ネットワークス」ジャーナル
オブ ジ エイシーエム（“Bounding Fan-out in Lo
gical Networks”，Journalof the ACM）,Vol.31,No1,p
p.13-18,Jan.1984)に記載されている。この方法は、生
成論理回路品質の最適化基準すなわち、（１）生成論理
回路の入出力エッジ間のパスの最大ゲート段数が最小、
（２）（１）の条件下で生成論理回路のゲート数が最
小、を満たすようにファン アウト調整を行うものであ
る。
フーバー（H.J.Hoober）他，「バウンデング ファン
アウト イン ロジカル ネットワークス」ジャーナル
オブ ジ エイシーエム（“Bounding Fan-out in Lo
gical Networks”，Journalof the ACM）,Vol.31,No1,p
p.13-18,Jan.1984)に記載されている。この方法は、生
成論理回路品質の最適化基準すなわち、（１）生成論理
回路の入出力エッジ間のパスの最大ゲート段数が最小、
（２）（１）の条件下で生成論理回路のゲート数が最
小、を満たすようにファン アウト調整を行うものであ
る。
【０００４】
【発明が解決しようとする課題】超高速プロセッサの論
理設計は機能レベルで行われ、機能論理は複数のモジュ
ールに分割して記述される。この機能論理を入力して設
計マスタファイルが作成されると、このファイルを入力
として、論理生成システム，論理等価検証システム，イ
ンクリメンタル生成システムからなる統合型論理生成シ
ステムが動作する。論理生成システムは、論理回路の初
期生成に使用され、機能論理から目標回路系の論理回路
を生成する。論理等価検証システムは、生成論理回路に
人手で最適化が行われた場合に、その正しさを検証する
ために使用され、機能論理と生成論理回路の論理等価性
を検証する。インクリメンタル生成システムは、実装設
計工程で論理変更が生じた場合に使用され、論理変更後
の機能論理からこの機能論理変更部分に対応する論理回
路部分だけを更新する（更新されない論理回路部分は論
理変更前にそれに付加されている実装情報を保存す
る）。これらのシステムの現状の取り扱い論理規模に関
しては、論理生成システムは機能論理全体を取り扱うこ
とができるが、論理等価検証システムとインクリメンタ
ル生成システムはいずれも、その高速化技術が確立され
ておらず、モジュール単位しか取り扱うことができな
い。従って、現状の統合型論理生成システムの取り扱い
論理規模はモジュール単位になる。
理設計は機能レベルで行われ、機能論理は複数のモジュ
ールに分割して記述される。この機能論理を入力して設
計マスタファイルが作成されると、このファイルを入力
として、論理生成システム，論理等価検証システム，イ
ンクリメンタル生成システムからなる統合型論理生成シ
ステムが動作する。論理生成システムは、論理回路の初
期生成に使用され、機能論理から目標回路系の論理回路
を生成する。論理等価検証システムは、生成論理回路に
人手で最適化が行われた場合に、その正しさを検証する
ために使用され、機能論理と生成論理回路の論理等価性
を検証する。インクリメンタル生成システムは、実装設
計工程で論理変更が生じた場合に使用され、論理変更後
の機能論理からこの機能論理変更部分に対応する論理回
路部分だけを更新する（更新されない論理回路部分は論
理変更前にそれに付加されている実装情報を保存す
る）。これらのシステムの現状の取り扱い論理規模に関
しては、論理生成システムは機能論理全体を取り扱うこ
とができるが、論理等価検証システムとインクリメンタ
ル生成システムはいずれも、その高速化技術が確立され
ておらず、モジュール単位しか取り扱うことができな
い。従って、現状の統合型論理生成システムの取り扱い
論理規模はモジュール単位になる。
【０００５】上記の従来方法は、機能論理全体から論理
回路を生成するときのファンアウト調整方法であるため
に、統合型論理生成システムを実現できないという第１
の問題があった。本発明の第１の目的は、この問題を解
決するために、モジュール単位に機能論理から論理回路
を生成するときのファンアウト調整方法を提供すること
にある。
回路を生成するときのファンアウト調整方法であるため
に、統合型論理生成システムを実現できないという第１
の問題があった。本発明の第１の目的は、この問題を解
決するために、モジュール単位に機能論理から論理回路
を生成するときのファンアウト調整方法を提供すること
にある。
【０００６】また、上記の従来方法は、生成論理回路品
質の最適化基準が不十分であるために、生成論理回路の
ディレイが相対的に大きいという第２の問題があった。
本発明の第２の目的は、この問題を解決するために、生
成論理回路品質のより厳密な最適化基準を満たすファン
アウト調整方法を提供することにある。
質の最適化基準が不十分であるために、生成論理回路の
ディレイが相対的に大きいという第２の問題があった。
本発明の第２の目的は、この問題を解決するために、生
成論理回路品質のより厳密な最適化基準を満たすファン
アウト調整方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、第１の目的を
達成するために、ブール式を記述したモジュールで構成
される機能論理を入力する入力手段と、ブール式にゲー
トを割り当てるゲート割り当て手段と、モジュールの入
出力パラメータを変化させないという制約条件の下で、
生成論理回路品質の最適化基準 （１）生成論理回路の入出力エッジ間のパスの最大ゲー
ト段数が最小、（２）（１）の条件下で生成論理回路の
ゲート数が最小、を満たすファンアウト調整論理を生成
するファンアウト調整手段（ファンアウト調整手段１）
と、前記機能論理をトレースしながら前記ファンアウト
調整手段と前記ゲート割り当て手段を制御して論理回路
を生成する主処理手段を備えるようにしたものである。
達成するために、ブール式を記述したモジュールで構成
される機能論理を入力する入力手段と、ブール式にゲー
トを割り当てるゲート割り当て手段と、モジュールの入
出力パラメータを変化させないという制約条件の下で、
生成論理回路品質の最適化基準 （１）生成論理回路の入出力エッジ間のパスの最大ゲー
ト段数が最小、（２）（１）の条件下で生成論理回路の
ゲート数が最小、を満たすファンアウト調整論理を生成
するファンアウト調整手段（ファンアウト調整手段１）
と、前記機能論理をトレースしながら前記ファンアウト
調整手段と前記ゲート割り当て手段を制御して論理回路
を生成する主処理手段を備えるようにしたものである。
【０００８】また、本発明は、第２の目的を達成するた
めに、ファンアウト調整手段１の代わりに、モジュール
の入出力パラメータを変化させないという制約条件の下
で、生成論理回路品質の最適化基準 （１）生成論理回路の入出力エッジ間のパスの最大ゲー
ト段数が最小、（２）（１）の条件下で生成論理回路の
ゲート数が最小、（３）ファンアウト調整論理から生成
されるファンアウト調整回路に占めるインバータの割合
が最大、（４）ファンアウト調整回路を構成する各アン
プの負荷が均等、を満たすファンアウト調整論理を生成
するファンアウト調整手段（ファンアウト調整手段２）
を備えるようにしたものである。
めに、ファンアウト調整手段１の代わりに、モジュール
の入出力パラメータを変化させないという制約条件の下
で、生成論理回路品質の最適化基準 （１）生成論理回路の入出力エッジ間のパスの最大ゲー
ト段数が最小、（２）（１）の条件下で生成論理回路の
ゲート数が最小、（３）ファンアウト調整論理から生成
されるファンアウト調整回路に占めるインバータの割合
が最大、（４）ファンアウト調整回路を構成する各アン
プの負荷が均等、を満たすファンアウト調整論理を生成
するファンアウト調整手段（ファンアウト調整手段２）
を備えるようにしたものである。
【０００９】
【作用】入力手段，ゲート割り当て手段，ファンアウト
調整手段，主処理手段は、モジュール単位の機能論理か
らの論理回路の生成を可能にし、ひいては統合型論理生
成システムの実現を可能にする。
調整手段，主処理手段は、モジュール単位の機能論理か
らの論理回路の生成を可能にし、ひいては統合型論理生
成システムの実現を可能にする。
【００１０】また、入力手段，ゲート割り当て手段，フ
ァンアウト調整手段，主処理手段は、ディレイが相対的
に小さい論理回路の生成を可能にする。
ァンアウト調整手段，主処理手段は、ディレイが相対的
に小さい論理回路の生成を可能にする。
【００１１】
【実施例】図２は本発明の前提となる論理生成システム
のブロック図である。このシステムは、入出力装置２０
２，２０８，設計マスタファイル（機能論理）２０３，
主処理装置２０４，ゲート割り当て装置２０５，ファン
アウト調整装置２０６，設計マスタファイル（論理回
路）２０７から構成される。
のブロック図である。このシステムは、入出力装置２０
２，２０８，設計マスタファイル（機能論理）２０３，
主処理装置２０４，ゲート割り当て装置２０５，ファン
アウト調整装置２０６，設計マスタファイル（論理回
路）２０７から構成される。
【００１２】入出力装置２０２は、ブール式を記述した
モジュールで構成される機能論理図２０１を読み込み、
機能論理を設計マスタファイル（機能論理）２０３に書
き込む。主処理装置２０４はまず、設計マスタファイル
（機能論理）２０３から機能論理を読み込み、ゲート割
り当て装置２０５とファンアウト調整装置２０６を用い
て、機能論理を構成しているモジュールの入出力パラメ
ータの極性決定とファンアウト調整を行う。次に、ゲー
ト割り当て装置２０５を用いて機能論理を論理回路に変
換し、論理回路を設計マスタファイル（論理回路）２０
７に書き込む。なお、本実施例で用いるゲート割り当て
装置の詳細は特願平5−232825 号明細書に記載されてい
る。
モジュールで構成される機能論理図２０１を読み込み、
機能論理を設計マスタファイル（機能論理）２０３に書
き込む。主処理装置２０４はまず、設計マスタファイル
（機能論理）２０３から機能論理を読み込み、ゲート割
り当て装置２０５とファンアウト調整装置２０６を用い
て、機能論理を構成しているモジュールの入出力パラメ
ータの極性決定とファンアウト調整を行う。次に、ゲー
ト割り当て装置２０５を用いて機能論理を論理回路に変
換し、論理回路を設計マスタファイル（論理回路）２０
７に書き込む。なお、本実施例で用いるゲート割り当て
装置の詳細は特願平5−232825 号明細書に記載されてい
る。
【００１３】入出力装置２０８は、設計マスタファイル
（論理回路）２０７から論理回路を読み込み、論理回路
図２０９を出力する。
（論理回路）２０７から論理回路を読み込み、論理回路
図２０９を出力する。
【００１４】図１は主処理装置２０４上で動作する、本
発明に基づく論理生成処理のフローチャートである。以
下、図８の機能論理を入力した場合を例にして、フロー
チャートの各ステップを詳細に説明する。ここで、機能
論理において、入力エッジ８０７，８０８はそれぞれ極
性が両極（Ｐ／Ｎ極）、駆動能力が３とし、出力エッジ
８０９〜８１３はそれぞれ極性がＰ極、負荷が１とし、
極性，駆動能力，負荷は機能論理に指定されているもの
とする。
発明に基づく論理生成処理のフローチャートである。以
下、図８の機能論理を入力した場合を例にして、フロー
チャートの各ステップを詳細に説明する。ここで、機能
論理において、入力エッジ８０７，８０８はそれぞれ極
性が両極（Ｐ／Ｎ極）、駆動能力が３とし、出力エッジ
８０９〜８１３はそれぞれ極性がＰ極、負荷が１とし、
極性，駆動能力，負荷は機能論理に指定されているもの
とする。
【００１５】ステップ１０１：本ステップは設計マスタ
ファイル（機能論理）２０３から機能論理を入力する。
ファイル（機能論理）２０３から機能論理を入力する。
【００１６】ステップ１０２：本ステップはファンアウ
ト調整で用いるアンプ情報を取得する。アンプ情報と
は、アンプの出力ピンの駆動能力，入力ピンの負荷，ゲ
ート段数，ゲート数であり、アンプ情報はゲート割り当
て装置２０５を試行モードにしてアンプブール式（Ｙ＝
Ｘ）を入力して実行することにより取得する。以下、ア
ンプの駆動能力は２、負荷は１、ゲート段数は１、ゲー
ト数は１とし、アンプが両極出力ならば、Ｐ極駆動能力
とＮ極駆動能力はそれぞれ２とする。
ト調整で用いるアンプ情報を取得する。アンプ情報と
は、アンプの出力ピンの駆動能力，入力ピンの負荷，ゲ
ート段数，ゲート数であり、アンプ情報はゲート割り当
て装置２０５を試行モードにしてアンプブール式（Ｙ＝
Ｘ）を入力して実行することにより取得する。以下、ア
ンプの駆動能力は２、負荷は１、ゲート段数は１、ゲー
ト数は１とし、アンプが両極出力ならば、Ｐ極駆動能力
とＮ極駆動能力はそれぞれ２とする。
【００１７】ステップ１０３：本ステップは機能論理の
中にステップ１０４を行っていない入力エッジがあるか
を調べ、入力エッジがあればそれをトレース対象として
ステップ１０４に進み、なければステップ１０７に進
む。
中にステップ１０４を行っていない入力エッジがあるか
を調べ、入力エッジがあればそれをトレース対象として
ステップ１０４に進み、なければステップ１０７に進
む。
【００１８】ステップ１０４：本ステップはステップ１
０５，１０６を繰り返し行う。
０５，１０６を繰り返し行う。
【００１９】ステップ１０５：本ステップはトレース対
象のファンアウトの中にステップ１０４を行っていない
ブール式があるかを調べ、ブール式があればそれをトレ
ース対象としてステップ１０４に進み、なければステッ
プ１０６に進む。
象のファンアウトの中にステップ１０４を行っていない
ブール式があるかを調べ、ブール式があればそれをトレ
ース対象としてステップ１０４に進み、なければステッ
プ１０６に進む。
【００２０】ステップ１０６：本ステップは、トレース
対象がブール式であれば、ブール式にゲート割り当て試
行とファンアウト調整を行い、トレース対象が入力エッ
ジであれば、入力エッジのファンアウト調整を行う。
対象がブール式であれば、ブール式にゲート割り当て試
行とファンアウト調整を行い、トレース対象が入力エッ
ジであれば、入力エッジのファンアウト調整を行う。
【００２１】図９は、トレース対象がブール式８０１の
場合に、ブール式に対してステップ１０６を行う前の状
態を示す。ここで、ブール式８０１の出力変数Ｘをｓ，
ブール式８０２〜８０６の入力変数Ａをａ〜ｅ，モジュ
ールＭ１の出力パラメータＸをｍ１，モジュールＭ２〜
Ｍ４の入力パラメータＡをｍ２〜ｍ４とし、ブール式８
０２〜８０６それぞれに対するゲート割り当て試行によ
り、入力変数ａ〜ｅの極性はそれぞれＮ極，Ｎ極，Ｎ
極，Ｐ極，Ｐ極、ゲート９０２〜９０６のゲート段数は
それぞれ２，２，２，１，１が得られているとする。以
下、ブール式の出力変数あるいは入力エッジをソースと
呼び、ソースのファンアウトの、ブール式の入力変数あ
るいは出力エッジをシンクと呼ぶ。
場合に、ブール式に対してステップ１０６を行う前の状
態を示す。ここで、ブール式８０１の出力変数Ｘをｓ，
ブール式８０２〜８０６の入力変数Ａをａ〜ｅ，モジュ
ールＭ１の出力パラメータＸをｍ１，モジュールＭ２〜
Ｍ４の入力パラメータＡをｍ２〜ｍ４とし、ブール式８
０２〜８０６それぞれに対するゲート割り当て試行によ
り、入力変数ａ〜ｅの極性はそれぞれＮ極，Ｎ極，Ｎ
極，Ｐ極，Ｐ極、ゲート９０２〜９０６のゲート段数は
それぞれ２，２，２，１，１が得られているとする。以
下、ブール式の出力変数あるいは入力エッジをソースと
呼び、ソースのファンアウトの、ブール式の入力変数あ
るいは出力エッジをシンクと呼ぶ。
【００２２】図３はステップ１０６のゲート割り当て試
行・ファンアウト調整処理のフローチャートである。以
下、フローチャートに従い、本ステップの処理手順を詳
細に説明する。
行・ファンアウト調整処理のフローチャートである。以
下、フローチャートに従い、本ステップの処理手順を詳
細に説明する。
【００２３】ステップ３０１：本ステップはステップ１
０２で取得したアンプ情報の中のアンプの出力極性を調
べ、出力極性が両極（Ｐ／Ｎ極）ならばステップ３０２
に進み、片極（Ｐ極あるいはＮ極）ならばステップ３０
６に進む。
０２で取得したアンプ情報の中のアンプの出力極性を調
べ、出力極性が両極（Ｐ／Ｎ極）ならばステップ３０２
に進み、片極（Ｐ極あるいはＮ極）ならばステップ３０
６に進む。
【００２４】以下、まずＥＣＬ回路系の場合を説明し、
次に、ＣＭＯＳ回路系の場合を説明する。
次に、ＣＭＯＳ回路系の場合を説明する。
【００２５】ＥＣＬ回路系の場合、アンプの出力極性は
両極であるので、ステップ３０２に進む。
両極であるので、ステップ３０２に進む。
【００２６】ステップ３０２：本ステップはステップ１
０５で設定したトレース対象のブール式のソースにＰ／
Ｎ極を割り当てる。
０５で設定したトレース対象のブール式のソースにＰ／
Ｎ極を割り当てる。
【００２７】ステップ３０３：本ステップはブール式に
対してゲート割り当て試行を行う。その結果、生成論理
回路の最出力側ゲートの出力ピンのＰ極駆動能力とＮ極
駆動能力，生成論理回路の各最入力側ゲートの入力ピン
の負荷，生成論理回路のゲート段数とゲート数が得られ
る。
対してゲート割り当て試行を行う。その結果、生成論理
回路の最出力側ゲートの出力ピンのＰ極駆動能力とＮ極
駆動能力，生成論理回路の各最入力側ゲートの入力ピン
の負荷，生成論理回路のゲート段数とゲート数が得られ
る。
【００２８】図９において、ブール式８０１のソースｓ
のＰ極駆動能力，Ｎ極駆動能力はそれぞれ２が得られる
とする。
のＰ極駆動能力，Ｎ極駆動能力はそれぞれ２が得られる
とする。
【００２９】ステップ３０４：本ステップはブール式の
ソースが「ソースのファンアウト制約（１）」を満たし
ているかを調べ、満たしていればステップ３０５に進
み、満たしていなければゲート割り当て試行・ファンア
ウト調整処理を終了する。ここで「ソースのファンアウ
ト制約（１）」とは（１）ソースのＰ極駆動能力≧シン
クのＰ極負荷の総和，（２）ソースのＮ極駆動能力≧シ
ンクのＮ極負荷の総和、を両方満たすことである。
ソースが「ソースのファンアウト制約（１）」を満たし
ているかを調べ、満たしていればステップ３０５に進
み、満たしていなければゲート割り当て試行・ファンア
ウト調整処理を終了する。ここで「ソースのファンアウ
ト制約（１）」とは（１）ソースのＰ極駆動能力≧シン
クのＰ極負荷の総和，（２）ソースのＮ極駆動能力≧シ
ンクのＮ極負荷の総和、を両方満たすことである。
【００３０】ステップ３０５：本ステップはソースのフ
ァンアウト調整を行う。
ァンアウト調整を行う。
【００３１】図４はステップ３０５のファンアウト調整
処理のフローチャートである。以下、フローチャートに
従い、本ステップの処理手順を詳細に説明する。
処理のフローチャートである。以下、フローチャートに
従い、本ステップの処理手順を詳細に説明する。
【００３２】ステップ４０１：本ステップはステップ３
０５のファンアウト調整対象のソースの累積ゲート段数
を決定する。ここで、ソースの累積ゲート段数とは、ソ
ースから出力エッジまでの各パスのゲート段数の最大値
である。
０５のファンアウト調整対象のソースの累積ゲート段数
を決定する。ここで、ソースの累積ゲート段数とは、ソ
ースから出力エッジまでの各パスのゲート段数の最大値
である。
【００３３】図５はステップ４０１のソースの累積ゲー
ト段数の決定処理のフローチャートである。以下、フロ
ーチャートに従い、本ステップの処理手順を詳細に説明
する。
ト段数の決定処理のフローチャートである。以下、フロ
ーチャートに従い、本ステップの処理手順を詳細に説明
する。
【００３４】ステップ５０１：本ステップはステップ４
０１のファンアウト調整対象のソースの累積ゲート段数
の目標値ｈを以下のように設定する。
０１のファンアウト調整対象のソースの累積ゲート段数
の目標値ｈを以下のように設定する。
【００３５】（１）本ステップの１回目 （ａ）アンプの出力極性が両極の場合、ｈ＝ｍａｘ ｄ
ｉ，ｄｉ＝シンクｉの累積ゲート段数 （ｂ）アンプの出力極性が片極の場合、ｈ＝ｍａｘ ｄ
ｉ′，ｄｉ′＝ｄｉ（シンクｉの極性＝ソースの極
性）、ｄｉ′＝ｄｉ＋ａ（シンクｉの極性≠ソースの極
性）、 ａ＝アンプのゲート段数 （２）本ステップの２回目以降 ｈ＝ｈ′＋ａ，ｈ′＝前回のソースの累積ゲート段数の
目標値 図９において、ブール式８０１のソースｓの累積ゲート
段数の目標値は２となる。
ｉ，ｄｉ＝シンクｉの累積ゲート段数 （ｂ）アンプの出力極性が片極の場合、ｈ＝ｍａｘ ｄ
ｉ′，ｄｉ′＝ｄｉ（シンクｉの極性＝ソースの極
性）、ｄｉ′＝ｄｉ＋ａ（シンクｉの極性≠ソースの極
性）、 ａ＝アンプのゲート段数 （２）本ステップの２回目以降 ｈ＝ｈ′＋ａ，ｈ′＝前回のソースの累積ゲート段数の
目標値 図９において、ブール式８０１のソースｓの累積ゲート
段数の目標値は２となる。
【００３６】ステップ５０２：本ステップはシンクｉの
レベルｌｉを以下のように設定する。ここで、以下の割
り算は小数点以下の値を切り下げる。
レベルｌｉを以下のように設定する。ここで、以下の割
り算は小数点以下の値を切り下げる。
【００３７】（１）アンプの出力極性が両極の場合、ｌ
ｉ＝（ｈ−ｄｉ）／ａ （２）アンプの出力極性が片極の場合、 ｌｉ＝２ｋｉ，ｋｉ＝（ｈ−ｄｉ）／ ２ａ（シンクｉ
の極性＝ソースの極性） ｌｉ＝２ｋｉ＋１，ｋｉ＝
（ｈ−ｄｉ−ａ）／２ａ（シンクｉの極性≠ソースの極
性） 図１０は１回目のシンクａ〜ｅのレベルを設定した後の
状態を示す。
ｉ＝（ｈ−ｄｉ）／ａ （２）アンプの出力極性が片極の場合、 ｌｉ＝２ｋｉ，ｋｉ＝（ｈ−ｄｉ）／ ２ａ（シンクｉ
の極性＝ソースの極性） ｌｉ＝２ｋｉ＋１，ｋｉ＝
（ｈ−ｄｉ−ａ）／２ａ（シンクｉの極性≠ソースの極
性） 図１０は１回目のシンクａ〜ｅのレベルを設定した後の
状態を示す。
【００３８】ステップ５０３：本ステップはソースとシ
ンクの間にアンプを挿入する。このとき、ソースをアン
プ挿入対象と呼ぶ。
ンクの間にアンプを挿入する。このとき、ソースをアン
プ挿入対象と呼ぶ。
【００３９】図６はステップ５０３のアンプ挿入処理の
フローチャートである。以下、フローチャートに従い、
本ステップの処理手順を詳細に説明する。
フローチャートである。以下、フローチャートに従い、
本ステップの処理手順を詳細に説明する。
【００４０】ステップ６０１：本ステップはアンプ挿入
対象のファンアウトの中にモジュールパラメータがある
かを調べ、モジュールパラメータがあればそれをアンプ
挿入対象としてステップ５０３に進み、なければステッ
プ６０２に進む。
対象のファンアウトの中にモジュールパラメータがある
かを調べ、モジュールパラメータがあればそれをアンプ
挿入対象としてステップ５０３に進み、なければステッ
プ６０２に進む。
【００４１】図９において、ブール式８０１のソースｓ
のファンアウトの中にモジュールパラメータｍ１がある
ので、ｍ１をアンプ挿入対象としてステップ５０３に進
み、ｍ１のファンアウトの中にモジュールパラメータｍ
２，ｍ３，ｍ４があるので、それぞれをアンプ挿入対象
としてステップ５０３に進む。以下、ｍ１をアンプ挿入
対象とした場合を例にして、ステップ６０２〜６０５の
処理手順を説明する。
のファンアウトの中にモジュールパラメータｍ１がある
ので、ｍ１をアンプ挿入対象としてステップ５０３に進
み、ｍ１のファンアウトの中にモジュールパラメータｍ
２，ｍ３，ｍ４があるので、それぞれをアンプ挿入対象
としてステップ５０３に進む。以下、ｍ１をアンプ挿入
対象とした場合を例にして、ステップ６０２〜６０５の
処理手順を説明する。
【００４２】ステップ６０２：本ステップはアンプ挿入
対象のファンアウトのレベルの最大値をＬにセットす
る。
対象のファンアウトのレベルの最大値をＬにセットす
る。
【００４３】図１１において、モジュールパラメータｍ
２，ｍ３，ｍ４のレベルの最大値１がＬにセットされ
る。
２，ｍ３，ｍ４のレベルの最大値１がＬにセットされ
る。
【００４４】ステップ６０３：本ステップは、レベルＬ
＋１のファンアウトがあれば、ファンアウトに信号を供
給可能な最小数のアンプをレベルＬに挿入する。ここ
で、モジュールパラメータに信号を供給するアンプ数は
必ず１にし、アンプの出力極性が両極の場合はアンプの
入力極性を決定しない。
＋１のファンアウトがあれば、ファンアウトに信号を供
給可能な最小数のアンプをレベルＬに挿入する。ここ
で、モジュールパラメータに信号を供給するアンプ数は
必ず１にし、アンプの出力極性が両極の場合はアンプの
入力極性を決定しない。
【００４５】ステップ６０４：本ステップはＬ＝０ある
いはステップ６０３の結果が「モジュールパラメータの
ファンアウト制約」を満たしているかを調べ、満たして
いなければステップ６０５に進み、満たしていればアン
プ挿入処理を終了する。ここで、「モジュールパラメー
タのファンアウト制約」とは（１）アンプのＰ極駆動能
力≧レベルＬのファンアウトのＰ極負荷の総和，（２）
アンプのＮ極駆動能力≧レベルＬのファンアウトのＮ極
負荷の総和，（３）アンプのＰ極駆動能力とＮ極駆動能
力の和≧レベルＬのファンアウトのＰ極とＮ極と極性未
決定の負荷の総和，（４）Ｌ≦アンプ挿入対象のファン
アウトのレベルの最小値、をすべて満たすことであり、
アンプ挿入対象がモジュールパラメータの場合、アンプ
挿入処理を終了したときのＬの値がモジュールパラメー
タのレベルとなる。
いはステップ６０３の結果が「モジュールパラメータの
ファンアウト制約」を満たしているかを調べ、満たして
いなければステップ６０５に進み、満たしていればアン
プ挿入処理を終了する。ここで、「モジュールパラメー
タのファンアウト制約」とは（１）アンプのＰ極駆動能
力≧レベルＬのファンアウトのＰ極負荷の総和，（２）
アンプのＮ極駆動能力≧レベルＬのファンアウトのＮ極
負荷の総和，（３）アンプのＰ極駆動能力とＮ極駆動能
力の和≧レベルＬのファンアウトのＰ極とＮ極と極性未
決定の負荷の総和，（４）Ｌ≦アンプ挿入対象のファン
アウトのレベルの最小値、をすべて満たすことであり、
アンプ挿入対象がモジュールパラメータの場合、アンプ
挿入処理を終了したときのＬの値がモジュールパラメー
タのレベルとなる。
【００４６】ステップ６０５：本ステップはＬの値を１
小さくする。
小さくする。
【００４７】図１１において、ステップ６０３，６０
４，６０５，６０３，６０４を順に行うことにより、レ
ベル０にアンプ１１０１が生成される。ここで、アンプ
の入力極性は未決定（Ｕ）であり、モジュールパラメー
タｍ１のレベルは０となる。
４，６０５，６０３，６０４を順に行うことにより、レ
ベル０にアンプ１１０１が生成される。ここで、アンプ
の入力極性は未決定（Ｕ）であり、モジュールパラメー
タｍ１のレベルは０となる。
【００４８】ステップ５０４：本ステップはステップ５
０３の結果が「ソースのファンアウト制約（２）」を満
たしているかどうかを調べ、満たしていなければステッ
プ５０１に進み、満たしていればソースの累積ゲート段
数の決定処理を終了する。ここで、「ソースのファンア
ウト制約（２）」とは（１）ソースのＰ極駆動能力≧レ
ベル０のファンアウトのＰ極負荷の総和，（２）ソース
のＮ極駆動能力≧レベル０のファンアウトのＮ極負荷の
総和，（３）ソースのＰ極駆動能力とＮ極駆動能力の和
≧レベル０のファンアウトのＰ極とＮ極と極性未決定の
負荷の総和をすべて満たすことである。
０３の結果が「ソースのファンアウト制約（２）」を満
たしているかどうかを調べ、満たしていなければステッ
プ５０１に進み、満たしていればソースの累積ゲート段
数の決定処理を終了する。ここで、「ソースのファンア
ウト制約（２）」とは（１）ソースのＰ極駆動能力≧レ
ベル０のファンアウトのＰ極負荷の総和，（２）ソース
のＮ極駆動能力≧レベル０のファンアウトのＮ極負荷の
総和，（３）ソースのＰ極駆動能力とＮ極駆動能力の和
≧レベル０のファンアウトのＰ極とＮ極と極性未決定の
負荷の総和をすべて満たすことである。
【００４９】図１１において、ソースｓのＮ極駆動能力
は２、レベル０のファンアウトのＮ極負荷の総和は３で
あるので、「ソースのファンアウト制約（２）」を満た
さない。従って、ステップ５０１に進む。
は２、レベル０のファンアウトのＮ極負荷の総和は３で
あるので、「ソースのファンアウト制約（２）」を満た
さない。従って、ステップ５０１に進む。
【００５０】２回目のステップ５０１により、ソースｓ
の累積ゲート段数の目標値は３となる。図１２は２回目
のステップ５０２を行った後の状態を示し、図１３は２
回目のステップ５０３を行った後の状態を示す。図１３
の状態は「ソースのファンアウト制約（２）」を満たし
ている。従って、ソースの累積ゲート段数の決定処理を
終了する。このとき、ソースｓの累積ゲート段数は３に
決定される。
の累積ゲート段数の目標値は３となる。図１２は２回目
のステップ５０２を行った後の状態を示し、図１３は２
回目のステップ５０３を行った後の状態を示す。図１３
の状態は「ソースのファンアウト制約（２）」を満たし
ている。従って、ソースの累積ゲート段数の決定処理を
終了する。このとき、ソースｓの累積ゲート段数は３に
決定される。
【００５１】ステップ４０２：本ステップはステップ４
０１で生成されたアンプの数を最小化する。図７はアン
プ数最小化処理のフローチャートを示す。以下、フロー
チャートに従い、本ステップの処理手順を詳細に説明す
る。
０１で生成されたアンプの数を最小化する。図７はアン
プ数最小化処理のフローチャートを示す。以下、フロー
チャートに従い、本ステップの処理手順を詳細に説明す
る。
【００５２】ステップ７０１：本ステップはｆｌｇをＦ
にセットする。
にセットする。
【００５３】ステップ７０２：本ステップはシンクをレ
ベルの降順にソートする。
ベルの降順にソートする。
【００５４】図１３において、シンクａ〜ｅはｄ，ｅ，
ａ，ｂ，ｃの順にソートされる。
ａ，ｂ，ｃの順にソートされる。
【００５５】ステップ７０３：本ステップはｉを１にセ
ットする。
ットする。
【００５６】ステップ７０４：本ステップはｉ＝ｎ（ｎ
はシンクの個数）であるかを調べ、そうであればステッ
プ７１０に進み、そうでなければステップ７０５に進
む。
はシンクの個数）であるかを調べ、そうであればステッ
プ７１０に進み、そうでなければステップ７０５に進
む。
【００５７】ステップ７０５：本ステップはステップ７
０２のソートでｉ番目となったシンクのレベルを、アン
プの出力極性が両極ならば１、片極ならば２それぞれ小
さくする。
０２のソートでｉ番目となったシンクのレベルを、アン
プの出力極性が両極ならば１、片極ならば２それぞれ小
さくする。
【００５８】ステップ５０３：本ステップはソースとシ
ンクの間にアンプを挿入する。
ンクの間にアンプを挿入する。
【００５９】ステップ７０６：本ステップはステップ５
０３の結果が「ソースのファンアウト制約（２）」を満
たしているかを調べ、満たしていればステップ７０７に
進み、満たしていなければステップ７０８に進む。
０３の結果が「ソースのファンアウト制約（２）」を満
たしているかを調べ、満たしていればステップ７０７に
進み、満たしていなければステップ７０８に進む。
【００６０】ステップ７０７：本ステップはｆｌｇをＳ
にセットする。
にセットする。
【００６１】ステップ７０８：本ステップはｉの値を１
大きくする。
大きくする。
【００６２】ステップ７０９：本ステップはステップ７
０５でレベルを小さくしたシンクのレベルを元に戻す。
０５でレベルを小さくしたシンクのレベルを元に戻す。
【００６３】図１４は、ｉ＝１の場合に、シンクｄのレ
ベルを１小さくしてアンプ挿入を行った後の状態を示
し、図１５は、ｉ＝２の場合に、シンクｅのレベルを１
小さくしてアンプ挿入を行った後の状態を示し、図１６
は、ｉ＝３の場合に、シンクａのレベルを１小さくして
アンプ挿入を行った後の状態を示し、図１７はｉ＝４の
場合に、シンクｂのレベルを１小さくしてアンプ挿入を
行った後の状態を示す。
ベルを１小さくしてアンプ挿入を行った後の状態を示
し、図１５は、ｉ＝２の場合に、シンクｅのレベルを１
小さくしてアンプ挿入を行った後の状態を示し、図１６
は、ｉ＝３の場合に、シンクａのレベルを１小さくして
アンプ挿入を行った後の状態を示し、図１７はｉ＝４の
場合に、シンクｂのレベルを１小さくしてアンプ挿入を
行った後の状態を示す。
【００６４】図１７においてｉ＝５の場合に、シンクｃ
のレベルを１小さくしてアンプ挿入を行うと、「ソース
のファンアウト制約（２）」を満たさないので、ｃのレ
ベルを元に戻す。
のレベルを１小さくしてアンプ挿入を行うと、「ソース
のファンアウト制約（２）」を満たさないので、ｃのレ
ベルを元に戻す。
【００６５】ステップ７１０：本ステップはｆｌｇ＝Ｓ
であるかを調べ、そうであればステップ７０１に進み、
そうでなければアンプ最小化処理を終了する。
であるかを調べ、そうであればステップ７０１に進み、
そうでなければアンプ最小化処理を終了する。
【００６６】上記において、ｉ＝１〜４の場合にｆｌｇ
＝Ｓであるので、ステップ７０１に進む。以下、ステッ
プ７０１〜７１０の処理を繰り返すが、その結果は、ス
テップ７０５でどのシンクのレベルを小さくしても、
「ソースのファンアウト制約（２）」を満たさない。従
って、ｆｌｇ＝Ｆとなり、アンプ数最小化処理を終了す
る。
＝Ｓであるので、ステップ７０１に進む。以下、ステッ
プ７０１〜７１０の処理を繰り返すが、その結果は、ス
テップ７０５でどのシンクのレベルを小さくしても、
「ソースのファンアウト制約（２）」を満たさない。従
って、ｆｌｇ＝Ｆとなり、アンプ数最小化処理を終了す
る。
【００６７】ステップ４０３：本ステップはアンプの使
用負荷数のバランスを調整する。具体的には、各レベル
ごとに、各アンプのＰ極使用負荷数が均等（１以内の誤
差を許す）になるようにシンクの接続を変更する。Ｎ極
使用負荷数についても同様である。
用負荷数のバランスを調整する。具体的には、各レベル
ごとに、各アンプのＰ極使用負荷数が均等（１以内の誤
差を許す）になるようにシンクの接続を変更する。Ｎ極
使用負荷数についても同様である。
【００６８】図１８は負荷のバランスを調整する前の状
態を示す。ここで、レベル０のアンプ１８０１〜１８０
３の使用負荷数はそれぞれ順に、Ｐ極が３，３，２で均
等であるが、Ｎ極が２，０，０で均等ではない。
態を示す。ここで、レベル０のアンプ１８０１〜１８０
３の使用負荷数はそれぞれ順に、Ｐ極が３，３，２で均
等であるが、Ｎ極が２，０，０で均等ではない。
【００６９】図１９は負荷のバランスを調整した後の状
態を示す。ここで、レベル０のアンプ１８０１〜１８０
３の使用負荷数はそれぞれ順に、Ｐ極が３，３，２、Ｎ
極が１，０，１であり、どちらも均等である。
態を示す。ここで、レベル０のアンプ１８０１〜１８０
３の使用負荷数はそれぞれ順に、Ｐ極が３，３，２、Ｎ
極が１，０，１であり、どちらも均等である。
【００７０】ステップ４０４：本ステップはアンプの出
力極性を調べ、出力極性が両極ならばステップ４０５に
進み、片極ならばファンアウト調整処理を終了する。
力極性を調べ、出力極性が両極ならばステップ４０５に
進み、片極ならばファンアウト調整処理を終了する。
【００７１】ＥＣＬ回路系はアンプの出力極性が両極で
あるので、ステップ４０５に進む。
あるので、ステップ４０５に進む。
【００７２】ステップ４０５：本ステップはアンプの入
力極性を決定する。具体的には、ソースあるいはアンプ
のＰ極使用負荷数とＮ極使用負荷数ができるだけ等しく
なるように、この際できるだけ多くのアンプがインバー
タになるように、アンプの入力極性を決定する。
力極性を決定する。具体的には、ソースあるいはアンプ
のＰ極使用負荷数とＮ極使用負荷数ができるだけ等しく
なるように、この際できるだけ多くのアンプがインバー
タになるように、アンプの入力極性を決定する。
【００７３】図２０はアンプの入力極性を決定した後の
状態を示す。ここで、ソースの使用負荷数はＰ極が３、
Ｎ極が３で均等になるように、アンプ１８０２がインバ
ータになるように入力極性がＮ極に決定されている。
状態を示す。ここで、ソースの使用負荷数はＰ極が３、
Ｎ極が３で均等になるように、アンプ１８０２がインバ
ータになるように入力極性がＮ極に決定されている。
【００７４】次に、ステップ３０１において、ＣＭＯＳ
回路系の場合を説明する。
回路系の場合を説明する。
【００７５】ステップ３０１において、ＣＭＯＳ回路系
の場合、アンプの出力極性は片極であるので、ステップ
３０６に進む。
の場合、アンプの出力極性は片極であるので、ステップ
３０６に進む。
【００７６】ステップ３０６：本ステップは本ステップ
の実行回数を調べ、実行回数が１回目ならばステップ３
０７に進み、２回目ならばステップ３０８に進む。
の実行回数を調べ、実行回数が１回目ならばステップ３
０７に進み、２回目ならばステップ３０８に進む。
【００７７】ステップ３０７：本ステップはステップ１
０５で設定したトレース対象のブール式のソースにＰ極
を割り当てる。以下、ステップ３０３からステップ３０
５までは前に説明した通りである。
０５で設定したトレース対象のブール式のソースにＰ極
を割り当てる。以下、ステップ３０３からステップ３０
５までは前に説明した通りである。
【００７８】図２１はソースｓにＰ極を割り当ててゲー
ト割り当て試行とファンアウト調整を行った後の状態を
示す。
ト割り当て試行とファンアウト調整を行った後の状態を
示す。
【００７９】ステップ３０９：本ステップは本ステップ
の実行回数を調べ、実行回数が１回目ならばステップ３
０６に進み、２回目ならばステップ３１０に進む。
の実行回数を調べ、実行回数が１回目ならばステップ３
０６に進み、２回目ならばステップ３１０に進む。
【００８０】ステップ３０８：本ステップはステップ１
０５で設定したトレース対象のブール式のソースにＮ極
を割り当てる。
０５で設定したトレース対象のブール式のソースにＮ極
を割り当てる。
【００８１】図２２はソースｓにＮ極を割り当ててゲー
ト割り当て試行とファンアウト調整を行った後の状態を
示す。
ト割り当て試行とファンアウト調整を行った後の状態を
示す。
【００８２】ステップ３１０：本ステップは、ソースに
Ｐ極を割り当ててゲート割り当て試行とファンアウト調
整を行った結果と、Ｎ極を割り当てて同様の処理を行っ
た結果を比較して最適な方を選択する。ここで、選択基
準は（１）ソースの累積ゲート段数が小さい、（２）ト
レース対象のブール式から生成される論理回路のゲート
数とファンアウト調整論理から生成される論理回路のゲ
ート数の和が小さい、の順である。
Ｐ極を割り当ててゲート割り当て試行とファンアウト調
整を行った結果と、Ｎ極を割り当てて同様の処理を行っ
た結果を比較して最適な方を選択する。ここで、選択基
準は（１）ソースの累積ゲート段数が小さい、（２）ト
レース対象のブール式から生成される論理回路のゲート
数とファンアウト調整論理から生成される論理回路のゲ
ート数の和が小さい、の順である。
【００８３】図２１と図２２の結果を比較すると、ソー
スの累積ゲート段数は図２１の結果が３、図２２の結果
が４であるので、図２１の結果を選択する。
スの累積ゲート段数は図２１の結果が３、図２２の結果
が４であるので、図２１の結果を選択する。
【００８４】ステップ３１１：本ステップは、ファンア
ウト調整論理がモジュール間に存在する場合に、ファン
アウト調整論理からなるファンアウト調整用モジュール
を生成する。
ウト調整論理がモジュール間に存在する場合に、ファン
アウト調整論理からなるファンアウト調整用モジュール
を生成する。
【００８５】図２３，図２４はそれぞれＥＣＬ回路系，
ＣＭＯＳ回路系で図８の機能論理に対してステップ１０
４のトレース処理を行った後の状態を示す。各図におい
てそれぞれ、ファンアウト調整論理２３０１，２４０１
〜２４０３で構成されるファンアウト調整用モジュール
Ｍ５が生成されている。ここで、図２３，図２４の状態
はそれぞれ、図８の状態と比べて、モジュールＭ１〜Ｍ
４の入出力パラメータは変化していないが、ブール式の
入出力極性とモジュールの入出力パラメータの極性が決
定されている。
ＣＭＯＳ回路系で図８の機能論理に対してステップ１０
４のトレース処理を行った後の状態を示す。各図におい
てそれぞれ、ファンアウト調整論理２３０１，２４０１
〜２４０３で構成されるファンアウト調整用モジュール
Ｍ５が生成されている。ここで、図２３，図２４の状態
はそれぞれ、図８の状態と比べて、モジュールＭ１〜Ｍ
４の入出力パラメータは変化していないが、ブール式の
入出力極性とモジュールの入出力パラメータの極性が決
定されている。
【００８６】ステップ１０７：本ステップは以上のステ
ップでファンアウト調整と極性決定を行った機能論理に
対してゲート割り当てを行い、論理回路を生成する。
ップでファンアウト調整と極性決定を行った機能論理に
対してゲート割り当てを行い、論理回路を生成する。
【００８７】図２５は図２３の機能論理から生成したＥ
ＣＬ回路系の論理回路を示し、図２６は図２４の機能論
理から生成したＣＭＯＳ回路系の論理回路を示す。
ＣＬ回路系の論理回路を示し、図２６は図２４の機能論
理から生成したＣＭＯＳ回路系の論理回路を示す。
【００８８】ステップ１０８：本ステップは論理回路を
設計マスタファイル（論理回路）２０７に出力する。
設計マスタファイル（論理回路）２０７に出力する。
【００８９】
【発明の効果】本発明によれば、ブール式を記述したモ
ジュールで構成される機能論理から目標回路系の論理回
路を生成するときに、モジュールの入出力パラメータを
変化させないという制約条件の下で、生成論理回路品質
の最適化基準（１）生成論理回路の入出力エッジ間のパ
スの最大ゲート段数が最小，（２）（１）の条件下で生
成論理回路のゲート数が最小，（３）ファンアウト調整
論理から生成されるファンアウト調整回路に占めるイン
バータの割合が最大，（４）ファンアウト調整回路を構
成する各アンプの負荷が均等を満たすファンアウト調整
を行うことができる。
ジュールで構成される機能論理から目標回路系の論理回
路を生成するときに、モジュールの入出力パラメータを
変化させないという制約条件の下で、生成論理回路品質
の最適化基準（１）生成論理回路の入出力エッジ間のパ
スの最大ゲート段数が最小，（２）（１）の条件下で生
成論理回路のゲート数が最小，（３）ファンアウト調整
論理から生成されるファンアウト調整回路に占めるイン
バータの割合が最大，（４）ファンアウト調整回路を構
成する各アンプの負荷が均等を満たすファンアウト調整
を行うことができる。
【図１】本発明に基づく論理生成処理のフローチャー
ト。
ト。
【図２】本発明の前提となる論理生成システムのブロッ
ク図。
ク図。
【図３】ゲート割り当て試行・ファンアウト調整処理の
フローチャート。
フローチャート。
【図４】ファンアウト調整処理のフローチャート。
【図５】ソースの累積ゲート段数の決定処理のフローチ
ャート。
ャート。
【図６】アンプ挿入処理のフローチャート。
【図７】アンプ数最小化処理のフローチャート。
【図８】機能論理の例を表わす説明図。
【図９】ブール式８０１に対して、ゲート割り当て試行
とファンアウト調整を行う前の状態を表わす説明図。
とファンアウト調整を行う前の状態を表わす説明図。
【図１０】１回目のシンクのレベルを設定した後の状態
を表わす説明図。
を表わす説明図。
【図１１】１回目のアンプ挿入を行った後の状態を表わ
す説明図。
す説明図。
【図１２】２回目のシンクのレベルを設定した後の状態
を表わす説明図。
を表わす説明図。
【図１３】２回目のアンプ挿入を行った後の状態を表わ
す説明図。
す説明図。
【図１４】シンクｄのレベルを１小さくしてアンプ挿入
を行った後の状態を表わす説明図。
を行った後の状態を表わす説明図。
【図１５】シンクｅのレベルを１小さくしてアンプ挿入
を行った後の状態を表わす説明図。
を行った後の状態を表わす説明図。
【図１６】シンクａのレベルを１小さくしてアンプ挿入
を行った後の状態を表わす説明図。
を行った後の状態を表わす説明図。
【図１７】シンクｂのレベルを１小さくしてアンプ挿入
を行った後の状態を表わす説明図。
を行った後の状態を表わす説明図。
【図１８】負荷のバランスを調整する前の状態を表わす
説明図。
説明図。
【図１９】負荷のバランスを調整した後の状態を表わす
説明図。
説明図。
【図２０】アンプの入力極性を決定した後の状態を表わ
す説明図。
す説明図。
【図２１】ソースにＰ極を割り当ててファンアウト調整
を行った後の状態を表わす説明図。
を行った後の状態を表わす説明図。
【図２２】ソースにＮ極を割り当ててファンアウト調整
を行った後の状態を表わす説明図。
を行った後の状態を表わす説明図。
【図２３】ＥＣＬ回路系でトレース処理を行った後の機
能論理を表わす説明図。
能論理を表わす説明図。
【図２４】ＣＭＯＳ回路系でトレース処理を行った後の
機能論理を表わす説明図。
機能論理を表わす説明図。
【図２５】ＥＣＬ回路系の論理回路図。
【図２６】ＣＭＯＳ回路系の論理回路図。
１０１〜１０８…論理生成処理ステップ、２０１…機能
論理図、２０２，208…入出力装置、２０３…設計マス
タファイル（機能論理）、２０４…主処理装置、２０５
…ゲート割り当て装置、２０６…ファンアウト調整装
置、２０７…設計マスタファイル（論理回路）、２０９
…論理回路図。
論理図、２０２，208…入出力装置、２０３…設計マス
タファイル（機能論理）、２０４…主処理装置、２０５
…ゲート割り当て装置、２０６…ファンアウト調整装
置、２０７…設計マスタファイル（論理回路）、２０９
…論理回路図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡井 啓夫 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内 (72)発明者 森脇 郁 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (4)
- 【請求項１】ブール式を記述したモジュールで構成され
る機能論理から目標回路系の論理回路を自動生成する方
法において、前記機能論理を入力する入力処理と、ブー
ル式にゲートを割り当てるゲート割り当て処理と、前記
モジュールの入出力パラメータを変化させないという制
約条件の下で、生成論理回路品質の最適化基準 （１）生成論理回路の入出力エッジ間のパスの最大ゲー
ト段数が最小、（２）（１）の条件下で生成論理回路の
ゲート数が最小を満たすファンアウト調整論理を生成す
るファンアウト調整処理と、機能論理をトレースしなが
ら前記ファンアウト調整処理と前記ゲート割り当て処理
を制御して論理回路を生成する処理を備えることを特徴
とする論理回路の生成方法。 - 【請求項２】請求項１において、ファンアウト調整の際
にモジュール間にアンプを生成しなければ該制約条件を
満たせない場合、前記アンプをブール式で記述したファ
ンアウト調整モジュールを生成するファンアウト調整処
理を備える論理回路の生成方法。 - 【請求項３】請求項１において、前記機能論理の出力側
から入力側へ前記機能論理を構成しているモジュールの
入出力パラメータとブール式の入出力変数の極性を前記
最適化基準を満たすように順に決定する処理を備える論
理回路の生成方法。 - 【請求項４】請求項１において、ファンアウト調整論理
から生成されるファンアウト調整回路に占めるインバー
タの割合を最大にし、前記ファンアウト調整回路を構成
する各アンプの負荷を均等にするという条件を前記最適
化基準に加えた最適化基準を満たすファンアウト調整論
理を生成するファンアウト調整処理を備える論理回路の
生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6082866A JPH07296014A (ja) | 1994-04-21 | 1994-04-21 | 論理回路の生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6082866A JPH07296014A (ja) | 1994-04-21 | 1994-04-21 | 論理回路の生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07296014A true JPH07296014A (ja) | 1995-11-10 |
Family
ID=13786254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6082866A Pending JPH07296014A (ja) | 1994-04-21 | 1994-04-21 | 論理回路の生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07296014A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110061034A1 (en) * | 2009-09-10 | 2011-03-10 | Cadence Design Systems, Inc. | Method and system for implementing graphically editable parameterized cells |
-
1994
- 1994-04-21 JP JP6082866A patent/JPH07296014A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110061034A1 (en) * | 2009-09-10 | 2011-03-10 | Cadence Design Systems, Inc. | Method and system for implementing graphically editable parameterized cells |
| US8347261B2 (en) * | 2009-09-10 | 2013-01-01 | Cadence Design Systems, Inc. | Method and system for implementing graphically editable parameterized cells |
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