JPH07287686A - データ処理システム内でバス仲裁プロトコルを実行する方法および装置 - Google Patents
データ処理システム内でバス仲裁プロトコルを実行する方法および装置Info
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- JPH07287686A JPH07287686A JP5065980A JP6598093A JPH07287686A JP H07287686 A JPH07287686 A JP H07287686A JP 5065980 A JP5065980 A JP 5065980A JP 6598093 A JP6598093 A JP 6598093A JP H07287686 A JPH07287686 A JP H07287686A
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
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Abstract
(57)【要約】 （修正有）
【目的】アービタを用いてスヌープ−再試行プロトコル
を実行するデータ処理システムとその方法。 【構成】複数のバス・マスタ１２，１６，１７が、共有
バス２０，２２，２４，２６に結合される。各バス・マ
スタは、バストランザクションを開始するかあるいは、
共有バス２０上に起こっているバス・トランザクション
をスヌープする。開始プロセッサがメモリ１８内のダー
ティなキャッシュ・ラインに対するアクセスをリクエス
トすると、スヌープ・バス・マスタは、共有アドレス再
試行（ＡＲＴＲＹ＊）信号をアサートして、開始プロセ
ッサに対して共有バス２０の所有権を放棄してバス・ト
ランザクションの再試行をするように報知する。すべて
の潜在的バス・マスタは、そのバス・リクエストを削除
する。これによりスヌープ・プロセッサが共有バス２０
の所有権を得て、スヌープ・コピーバックを実行するこ
とができる。
を実行するデータ処理システムとその方法。 【構成】複数のバス・マスタ１２，１６，１７が、共有
バス２０，２２，２４，２６に結合される。各バス・マ
スタは、バストランザクションを開始するかあるいは、
共有バス２０上に起こっているバス・トランザクション
をスヌープする。開始プロセッサがメモリ１８内のダー
ティなキャッシュ・ラインに対するアクセスをリクエス
トすると、スヌープ・バス・マスタは、共有アドレス再
試行（ＡＲＴＲＹ＊）信号をアサートして、開始プロセ
ッサに対して共有バス２０の所有権を放棄してバス・ト
ランザクションの再試行をするように報知する。すべて
の潜在的バス・マスタは、そのバス・リクエストを削除
する。これによりスヌープ・プロセッサが共有バス２０
の所有権を得て、スヌープ・コピーバックを実行するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、データ処理シ
ステムに関する。さらに詳しくは、バス仲裁（バス・ア
ービトレーション）を実行するデータ処理システムに関
する。
ステムに関する。さらに詳しくは、バス仲裁（バス・ア
ービトレーション）を実行するデータ処理システムに関
する。
【０００２】
【従来の技術と発明が解決しようとする課題】現在の高
性能データ処理システムは、オンチップ・キャッシュを
もつ複数のマイクロプロセッサを用いている。通常、こ
れらのデータ処理システムは、バスの「スヌープ（検
索）動作」と呼ばれる技術を採用して、複数のマイクロ
プロセッサ間のキャッシュの一貫性を維持している。一
般に、バス・トランザクションをスヌープするマイクロ
プロセッサが「ダーティ」と印をつけられたキャッシュ
・エントリ上のキャッシュ・ヒットを検出すると、スヌ
ープ動作を行うマイクロプロセッサ（「スヌーパ」）
は、現在の（「元の」）バス・マスタにバスの所有権を
放棄させ、後でもう一度バス・トランザクションを再試
行させる。スヌーパは、次にバスの所有権を得て、新し
いキャッシュ・ラインでメイン・メモリを更新しなけれ
ばならない。元のバス・マスタは、スヌーパがメモリの
更新を完了するまで、キャッシュ・ラインにアクセスす
るように「再試行」を続けることになる。この過程は通
常、「スヌープ−再試行」プロトコルと呼ばれる。
性能データ処理システムは、オンチップ・キャッシュを
もつ複数のマイクロプロセッサを用いている。通常、こ
れらのデータ処理システムは、バスの「スヌープ（検
索）動作」と呼ばれる技術を採用して、複数のマイクロ
プロセッサ間のキャッシュの一貫性を維持している。一
般に、バス・トランザクションをスヌープするマイクロ
プロセッサが「ダーティ」と印をつけられたキャッシュ
・エントリ上のキャッシュ・ヒットを検出すると、スヌ
ープ動作を行うマイクロプロセッサ（「スヌーパ」）
は、現在の（「元の」）バス・マスタにバスの所有権を
放棄させ、後でもう一度バス・トランザクションを再試
行させる。スヌーパは、次にバスの所有権を得て、新し
いキャッシュ・ラインでメイン・メモリを更新しなけれ
ばならない。元のバス・マスタは、スヌーパがメモリの
更新を完了するまで、キャッシュ・ラインにアクセスす
るように「再試行」を続けることになる。この過程は通
常、「スヌープ−再試行」プロトコルと呼ばれる。
【０００３】従って、スヌープ−再試行のために元のバ
ス・マスタがバスの所有権を放棄すると、ダーティなキ
ャッシュ・ラインをもつスヌーパは、次のバス保有期間
（bus tenure）の所有権に対して最優先権を有すること
が望ましい。基本的には、スヌーパのリクエストに対し
て、バス所有権に対する「第１のチャンス（最優先
権）」が与えられなければ、他のバス・マスタ（元のバ
ス・マスタを含む）は、スヌーパがバスの所有権を獲得
することを妨害することもあり、それにより元のバス・
トランザクションの進行が遅れる。従来のアービタ（ar
biter: 仲裁装置）は、スヌープ・ヒットを示すマイク
ロプロセッサに最優先権が与えられることを保証するこ
ともできるが、これには余分なアービタ入力が必要で、
論理もより複雑になる。そのために、外部バス仲裁論理
の実現に伴う費用と複雑性とは、複数のバス・マスタを
有するデータ処理システムを設計する際の重要な考慮事
項となっている。
ス・マスタがバスの所有権を放棄すると、ダーティなキ
ャッシュ・ラインをもつスヌーパは、次のバス保有期間
（bus tenure）の所有権に対して最優先権を有すること
が望ましい。基本的には、スヌーパのリクエストに対し
て、バス所有権に対する「第１のチャンス（最優先
権）」が与えられなければ、他のバス・マスタ（元のバ
ス・マスタを含む）は、スヌーパがバスの所有権を獲得
することを妨害することもあり、それにより元のバス・
トランザクションの進行が遅れる。従来のアービタ（ar
biter: 仲裁装置）は、スヌープ・ヒットを示すマイク
ロプロセッサに最優先権が与えられることを保証するこ
ともできるが、これには余分なアービタ入力が必要で、
論理もより複雑になる。そのために、外部バス仲裁論理
の実現に伴う費用と複雑性とは、複数のバス・マスタを
有するデータ処理システムを設計する際の重要な考慮事
項となっている。
【０００４】
【課題を解決するための手段】本発明は、１つの形態に
おいては、アービタを用いてスヌープ−再試行バス仲裁
プロトコルを実行するデータ処理システムおよびその方
法により構成される。データ処理システムは、所定の数
のバス・マスタを有し、それぞれのバス・マスタは、所
定の数の共有バスを介してメモリ・システムに結合され
ている。アービタは、所定の数のバス・マスタのそれぞ
れに結合されて、バス所有権の割付を制御する。スヌー
プ・プロセッサは、第１バス・トランザクションにおけ
るスヌープ・ヒットの検出に応答して、第１制御信号を
アサートする。第１制御信号は、第１バス・マスタに対
して、第１バス・トランザクション中にリクエストされ
たアドレスに対するデータ・エントリがスヌープ・プロ
セッサ内にあることを通知して、第１共有バスの所有権
の放棄と、バス・トランザクションの再試行とを通知す
る。第１バス・マスタと所定の数の潜在的バス・マスタ
のそれぞれとは、スヌープ・プロセッサによる第１制御
信号のアサーションを検出すると、それに応答して、そ
れぞれがアービタからバス・リクエスト信号を削除し
て、バス許可信号（bus grant signal）のアービタによ
るアサーションを無視する。所定の数の潜在的バス・マ
スタのそれぞれは、バス・リクエスト信号のアサーショ
ンを抑制して、スヌープ・プロセッサが共有バスの所有
権を得ることができるようにする。
おいては、アービタを用いてスヌープ−再試行バス仲裁
プロトコルを実行するデータ処理システムおよびその方
法により構成される。データ処理システムは、所定の数
のバス・マスタを有し、それぞれのバス・マスタは、所
定の数の共有バスを介してメモリ・システムに結合され
ている。アービタは、所定の数のバス・マスタのそれぞ
れに結合されて、バス所有権の割付を制御する。スヌー
プ・プロセッサは、第１バス・トランザクションにおけ
るスヌープ・ヒットの検出に応答して、第１制御信号を
アサートする。第１制御信号は、第１バス・マスタに対
して、第１バス・トランザクション中にリクエストされ
たアドレスに対するデータ・エントリがスヌープ・プロ
セッサ内にあることを通知して、第１共有バスの所有権
の放棄と、バス・トランザクションの再試行とを通知す
る。第１バス・マスタと所定の数の潜在的バス・マスタ
のそれぞれとは、スヌープ・プロセッサによる第１制御
信号のアサーションを検出すると、それに応答して、そ
れぞれがアービタからバス・リクエスト信号を削除し
て、バス許可信号（bus grant signal）のアービタによ
るアサーションを無視する。所定の数の潜在的バス・マ
スタのそれぞれは、バス・リクエスト信号のアサーショ
ンを抑制して、スヌープ・プロセッサが共有バスの所有
権を得ることができるようにする。
【０００５】本発明は、以下の詳細な説明と、添付の図
面とにより、当業者には理解されるだろう。
面とにより、当業者には理解されるだろう。
【０００６】
【実施例】「アサート(assert)」および「アサーション
(assertion) 」という言葉は、信号または類似の装置を
論理的に真（能動）の状態にする際に用いられ、それに
対して「ニゲート(negate)」および「ニゲーション(neg
ation)」という言葉は、信号またはその他の装置を論理
的に偽（非能動）の状態にする場合に用いる。アスタリ
スク記号は、相補信号を示すために用いられる。たとえ
ば、バス・リクエスト＊（BUS REQUEST*）は、バス・リ
クエスト（BUS REQUEST ）信号の相補論理状態の信号を
示す。
(assertion) 」という言葉は、信号または類似の装置を
論理的に真（能動）の状態にする際に用いられ、それに
対して「ニゲート(negate)」および「ニゲーション(neg
ation)」という言葉は、信号またはその他の装置を論理
的に偽（非能動）の状態にする場合に用いる。アスタリ
スク記号は、相補信号を示すために用いられる。たとえ
ば、バス・リクエスト＊（BUS REQUEST*）は、バス・リ
クエスト（BUS REQUEST ）信号の相補論理状態の信号を
示す。
【０００７】図１には、本発明による多重マスタ・デー
タ処理システム１０の好適な実施例が示され、このシス
テムでは集中化された仲裁システムを用いてスヌープ−
再試行プロトコルを実行する。図示された形態において
は、仲裁バス２０，アドレス・バス２２，データ・バス
２４および転送制御信号ライン２６が、データ・プロセ
ッサ（ＤＰ）１２と他の代替バス・マスタ（ＡＢＭ）１
６ないし１７とに結合され、それらにより共有されて、
外部メモリ・システム１８にアクセスする。転送制御信
号は、バス・マスタ群（ＤＰ１２およびＡＢＭ１６，１
７）とメモリ・システム１８との間の基本的な初期接続
（ハンドシェーク）部となっている。図１に示されるよ
うに、外部アービタ１４（仲裁装置）がデータ・プロセ
ッサ１２と代替バス・マスタ１６，１７とに結合され、
共有されているアドレス・バス２２の割付を制御する。
基準クロック発生器１１は、バス・マスタ群（データ・
プロセッサ１２および代替バス・マスタ１６），アービ
タ１４およびメモリ・システム１８にクロック（ＣＬ
Ｋ）信号を与える。システム１０においては、データ・
プロセッサ１２は、内部のハーバード・アーキテクチャ
（Harvard architecture）を用いており、ＣＰＵコア３
０内の命令シーケンサ（図示せず）が命令キャッシュ・
メモリ管理ユニット（コード・キャッシュ： CODE CACH
E ）３２から命令を取り出し、ＣＰＵコア３０内のロー
ド／記憶ユニット（図示せず）がデータ・キャッシュ・
メモリ管理ユニット（データ・キャッシュ： DATA CACH
E ）３４に対するデータの読み／書きを実行する。コー
ド・キャッシュ３２およびデータ・キャッシュ３４は、
いずれも内部バス・リクエスト信号を発生し、外部のメ
モリに対するアクセスが必要なときには、この信号を用
いてバス・インターフェース・ユニット（ＢＩＵ）３６
に知らせる。
タ処理システム１０の好適な実施例が示され、このシス
テムでは集中化された仲裁システムを用いてスヌープ−
再試行プロトコルを実行する。図示された形態において
は、仲裁バス２０，アドレス・バス２２，データ・バス
２４および転送制御信号ライン２６が、データ・プロセ
ッサ（ＤＰ）１２と他の代替バス・マスタ（ＡＢＭ）１
６ないし１７とに結合され、それらにより共有されて、
外部メモリ・システム１８にアクセスする。転送制御信
号は、バス・マスタ群（ＤＰ１２およびＡＢＭ１６，１
７）とメモリ・システム１８との間の基本的な初期接続
（ハンドシェーク）部となっている。図１に示されるよ
うに、外部アービタ１４（仲裁装置）がデータ・プロセ
ッサ１２と代替バス・マスタ１６，１７とに結合され、
共有されているアドレス・バス２２の割付を制御する。
基準クロック発生器１１は、バス・マスタ群（データ・
プロセッサ１２および代替バス・マスタ１６），アービ
タ１４およびメモリ・システム１８にクロック（ＣＬ
Ｋ）信号を与える。システム１０においては、データ・
プロセッサ１２は、内部のハーバード・アーキテクチャ
（Harvard architecture）を用いており、ＣＰＵコア３
０内の命令シーケンサ（図示せず）が命令キャッシュ・
メモリ管理ユニット（コード・キャッシュ： CODE CACH
E ）３２から命令を取り出し、ＣＰＵコア３０内のロー
ド／記憶ユニット（図示せず）がデータ・キャッシュ・
メモリ管理ユニット（データ・キャッシュ： DATA CACH
E ）３４に対するデータの読み／書きを実行する。コー
ド・キャッシュ３２およびデータ・キャッシュ３４は、
いずれも内部バス・リクエスト信号を発生し、外部のメ
モリに対するアクセスが必要なときには、この信号を用
いてバス・インターフェース・ユニット（ＢＩＵ）３６
に知らせる。
【０００８】従来、データ処理システムは、保有された
あるいは接続されたバス・インターフェースを内蔵し
て、それによってデータ・プロセッサは、トランザクシ
ョンが終了するまで、アドレス・バスおよびデータ・バ
スの両方に対して所有権を保持している。好適な実施例
においては、システム１０は仲裁プロトコルを用いてお
り、このプロトコルによってアービタ１４は、アドレス
・バス２２の所有権を「公平に」割り付けることができ
る。これはWilliam C. Moyer他による、本発明の被譲渡
人に譲渡された、同時出願特許申請代理人明細書番号SC
-01498A 号の「AMethod and Apparatus for Performing
Bus Arbitration in a Data ProcessingSystem 」に開
示されている。本発明の図示された形態においては、シ
ステム１０は複数のバス・マスタを採用しているが、分
割バス・トランザクション（split bus transaction ）
には対応しない。分割バス・トランザクションにおいて
は、異なる装置がアドレスバス２２とデータ・バス２４
とを一度に制御するので、バス・マスタは、アドレス・
バス２２とデータ・バス２４の両方の所有権に関して仲
裁を行わなければならない。
あるいは接続されたバス・インターフェースを内蔵し
て、それによってデータ・プロセッサは、トランザクシ
ョンが終了するまで、アドレス・バスおよびデータ・バ
スの両方に対して所有権を保持している。好適な実施例
においては、システム１０は仲裁プロトコルを用いてお
り、このプロトコルによってアービタ１４は、アドレス
・バス２２の所有権を「公平に」割り付けることができ
る。これはWilliam C. Moyer他による、本発明の被譲渡
人に譲渡された、同時出願特許申請代理人明細書番号SC
-01498A 号の「AMethod and Apparatus for Performing
Bus Arbitration in a Data ProcessingSystem 」に開
示されている。本発明の図示された形態においては、シ
ステム１０は複数のバス・マスタを採用しているが、分
割バス・トランザクション（split bus transaction ）
には対応しない。分割バス・トランザクションにおいて
は、異なる装置がアドレスバス２２とデータ・バス２４
とを一度に制御するので、バス・マスタは、アドレス・
バス２２とデータ・バス２４の両方の所有権に関して仲
裁を行わなければならない。
【０００９】しかし、本発明の好適な実施例において
は、データ・バス２４は、連続的にバス・マスタに対し
て所有権が認められ、仲裁はアドレス・バス２２の支配
権についてのみ要求される。それぞれの潜在的バス・マ
スタ（データ・プロセッサ１２および代替バス・マスタ
１６，１７）は、それぞれ独立したバス・リクエスト出
力信号ＢＲ1 ＊，ＢＲ2 ＊およびＢＲ3 ＊と、独立した
バス許可入力信号ＢＧ1＊，ＢＧ2 ＊およびＢＧ3 ＊と
を有し、これらはアドレス・バス２２の仲裁に用いられ
る。アドレス・バス使用中（address bus busy: ＡＢＢ
＊）信号ラインは、仲裁バス２０を介してバス・マスタ
群により共有される。双方向のＡＢＢ＊信号は、現在の
バス・マスタによりアサートされて、潜在的バス・マス
タに対して、アドレス・バス２２が現在使用できないこ
とを通知する。従って、ＡＢＢ＊信号は、現在のバス・
マスタの出力信号であり、すべての潜在的バス・マスタ
に対する入力である。
は、データ・バス２４は、連続的にバス・マスタに対し
て所有権が認められ、仲裁はアドレス・バス２２の支配
権についてのみ要求される。それぞれの潜在的バス・マ
スタ（データ・プロセッサ１２および代替バス・マスタ
１６，１７）は、それぞれ独立したバス・リクエスト出
力信号ＢＲ1 ＊，ＢＲ2 ＊およびＢＲ3 ＊と、独立した
バス許可入力信号ＢＧ1＊，ＢＧ2 ＊およびＢＧ3 ＊と
を有し、これらはアドレス・バス２２の仲裁に用いられ
る。アドレス・バス使用中（address bus busy: ＡＢＢ
＊）信号ラインは、仲裁バス２０を介してバス・マスタ
群により共有される。双方向のＡＢＢ＊信号は、現在の
バス・マスタによりアサートされて、潜在的バス・マス
タに対して、アドレス・バス２２が現在使用できないこ
とを通知する。従って、ＡＢＢ＊信号は、現在のバス・
マスタの出力信号であり、すべての潜在的バス・マスタ
に対する入力である。
【００１０】図１に示されるように、データ・プロセッ
サ１２は、外部バス・アクセスに関して独立している重
複する内部リクエストを発生することができる。基本的
には内部バス・リクエストは、命令側とロード／記憶側
とから同時に発生することができる。あるいは、命令側
がすでに外部バスの所有者となっていて、外部バス命令
の取り出しを行っているときは、内部リクエストはロー
ド／記憶側から来ることもある（あるいはその逆もあ
る）。ＢＩＵ３６は、アドレス・バス２２のアクセスに
対して複数の独立内部リクエストを受け取るので、デー
タ・プロセッサ１２は内部仲裁スキームを採用する。通
常、内部仲裁が必要になるのは、データ・キャッシュ３
２とコード・キャッシュ３４の両方がキャッシュ・ミス
を処理しているときに限られる。内部仲裁スキームにお
いては、本発明により、外部アドレス共有バス２２に対
するアクセスについては、スヌープ・コピーバックが内
部の最優先権を有する。スヌープ・コピーバックとは、
外部メモリ・システム１８を特定のキャッシュ・ライン
の最新バージョンで更新するバースト書き込みである。
データ・プロセッサ１２は、再書き込み（write-back）
データ・キャッシュ３２を用いるので、あるキャッシュ
・ラインに対する書き込みにより、メモリ１８内の対応
するアドレスに「ダーティ」な（古い）データを入れる
ことができる。他のバス・マスタ１６，１７が、メモリ
・システム１８内のこの古いデータにアクセスしようと
すると、データ・プロセッサ１２が介入して、スヌープ
・コピーバックによりメモリ・システム１８を更新しな
ければならない。スヌープ・コピーバック動作が実行さ
れると、修正されたキャッシュ・ラインを有するバス・
マスタ（たとえばデータ・プロセッサ１２）は、そのキ
ャッシュ・ラインをメモリ・システム１８に「コピーバ
ック」することができる。これは、リクエストをしてい
るバス・マスタ（たとえばバス・マスタ１６）がメモリ
・システム１８内のデータ（キャッシュ・ライン）にア
クセスすることができるようになる前に行われる。この
ようにスヌープ・コピーバックには、内部では最高の優
先権が与えられる。これはアドレス・バス２２上の他の
プロセッサの前進が、メモリ・システム１８の更新が行
われるようになるまで、停止されるためである。
サ１２は、外部バス・アクセスに関して独立している重
複する内部リクエストを発生することができる。基本的
には内部バス・リクエストは、命令側とロード／記憶側
とから同時に発生することができる。あるいは、命令側
がすでに外部バスの所有者となっていて、外部バス命令
の取り出しを行っているときは、内部リクエストはロー
ド／記憶側から来ることもある（あるいはその逆もあ
る）。ＢＩＵ３６は、アドレス・バス２２のアクセスに
対して複数の独立内部リクエストを受け取るので、デー
タ・プロセッサ１２は内部仲裁スキームを採用する。通
常、内部仲裁が必要になるのは、データ・キャッシュ３
２とコード・キャッシュ３４の両方がキャッシュ・ミス
を処理しているときに限られる。内部仲裁スキームにお
いては、本発明により、外部アドレス共有バス２２に対
するアクセスについては、スヌープ・コピーバックが内
部の最優先権を有する。スヌープ・コピーバックとは、
外部メモリ・システム１８を特定のキャッシュ・ライン
の最新バージョンで更新するバースト書き込みである。
データ・プロセッサ１２は、再書き込み（write-back）
データ・キャッシュ３２を用いるので、あるキャッシュ
・ラインに対する書き込みにより、メモリ１８内の対応
するアドレスに「ダーティ」な（古い）データを入れる
ことができる。他のバス・マスタ１６，１７が、メモリ
・システム１８内のこの古いデータにアクセスしようと
すると、データ・プロセッサ１２が介入して、スヌープ
・コピーバックによりメモリ・システム１８を更新しな
ければならない。スヌープ・コピーバック動作が実行さ
れると、修正されたキャッシュ・ラインを有するバス・
マスタ（たとえばデータ・プロセッサ１２）は、そのキ
ャッシュ・ラインをメモリ・システム１８に「コピーバ
ック」することができる。これは、リクエストをしてい
るバス・マスタ（たとえばバス・マスタ１６）がメモリ
・システム１８内のデータ（キャッシュ・ライン）にア
クセスすることができるようになる前に行われる。この
ようにスヌープ・コピーバックには、内部では最高の優
先権が与えられる。これはアドレス・バス２２上の他の
プロセッサの前進が、メモリ・システム１８の更新が行
われるようになるまで、停止されるためである。
【００１１】本発明の好適な実施例により、システム１
０は、スヌープ−再試行の一貫スキームを利用する。ス
ヌープ−再試行の一貫スキームにより、各バス・マスタ
は他のバス・マスタにより実行されるバス・トランザク
ションをモニタして、必要に応じてアクセスに介入し
て、キャッシュの一貫性を維持することができる。説明
を簡単にするために、本発明の動作を「開始プロセッ
サ」と「スヌープ・プロセッサ」という言葉を用いて説
明する。開始プロセッサは、バス・トランザクションの
開始時のバス・マスタであり、スヌープ・プロセッサ
は、バス・トランザクションをスヌープする装置（プロ
セッサまたはメモリ）である。スヌープ・プロセッサ
は、外部から開始されたバス・トランザクションをモニ
タし、すべての全体アドレスと内部データ・キャッシュ
・タッグとを比較することにより、バス・トランザクシ
ョンをスヌープする。有効なエントリに対するデータ・
キャッシュ３２タッグがバス２２上のアドレスに一致す
ると、スヌープ・ヒットが起こる。基本的には、データ
・プロセッサ１２と代替バス・マスタ１６，１７とは２
つの異なる独立してアクセスすることのできるタッグの
コピーを維持して、バス・スヌープがオンチップ・プロ
セッサ・データ・キャッシュ・アクセスと並行して起こ
るようになっている。
０は、スヌープ−再試行の一貫スキームを利用する。ス
ヌープ−再試行の一貫スキームにより、各バス・マスタ
は他のバス・マスタにより実行されるバス・トランザク
ションをモニタして、必要に応じてアクセスに介入し
て、キャッシュの一貫性を維持することができる。説明
を簡単にするために、本発明の動作を「開始プロセッ
サ」と「スヌープ・プロセッサ」という言葉を用いて説
明する。開始プロセッサは、バス・トランザクションの
開始時のバス・マスタであり、スヌープ・プロセッサ
は、バス・トランザクションをスヌープする装置（プロ
セッサまたはメモリ）である。スヌープ・プロセッサ
は、外部から開始されたバス・トランザクションをモニ
タし、すべての全体アドレスと内部データ・キャッシュ
・タッグとを比較することにより、バス・トランザクシ
ョンをスヌープする。有効なエントリに対するデータ・
キャッシュ３２タッグがバス２２上のアドレスに一致す
ると、スヌープ・ヒットが起こる。基本的には、データ
・プロセッサ１２と代替バス・マスタ１６，１７とは２
つの異なる独立してアクセスすることのできるタッグの
コピーを維持して、バス・スヌープがオンチップ・プロ
セッサ・データ・キャッシュ・アクセスと並行して起こ
るようになっている。
【００１２】このため、たとえば、データ・プロセッサ
１２は外部バス・トランザクションをモニタして（スヌ
ープがイネーブルのとき）、アドレスとデータ・キャッ
シュ３２内のタッグの１つとの間の一致を検出すること
により、スヌープ「ヒット」を起こす。図１に示される
ように、スヌープがデータ・キャッシュ３２内の修正さ
れたエントリ上でヒットすると、データ・プロセッサ１
２はそのスヌープ状態信号（ＳＳＴＡＴ＊）をアサート
する。システム１０の好適な実施例においては、ＳＳＴ
ＡＴ＊信号とＡＲＴＲＹ＊信号とに関するタイミングに
より、スヌープ・プロセッサ（たとえばデータ・プロセ
ッサ１２）から出力されたＳＳＴＡＴ＊信号は、各バス
・マスタ１６，１７のＡＲＴＲＹ＊入力信号に直接的
に、あるいは間接的に接続される。このため、ＡＲＴＲ
Ｙ＊信号のアサーションは、データ・プロセッサ１２か
らのＳＳＴＡＴ＊信号を介して、開始プロセッサ（たと
えばバス・マスタ１６）に、修正されたデータがデータ
・プロセッサ１２によりメモリ１８に書き込まれた後
で、メモリに対するアクセスを再試行させる。従って、
ＡＲＴＲＹ＊信号のアサーションに応答して、開始プロ
セッサ（バス・マスタ１６）は、そのバス・トランザク
ションを中断して、アドレス・バス２２とデータ・バス
２４とを解放する。
１２は外部バス・トランザクションをモニタして（スヌ
ープがイネーブルのとき）、アドレスとデータ・キャッ
シュ３２内のタッグの１つとの間の一致を検出すること
により、スヌープ「ヒット」を起こす。図１に示される
ように、スヌープがデータ・キャッシュ３２内の修正さ
れたエントリ上でヒットすると、データ・プロセッサ１
２はそのスヌープ状態信号（ＳＳＴＡＴ＊）をアサート
する。システム１０の好適な実施例においては、ＳＳＴ
ＡＴ＊信号とＡＲＴＲＹ＊信号とに関するタイミングに
より、スヌープ・プロセッサ（たとえばデータ・プロセ
ッサ１２）から出力されたＳＳＴＡＴ＊信号は、各バス
・マスタ１６，１７のＡＲＴＲＹ＊入力信号に直接的
に、あるいは間接的に接続される。このため、ＡＲＴＲ
Ｙ＊信号のアサーションは、データ・プロセッサ１２か
らのＳＳＴＡＴ＊信号を介して、開始プロセッサ（たと
えばバス・マスタ１６）に、修正されたデータがデータ
・プロセッサ１２によりメモリ１８に書き込まれた後
で、メモリに対するアクセスを再試行させる。従って、
ＡＲＴＲＹ＊信号のアサーションに応答して、開始プロ
セッサ（バス・マスタ１６）は、そのバス・トランザク
ションを中断して、アドレス・バス２２とデータ・バス
２４とを解放する。
【００１３】本発明により、ＡＲＴＲＹ＊がアサートさ
れると、すべての他の潜在的バス・マスタ（たとえば代
替バス・マスタ１７）は、そのバス・リクエスト信号を
削除（ニゲート）して、アービタ１４から来るバス許可
信号を無視する。各潜在的バス・マスタは、次にＢＲ＊
信号のアサーションを抑制して、アービタ１４がスヌー
プ・プロセッサ（データ・プロセッサ１２）から来たバ
ス・リクエスト以外のバス・リクエストを受け取らない
ようにする。これはＡＲＴＲＹ＊信号がニゲートされる
まで続く。この抑制スキームにより、スヌープ・プロセ
ッサ（データ・プロセッサ１２）は、アドレス・バス２
２の支配権を獲得して、修正されたキャッシュ・ライン
をメモリ１８に再度書き込むことができる。
れると、すべての他の潜在的バス・マスタ（たとえば代
替バス・マスタ１７）は、そのバス・リクエスト信号を
削除（ニゲート）して、アービタ１４から来るバス許可
信号を無視する。各潜在的バス・マスタは、次にＢＲ＊
信号のアサーションを抑制して、アービタ１４がスヌー
プ・プロセッサ（データ・プロセッサ１２）から来たバ
ス・リクエスト以外のバス・リクエストを受け取らない
ようにする。これはＡＲＴＲＹ＊信号がニゲートされる
まで続く。この抑制スキームにより、スヌープ・プロセ
ッサ（データ・プロセッサ１２）は、アドレス・バス２
２の支配権を獲得して、修正されたキャッシュ・ライン
をメモリ１８に再度書き込むことができる。
【００１４】図２に示されるのは、本発明のスヌープ−
再試行プロトコルの抑制スキームの動作を示すタイミン
グ図４０である。図２においては、信号の影になってい
る部分は「関係のない」状態を示す。この例では、第１
クロック期間（ＣＬＫ１）の間は、開始プロセッサ（た
とえばデータ・プロセッサ１２）が現在のバス・マスタ
であり、リクエストされているキャッシュ・ラインに関
してビットＡ３１ないしＡ０を有する所定のアドレス
（ここでは「＄０００２００００」と示される）を共有
アドレス・バス２２に対して移動させることによりキャ
ッシュ・ラインの読み出しを開始する。データ・プロセ
ッサ１２がアドレス・バス２２の現在の所有者であるの
で、これがＡＢＢ＊信号をアサートして、それによりア
ドレス・バス２２が現在占有されていることを示す。図
示された例においては、リクエストされたアドレスは
「ダーティ」アドレスで、ただ１つのプロセッサ（たと
えば代替バス・マスタ１６）しか、内部データ・キャッ
シュに記憶されているリクエストされたキャッシュ・ラ
インに関するデータのコピーをもっていない。リクエス
トされたキャッシュ・ラインは修正されているので（す
なわちキャッシュ・ラインが「ダーティ」であるの
で）、代替バス・マスタ１６は、データ・プロセッサ１
２をメモリ・システム１８内の古いキャッシュ・ライン
のデータ（Ｄ６３−Ｄ０）にアクセスさせる前に、修正
されたキャッシュ・ラインでメモリ・システム１８を更
新しなければならない。従って、第３クロック期間（Ｃ
ＬＫ３）中は、代替バス・マスタ１６はスヌープ「ヒッ
ト」を検出して、ＳＳＴＡＴ＊信号をアサートすること
により応答する。ＳＳＴＡＴ＊信号は、ＡＲＴＲＹ＊信
号に結合されているので、ＡＲＴＲＹ＊信号もまた第３
ＣＬＫ期間中にアサートされる。第４クロック期間（Ｃ
ＬＫ４）の立ち上がり端で、データ・プロセッサ１２
（開始プロセッサ）は、ＡＲＴＲＹ＊信号のアサーショ
ンを検出し、自分のバス・リクエスト（ＢＲ1 ＊）信号
を削除（ニゲート）して、ＡＢＢ＊信号をニゲートする
ことにより応答して、それによりアドレス・バス２２を
解放する。代替バス・マスタ１６が（スヌープ・ヒット
の検出に応答して）ＳＳＴＡＴ＊信号をアサートしたの
で、データ・プロセッサ１２によるＢＲ1 ＊信号のニゲ
ーションに応答して、自分のバス・リクエスト（ＢＲ
2 ）信号をアサートする。前述のようにＡＲＴＲＹ＊が
アサートされると、他のすべての潜在的バス・マスタ
（すなわち代替バス・マスタ１７）は、自分のバス・リ
クエスト信号を削除（ニゲート）して、アービタ１４か
ら来るバス許可信号はすべて無視する。従って、第４ク
ロック期間（ＣＬＫ４）中は、代替バス・マスタ１７は
自分のバス・リクエスト（ＢＲ3 ＊）信号をニゲートし
て、それによりアービタ１４は、スヌープ・プロセッサ
（代替バス・マスタ１６）に対してバスの支配権を許可
する。
再試行プロトコルの抑制スキームの動作を示すタイミン
グ図４０である。図２においては、信号の影になってい
る部分は「関係のない」状態を示す。この例では、第１
クロック期間（ＣＬＫ１）の間は、開始プロセッサ（た
とえばデータ・プロセッサ１２）が現在のバス・マスタ
であり、リクエストされているキャッシュ・ラインに関
してビットＡ３１ないしＡ０を有する所定のアドレス
（ここでは「＄０００２００００」と示される）を共有
アドレス・バス２２に対して移動させることによりキャ
ッシュ・ラインの読み出しを開始する。データ・プロセ
ッサ１２がアドレス・バス２２の現在の所有者であるの
で、これがＡＢＢ＊信号をアサートして、それによりア
ドレス・バス２２が現在占有されていることを示す。図
示された例においては、リクエストされたアドレスは
「ダーティ」アドレスで、ただ１つのプロセッサ（たと
えば代替バス・マスタ１６）しか、内部データ・キャッ
シュに記憶されているリクエストされたキャッシュ・ラ
インに関するデータのコピーをもっていない。リクエス
トされたキャッシュ・ラインは修正されているので（す
なわちキャッシュ・ラインが「ダーティ」であるの
で）、代替バス・マスタ１６は、データ・プロセッサ１
２をメモリ・システム１８内の古いキャッシュ・ライン
のデータ（Ｄ６３−Ｄ０）にアクセスさせる前に、修正
されたキャッシュ・ラインでメモリ・システム１８を更
新しなければならない。従って、第３クロック期間（Ｃ
ＬＫ３）中は、代替バス・マスタ１６はスヌープ「ヒッ
ト」を検出して、ＳＳＴＡＴ＊信号をアサートすること
により応答する。ＳＳＴＡＴ＊信号は、ＡＲＴＲＹ＊信
号に結合されているので、ＡＲＴＲＹ＊信号もまた第３
ＣＬＫ期間中にアサートされる。第４クロック期間（Ｃ
ＬＫ４）の立ち上がり端で、データ・プロセッサ１２
（開始プロセッサ）は、ＡＲＴＲＹ＊信号のアサーショ
ンを検出し、自分のバス・リクエスト（ＢＲ1 ＊）信号
を削除（ニゲート）して、ＡＢＢ＊信号をニゲートする
ことにより応答して、それによりアドレス・バス２２を
解放する。代替バス・マスタ１６が（スヌープ・ヒット
の検出に応答して）ＳＳＴＡＴ＊信号をアサートしたの
で、データ・プロセッサ１２によるＢＲ1 ＊信号のニゲ
ーションに応答して、自分のバス・リクエスト（ＢＲ
2 ）信号をアサートする。前述のようにＡＲＴＲＹ＊が
アサートされると、他のすべての潜在的バス・マスタ
（すなわち代替バス・マスタ１７）は、自分のバス・リ
クエスト信号を削除（ニゲート）して、アービタ１４か
ら来るバス許可信号はすべて無視する。従って、第４ク
ロック期間（ＣＬＫ４）中は、代替バス・マスタ１７は
自分のバス・リクエスト（ＢＲ3 ＊）信号をニゲートし
て、それによりアービタ１４は、スヌープ・プロセッサ
（代替バス・マスタ１６）に対してバスの支配権を許可
する。
【００１５】第５クロック期間（ＣＬＫ５）中は、代替
バス・マスタ１６が認定されたバスの許可を検出して、
スヌープ・コピーバック動作を開始する。ＡＢＢ＊信号
は、アドレス・バス２２が解放されたときにデータ・プ
ロセッサ１２によりニゲートされたので、スヌープ状態
（ＳＳＴＡＴ＊）信号およびアドレス再試行（ＡＲＴＲ
Ｙ＊）信号がニゲートされ、データ・プロセッサ１２
は、バス・リクエスト信号（ＢＲ1 ）信号を再度アサー
トする。代替バス・マスタ１６は、アドレス・バス２２
の所有権を得て、ＡＢＢ＊信号をアサートし、リクエス
トされたキャッシュ・ラインに関するアドレスをアドレ
ス・バス２２上に移動させる。
バス・マスタ１６が認定されたバスの許可を検出して、
スヌープ・コピーバック動作を開始する。ＡＢＢ＊信号
は、アドレス・バス２２が解放されたときにデータ・プ
ロセッサ１２によりニゲートされたので、スヌープ状態
（ＳＳＴＡＴ＊）信号およびアドレス再試行（ＡＲＴＲ
Ｙ＊）信号がニゲートされ、データ・プロセッサ１２
は、バス・リクエスト信号（ＢＲ1 ）信号を再度アサー
トする。代替バス・マスタ１６は、アドレス・バス２２
の所有権を得て、ＡＢＢ＊信号をアサートし、リクエス
トされたキャッシュ・ラインに関するアドレスをアドレ
ス・バス２２上に移動させる。
【００１６】第６クロック期間（ＣＬＫ６）中は、ＡＲ
ＴＲＹ＊信号がニゲートされているので、データ・プロ
セッサ１２（開始プロセッサ）と代替バス・マスタ１７
とは、バス・リクエスト信号ＢＲ1 ＊，ＢＲ3 ＊をそれ
ぞれ再度アサートする。代替バス・マスタ１６は、リク
エストされたキャッシュ・ラインに関するデータを、デ
ータ・バス２４を介してメモリ・システム１８に移動さ
せ始める。スヌープ・コピーバックが終了すると、代替
バス・マスタ１６は、クロック期間１０（ＣＬＫ１０）
中にＡＢＢ＊信号をニゲートして、それによりアドレス
・バス２２が現在使用可能であることを示す。アービタ
１４は、ＢＧ1 ＊信号をアサートすることにより、デー
タ・プロセッサ１２にアドレス・バス２２の支配権を許
可する。第１１クロック期間（ＣＬＫ１１）中は、デー
タ・プロセッサ１２は認定されたバス許可が受け取られ
たことを検出し、アドレス・バス２２の所有権を得て、
ＡＢＢ＊信号をアサートすることにより、全体読み込み
トランザクションを終了する。
ＴＲＹ＊信号がニゲートされているので、データ・プロ
セッサ１２（開始プロセッサ）と代替バス・マスタ１７
とは、バス・リクエスト信号ＢＲ1 ＊，ＢＲ3 ＊をそれ
ぞれ再度アサートする。代替バス・マスタ１６は、リク
エストされたキャッシュ・ラインに関するデータを、デ
ータ・バス２４を介してメモリ・システム１８に移動さ
せ始める。スヌープ・コピーバックが終了すると、代替
バス・マスタ１６は、クロック期間１０（ＣＬＫ１０）
中にＡＢＢ＊信号をニゲートして、それによりアドレス
・バス２２が現在使用可能であることを示す。アービタ
１４は、ＢＧ1 ＊信号をアサートすることにより、デー
タ・プロセッサ１２にアドレス・バス２２の支配権を許
可する。第１１クロック期間（ＣＬＫ１１）中は、デー
タ・プロセッサ１２は認定されたバス許可が受け取られ
たことを検出し、アドレス・バス２２の所有権を得て、
ＡＢＢ＊信号をアサートすることにより、全体読み込み
トランザクションを終了する。
【００１７】このように本発明により、スヌープ・ヒッ
トを検出すると、スヌープ・プロセッサはスヌープ状態
信号（ＳＳＴＡＴ＊）をアサートし、それによって共有
アドレス再試行（ＡＲＴＲＹ＊）信号のアサーションが
行われる。ＡＲＴＲＹ＊信号を受け取ると、それぞれの
潜在的バス・マスタ（メモリの更新を行おうとしている
スヌープ・プロセッサを除く）は、バス・リクエスト信
号を削除（ニゲート）して、アービタ１４からすでに受
け取っているバス許可信号を無視する。アービタ１４が
他のすべての潜在的バス・マスタによるバス・リクエス
ト信号のニゲーションを検出すると、アービタ１４は以
前にアサートされたバス許可信号をニゲートすることに
より応答する。このように、アサートされたバス・リク
エスト信号をもつ唯一の装置であるスヌープ・プロセッ
サに対して、次のバス保有期間中のアドレス・バス２２
の所有権が保証される。アービタ１４は、スヌープ・プ
ロセッサのためのバス許可信号をアサートして、それに
よりスヌープ・プロセッサは、スヌープ・コピーバック
・トランザクションを迅速に実行することができる。
トを検出すると、スヌープ・プロセッサはスヌープ状態
信号（ＳＳＴＡＴ＊）をアサートし、それによって共有
アドレス再試行（ＡＲＴＲＹ＊）信号のアサーションが
行われる。ＡＲＴＲＹ＊信号を受け取ると、それぞれの
潜在的バス・マスタ（メモリの更新を行おうとしている
スヌープ・プロセッサを除く）は、バス・リクエスト信
号を削除（ニゲート）して、アービタ１４からすでに受
け取っているバス許可信号を無視する。アービタ１４が
他のすべての潜在的バス・マスタによるバス・リクエス
ト信号のニゲーションを検出すると、アービタ１４は以
前にアサートされたバス許可信号をニゲートすることに
より応答する。このように、アサートされたバス・リク
エスト信号をもつ唯一の装置であるスヌープ・プロセッ
サに対して、次のバス保有期間中のアドレス・バス２２
の所有権が保証される。アービタ１４は、スヌープ・プ
ロセッサのためのバス許可信号をアサートして、それに
よりスヌープ・プロセッサは、スヌープ・コピーバック
・トランザクションを迅速に実行することができる。
【００１８】本発明は、好適な実施例に関して説明され
たが、さまざまな方法で実行できることは当業者には明
白であろう。たとえば、図示された形態においては、ア
ービタ１４は立ち上がりクロック端上でバス・リクエス
ト信号のトランザクションに応答する同期状態装置であ
る。アービタ論理がシステム１０のタイミング要件（た
とえば１クロック仲裁）に充分対応できるほど速けれ
ば、アービタ１４を非同期に実現することができること
は、当業者には明白であろう。さらに、転送肯定応答
（ＴＡ＊）などの総終了制御信号を用いて、ＡＲＴＲＹ
＊信号を認定し、それにより開始プロセッサにバス・ト
ランザクションの終了を知らせることもできる。また、
他の総制御信号を用いると、スヌープ−再試行プロトコ
ル以外のものに関して、複数のバス・マスタ間でバスの
支配権の優先順位をつけるように本発明を実行すること
もできる。従って、添付の請求項により、本発明の精神
と範囲とに入るすべての修正を包含するものとする。
たが、さまざまな方法で実行できることは当業者には明
白であろう。たとえば、図示された形態においては、ア
ービタ１４は立ち上がりクロック端上でバス・リクエス
ト信号のトランザクションに応答する同期状態装置であ
る。アービタ論理がシステム１０のタイミング要件（た
とえば１クロック仲裁）に充分対応できるほど速けれ
ば、アービタ１４を非同期に実現することができること
は、当業者には明白であろう。さらに、転送肯定応答
（ＴＡ＊）などの総終了制御信号を用いて、ＡＲＴＲＹ
＊信号を認定し、それにより開始プロセッサにバス・ト
ランザクションの終了を知らせることもできる。また、
他の総制御信号を用いると、スヌープ−再試行プロトコ
ル以外のものに関して、複数のバス・マスタ間でバスの
支配権の優先順位をつけるように本発明を実行すること
もできる。従って、添付の請求項により、本発明の精神
と範囲とに入るすべての修正を包含するものとする。
【図１】本発明の好適な実施例によるスヌープ−再試行
を実行するデータ処理システムのブロック図である。
を実行するデータ処理システムのブロック図である。
【図２】本発明による、図１のデータ処理システムで用
いられるスヌープ−再試行プロトコルのタイミング図で
ある。
いられるスヌープ−再試行プロトコルのタイミング図で
ある。
１０ データ処理システム １１ 基準クロック １２，１６，１７ バス・マスタ １８ メモリ・システム ２０，２２，２４，２６ バス ３０ ＣＰＵコア ３２ データ・キャッシュ ３４ コード・キャッシュ ３６ バス・インターフェース・ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・シー・モイヤー アメリカ合衆国テキサス州ドリッピング・ スプリングス、ピア・ブランチ・ロード 1005 (72)発明者 マイケル・ジェイ・ガルシア アメリカ合衆国テキサス州オースティン、 アパートメント804、ブラフ，スプリング ス・ロード6503
Claims (3)
- 【請求項１】 それぞれが所定の数の共有バス（２０，
２２，２４，２６）に結合された所定の数のバス・マス
タ装置（１２，１６，１７）を有するデータ処理システ
ム（１０）において、前記の所定の数の装置のそれぞれ
に結合されたアービタ（１４）を用いて、バスの所有権
の割付を制御するためにバス仲裁プロトコルを実現する
方法であって：第１バス・トランザクション中の所定の
出来事の発生の検出に応答して、第１スレーブ装置を介
して、第１制御信号をアサートする段階であって、前記
第１制御信号が、第１バス・マスタ装置に対して、前記
第１バス・トランザクション中の前記の所定の出来事の
発生を通知し、前記第１バス・マスタ装置に、第１共有
バスの所有権の放棄と、前記バス・トランザクションの
再試行を通知する段階；前記第１バス・マスタ装置と所
定の数の潜在的バス・マスタ装置のそれぞれを介して、
前記第１制御信号のアサーションを検出する段階であっ
て、前記の所定の数の潜在的バス・マスタ装置のそれぞ
れと前記第１バス・マスタとは、前記第１制御信号の前
記第１スレーブ装置によるアサーションの検出に応答し
て、前記アービタからバス・リクエスト信号を削除し
て、前記アービタによるバス許可信号のアサーションを
無視する段階；および前記の所定の数の潜在的バス・マ
スタ装置のそれぞれによる、前記バス・リクエスト信号
のアサーションを抑制する段階；によって構成されるこ
とを特徴とする方法。 - 【請求項２】 それぞれが所定の数の共有バス（２０，
２２，２４，２６）に結合された所定の数のバス・マス
タ（１２，１６，１７）を有するデータ処理システム
（１０）において、前記の所定の数のバス・マスタのそ
れぞれに結合されたアービタ（１４）を用いて、バスの
所有権の割付を制御するためにスヌープ−再試行バス仲
裁プロトコルを実現する方法であって：第１バス・トラ
ンザクション中のスヌープ・ヒットの検出に応答して、
第１スヌープ・プロセッサを介して、第１制御信号をア
サートする段階であって、前記第１制御信号が、第１バ
ス・マスタに対して、前記第１バス・トランザクション
中にリクエストされたアドレスに対するデータ・エント
リが、前記スヌープ・プロセッサ内にあることを通知
し、第１共有バスの所有権の放棄と、前記バス・トラン
ザクションの再試行を通知する段階；前記第１バス・マ
スタと所定の数の潜在的バス・マスタのそれぞれを介し
て、前記第１制御信号のアサーションを検出する段階で
あって、前記の所定の数の潜在的バス・マスタのそれぞ
れと前記第１バス・マスタとは、前記第１制御信号の前
記スヌープ・プロセッサによるアサーションの検出に応
答して、前記アービタからバス・リクエスト信号を削除
して、前記アービタによるバス許可信号のアサーション
を無視する段階；および前記の所定の数の潜在的バス・
マスタのそれぞれによる、前記バス・リクエスト信号の
アサーションを抑制する段階；によって構成されること
を特徴とする方法。 - 【請求項３】 スヌープ−再試行バス仲裁プロトコルを
実行して、所定の数の共有バス（２０，２２，２４，２
６）のそれぞれに関してバスの所有権の割付を制御する
データ処理システム（１０）であって：複数の独立した
バス・リクエスト信号のそれぞれのアサーションを検出
し、それに応答して、複数の独立したバス許可信号のそ
れぞれを選択的にアサートする第１手段（１４）；前記
第１手段（１４）と前記の所定の数の共有バス（２０，
２２，２４，２６）のそれぞれとに結合された第２手段
（１２）であって、第１共有バスの第１バス・マスタで
ある前記第２手段（１４）；前記第１手段（１４）と前
記の所定の数の共有バス（２０，２２，２４，２６）の
それぞれとに結合された第３手段（１６）であって、前
記第３手段は、スヌープ・ヒットの検出に応答して、前
記第１バス・マスタにより実行された第１バス・トラン
ザクションをスヌープし、第１制御信号をアサートし
て、前記第１バス・マスタに対して、前記第１共有バス
の所有権の放棄と、前記バス・トランザクションの再試
行を通知し、前記第２手段（１２）が、前記第３手段
（１６）から前記第１制御信号が受信されたことに応答
して、前記アービタ（１４）から第１バス・リクエスト
信号を削除し、前記アービタによる第１バス許可信号の
アサーションを無視する第３手段（１６）；および前記
第１手段（１４）と所定の数の共有バス（２０，２２，
２４，２６）のそれぞれとに結合された第４手段（１
７）であって、前記第４手段（１７）は前記第３手段
（１６）から前記第１制御信号を受信して、それに応答
して前記第１手段（１４）から第２バス・リクエスト信
号を削除し、前記第４手段が前記アービタによる第２バ
ス許可信号のアサーションを無視する第４手段（１
４）；によって構成されることを特徴とするデータ処理
システム（１０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US84589092A | 1992-03-04 | 1992-03-04 | |
| US845890 | 1992-03-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287686A true JPH07287686A (ja) | 1995-10-31 |
| JP3999821B2 JP3999821B2 (ja) | 2007-10-31 |
Family
ID=25296338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06598093A Expired - Lifetime JP3999821B2 (ja) | 1992-03-04 | 1993-03-03 | データ処理システム内でバス仲裁プロトコルを実行する方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5506971A (ja) |
| EP (1) | EP0559409B1 (ja) |
| JP (1) | JP3999821B2 (ja) |
| DE (1) | DE69319763T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697899B1 (en) | 1999-10-20 | 2004-02-24 | Nec Corporation | Bus control device allowing resources to be occupied for exclusive access |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666515A (en) * | 1993-02-18 | 1997-09-09 | Unisys Corporation | Information processing system having multiple modules and a memory on a bus, where any module can lock an addressable portion of the memory by sending retry signals to other modules that try to read at the locked address |
| JP2675981B2 (ja) * | 1993-09-20 | 1997-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレイション | スヌープ・プッシュ・オペレーションを回避する方法 |
| US5526512A (en) * | 1993-09-20 | 1996-06-11 | International Business Machines Corporation | Dynamic management of snoop granularity for a coherent asynchronous DMA cache |
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| US6029217A (en) * | 1994-10-03 | 2000-02-22 | International Business Machines Corporation | Queued arbitration mechanism for data processing system |
| US5862358A (en) * | 1994-12-20 | 1999-01-19 | Digital Equipment Corporation | Method and apparatus for reducing the apparent read latency when connecting busses with fixed read reply timeouts to CPUs with write-back caches |
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