JPH07283365A - 半導体装置及びその製造方法、台座 - Google Patents

半導体装置及びその製造方法、台座

Info

Publication number
JPH07283365A
JPH07283365A JP6066840A JP6684094A JPH07283365A JP H07283365 A JPH07283365 A JP H07283365A JP 6066840 A JP6066840 A JP 6066840A JP 6684094 A JP6684094 A JP 6684094A JP H07283365 A JPH07283365 A JP H07283365A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
bump electrode
bump
bump electrodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP6066840A
Other languages
English (en)
Inventor
Kazuo Ozaki
一男 尾▲崎▼
Hiroshi Daiku
博 大工
Shuji Watanabe
修治 渡辺
Satoshi Kawada
諭 川田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP6066840A priority Critical patent/JPH07283365A/ja
Publication of JPH07283365A publication Critical patent/JPH07283365A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10125Reinforcing structures
    • H01L2224/10126Bump collar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Abstract

(57)【要約】 【目的】 材質の異なるフォトダイオードチップと信号
処理チップをバンプ電極で接合して熱サイクルを加えた
時、バンプ電極に働く剪断応力を小さくして亀裂や割れ
等を生じ難くすることができる他、各バンプ電極がずれ
ても各バンプ電極間で接触させないようにして画素繋が
り等を生じ難くすることができ、コンタクト部の信頼性
を向上させることができる。 【構成】 その構成材料が異なる少なくとも2種類以上
の半導体構成部品1,2を貼り合わせた半導体装置にお
いて、反りの中立面を、貼り合わせる該半導体構成部品
1,2の接合面に一致又は略一致させるように、該半導
体構成部品1,2の各々の膜厚を変化させてなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法、台座に係り、詳しくは、ハイブリッド型赤外線
センサに適用することができ、特に、材質の異なるフォ
トダイオードチップと信号処理チップをバンプ電極で接
合して熱サイクルを加えた時、コンタクト部の信頼性を
向上させることができる半導体装置及びその製造方法、
台座に関する。
【0002】近年、ハイブリッド型一次元赤外線検知素
子は、HgCdTe等のフォトダイオードチップとSi
等の信号処理チップとを円柱状In等のバンプ電極で貼
り合わせた構造になっている。この赤外線検知素子は、
サファイア等のマウント台上に設置され、動作時には液
体窒素温度(77K)まで冷却して使用される。しかし
ながら、この半導体装置では、フォトダイオードチップ
の構成材料とバンプ電極の構成材料が各々異なってお
り、フォトダイオードチップの構成材料のHgCdTe
(主にCdTeからなる)の熱膨張係数と信号処理チッ
プの構成材料のSiの熱膨張係数が、各々3.9×10
-6-1,1.2×10-6-1と異なり、フォトダイオー
ドチップの方が信号処理チップよりも大きいため、例え
ば動作時に77Kまで冷却されると、チップが反ってし
まう。このため、フォトダイオードチップに形成したバ
ンプ電極と信号処理チップに形成したバンプ電極の接合
面に剪断応力が働き、その界面やバンプ電極自体に亀裂
や割れ等が生じてコンタクト部の信頼性を低下させると
いう問題があった。
【0003】また、フォトダイオードチップのバンプ電
極と信号処理チップのバンプ電極がずれて横方向に並ん
でいるバンプ電極同志が接触してしまい、画素繋がり等
が生じることがあるという問題もあった。これらの問題
は、特に、冷却したり暖めたり急峻な熱サイクルを加え
た場合や、素子を大型化(多画素化)して電極間の距離
が小さくなる場合に顕著になる傾向がある。
【0004】このため、材質の異なるフォトダイオード
チップと信号処理チップをバンプ電極で接合して熱サイ
クルを加えた時、バンプ電極に働く剪断応力を小さくし
て亀裂や割れ等を生じ難くすることができる他、各バン
プ電極がずれても各バンプ電極間で接触させないように
して画素繋がり等を生じ難くすることができ、コンタク
ト部の信頼性を向上させることができる半導体装置及び
その製造方法、台座が要求されている。
【0005】
【従来の技術】従来、ハイブリッド型一次元赤外線検知
素子は、図10に示すように、HgCdTe等のフォト
ダイオードチップ1000とSi等の信号処理チップ1
001とを円柱状In等のバンプ電極1002で貼り合
わせた構造になっている。この赤外線検知素子は、サフ
ァイア等のマウント台1003上に設置され、動作時に
は液体窒素温度(77K)まで冷却して使用される。
【0006】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置では、フォトダイオードチップ10
00の構成材料と信号処理チップ1001の構成材料が
各々異なっており、フォトダイオードチップ1000の
構成材料のHgCdTe(主にCdTeからなる)の熱
膨張係数と信号処理チップ1001の構成材料のSiの
熱膨張係数が、各々3.9×10-6-1,1.2×10
-6-1と異なり、フォトダイオードチップ1000の方
が信号処理チップ1001よりも大きい。
【0007】このため、例えば動作時に77Kまで冷却
されると、図11に示す如く、フォトダイオードチップ
1000の方が信号処理チップ1001よりも熱膨張量
が大きいので、フォトダイオードチップ1000側が圧
縮され、これによって、信号処理チップ1001が引っ
張られ、フォトダイオードチップ1000及び信号処理
チップ1001がバンプ電極1002の接合面とは対向
するフォトダイオードチップ1000上面方向に反って
しまう。従って、フォトダイオードチップ1000に形
成したバンプ電極1002と信号処理チップ1001に
形成したバンプ電極1002の接合面に剪断応力が働
き、その界面やバンプ電極1002自体に亀裂や割れ等
が生じてコンタクト部の信頼性を低下させるという問題
があった。
【0008】また、図12に示す如く、フォトダイオー
ドチップ1000のバンプ電極1002と信号処理チッ
プ1001のバンプ電極1002がずれて横方向に並ん
でいるバンプ電極同志が接触してしまい、画素繋がり等
が生じることがあるという問題もあった。これらの問題
は、特に、冷却したり暖めたり急峻な熱サイクルを加え
た場合や、素子を大型化(多画素化)して電極間の距離
が小さくなる場合に顕著になる傾向がある。
【0009】そこで、本発明は、材質の異なるフォトダ
イオードチップと信号処理チップをバンプ電極で接合し
て熱サイクルを加えた時、バンプ電極に働く剪断応力を
小さくして亀裂や割れ等を生じ難くすることができる
他、各バンプ電極がずれても各バンプ電極間で接触させ
ないようにして画素繋がり等を生じ難くすることがで
き、コンタクト部の信頼性を向上させることができる半
導体装置及びその製造方法、台座に関する。
【0010】
【課題を解決するための手段】請求項1記載の発明は、
その構成材料が異なる少なくとも2種類以上の半導体構
成部品を貼り合わせた半導体装置において、反りの中立
面を、貼り合わせる該半導体構成部品の接合面に一致又
は略一致させるように、該半導体構成部品の各々の膜厚
を変化させてなることを特徴とするものである。
【0011】請求項2記載の発明は、上記請求項1記載
の発明において、前記半導体構成部品の各々の膜厚は、
その構成材料の熱膨張係数と使用時の温度変化量に基づ
いて設定してなることを特徴とするものである。請求項
3記載の発明は、上記請求項1,2記載の発明におい
て、前記接合面は、各前記半導体構成部品の形成した各
バンプ電極を接合した面であることを特徴とするもので
ある。
【0012】請求項4記載の発明は、半導体装置を固定
する台座において、温度変化させた時に該半導体装置裏
面の反りによる変位と一致又は略一致するように、熱膨
張係数が少なくとも2つ以上異なる少なくとも2種類以
上の構成材料で形成してなることを特徴とするものであ
る。請求項5記載の発明は、上記請求項4記載の発明に
おいて、前記半導体装置の長さ方向に複数個に分断され
た熱膨張係数の大きい第1の分断部材と、該第1の分断
部材よりも熱膨張係数の小さい第2の分断部材とを一体
的に形成し、かつ前記台座に固定した前記半導体装置裏
面方向に対する該第1、第2の分断部材の垂直方向の長
さを、温度変化させた時に前記半導体装置裏面の反りに
よる変位と一致又は略一致するように、変化させてなる
ことを特徴とするものである。
【0013】請求項6記載の発明は、第1の半導体構成
部品の第1のバンプ電極と第2の半導体構成部品の第2
のバンプ電極とを接合した半導体装置において、接合し
た該第1、第2のバンプ電極周囲を覆う絶縁壁が形成さ
れてなることを特徴とするものである。請求項7記載の
発明は、上記請求項6記載の発明において、前記絶縁壁
は、リング状又は格子状に形成されてなることを特徴と
するものである。
【0014】請求項8記載の発明は、上記請求項6,7
記載の発明において、前記絶縁壁の前記第1、第2のバ
ンプ電極を覆う側の面は、前記第1、第2のバンプ電極
とは離間してなることを特徴とするものである。請求項
9記載の発明は、上記請求項6乃至8記載の発明におい
て、前記絶縁壁は、前記第1、第2の半導体基板とは離
間可能に形成してなることを特徴とするものである。
【0015】請求項10記載の発明は、第1の半導体構
成品上に第1のバンプ電極を形成する工程と、次いで、
該第1のバンプ電極と離間し、かつ該第1の半導体構成
品上に絶縁膜を形成する工程と、次いで、該第1のバン
プ電極周囲を覆い、かつ該絶縁膜上に該絶縁膜とエッチ
ング選択比を有する絶縁壁を形成する工程と、次いで、
該第1の半導体構成部品の該第1のバンプ電極と該第2
の半導体構成部品の第2のバンプ電極とを接合する工程
と、次いで、該絶縁膜をエッチングする工程とを含むこ
とを特徴とするものである。
【0016】請求項11記載の発明は、上記請求項1、
請求項3及び請求項6を組み合わせてなることを特徴と
するものである。
【0017】
【作用】本発明者等は、鋭意検討した結果、図1に示す
如く、熱膨張係数の異なるチップ1とチップ2に各々形
成したバンプ電極3で接合した素子を、冷却させた時、
反りの中立面がバンプ電極3の接合面からずれている
と、バンプ電極接合面に働く剪断応力が大きくなること
に注目し、反りの中立面を接合面に一致又は略一致させ
るようにチップ1,2の各々の膜厚を変化させて構成し
たところ、反りの中立面を、バンプ電極3の接合面に一
致又は略一致させることで、バンプ電極3の接合面に働
く剪断応力を極端に小さくすることができ、バンプ電極
3に亀裂や割れ等を生じ難くしてコンタクト部の信頼性
を向上させることができた。
【0018】なお、チップ1,2の各々の膜厚は、その
構成材料の熱膨張係数と使用時の温度変化量に基づいて
適宜設定することができる。以下、これについては、図
2の模式図を用いて具体的に説明する。チップ1,2の
膜厚を各々tm ,ts とし、チップ1,2のヤング率を
各々E m ,Es とし、チップ1,2の熱膨張係数を各々
αm ,αs とし、冷却時の温度をΔTとすると、中立面
のチップ1,2の接合面からの距離tn と曲率半径r
は、次の(1)式、(2)式で表すことができる。
【0019】
【数1】
【0020】
【数2】
【0021】今、チップ1の構成材料をHgCdTe
(主にCdTeからなる)とし、チップ2の構成材料を
Siとすると、チップ1のヤング率Em が0.536×
106kg/cm2 、チップ1の熱膨張係数αm が5.
2×10-6-1、チップ2のヤング率Es が1.72×
106 kg/cm2 、チップ2の熱膨張係数αs が2.
5×10-6-1となる。そして、これらを(1)、
(2)式に代入し、更に、Siチップ2の膜厚を300
μmとし、ΔT=223K(300K−77K)とし
て、これらを(1)、(2)式に代入した結果、HgC
dTeチップ1の膜厚が537.4μmで、中立面の接
合面からの距離tn は0となり、この時、曲率半径rは
92.72cmとなる。これから、チップ1,2の各々
の膜厚を最適化することで、冷却時に反りの中立面を接
合面に一致させることができることが判る。 次に、本
発明者等は、これらチップ1,2をサファイア等の通常
のマウント台上に設置するのではなく、冷却によって上
面の形状がチップ2裏面の反りに合うようになる台座に
設置することによって、台座の制限を受けずに反ること
ができ、中立面をバンプ電極3の接合面に効率良く一致
させることができることに注目し、温度変化させた時に
チップ2裏面の反りによる変位と一致又は略一致するよ
うに、熱膨張係数が少なくとも2つ以上異なる少なくと
も2種類以上の構成材料で形成してなるように構成した
ところ、台座の制限を受けることなく、中立面をバンプ
電極3の接合面に効率良く一致させることができた。
【0022】この場合、具体的には、チップ1,2の長
さ方向に複数個に分断された熱膨張係数の大きい第1の
分断部材と、第1の分断部材よりも熱膨張係数の小さい
第2の分断部材とを一体的に形成し、かつ第1、第2の
分断部材の垂直方向の長さを、温度変化させた時に、チ
ップ2裏面の反りによる変位と一致又は略一致するよう
に、変化させてなるように構成すれば、上記効果を効率
良く得ることができる。以下、これについては、図3の
模式図を用いて具体的に説明する。
【0023】台座11上部を分断し、かつ一体的に形成
したCu分断部材11aとサファイア分断部材11bの
熱膨張率の差が、チップ2裏面の反りによる変位と一致
するように構成する。中央を原点とし、Siチップ2裏
面の弧上の座標をXとすると、Siチップ2の反りの曲
率半径rを用いて、座標Xの位置の高さの差hは、次の
(3)式で表わすことができる。
【0024】
【数3】
【0025】この中央(原点)から座標X位置での変位
hがCu分断部材11aとサファイア分断部材11bの
熱膨張率の差と一致すればよいので、Cuの熱膨張係数
をα m とし、サファイアの熱膨張係数をαs とし、冷却
時の温度をΔTとし、サファイア分断部材11b部分の
長さをl(mm)とすると、変位hは次の(4)式で表
わすことができる。
【0026】
【数4】
【0027】この(3),(4)式からサファイア分断
部材11b部分の長さl(mm)は、次の(5)式で表
わすことができる。
【0028】
【数5】
【0029】今、曲率半径rが93.0cm、Cuの熱
膨張係数αm が1.0×10-5-1、サファイアの熱膨
張係数αs が2.8×10-6-1、冷却時の温度ΔTが
223Kとすると、(5)式より、サファイア分断部材
11b部分の長さl(mm)は、次の(6)式で表わす
ことができる。
【0030】
【数6】
【0031】例えば、中央(原点)からの距離X(m
m)を、0mm,1mm,2mm,3mm,4mm,5
mmとした時のサファイア分断部材11b部分の長さl
(mm)は、(6)式より、0mm,0.33mm,
1.34mm,3.01mm,5.36mm,8.37
mmとなる。このように、台座11上部のCu分断部材
11aとサファイア分断部材11bの長さを最適化する
ことで、台座11上部のCu分断部材11a及びサファ
イア分断部材11bの熱膨張率の差を、チップ2裏面の
反りによる変位と一致させることができる。
【0032】次に、本発明者等は、第1の半導体構成部
品の第1のバンプ電極と第2の半導体構成部品の第2の
バンプ電極とを接合した半導体装置において、接合した
該第1、第2のバンプ電極周囲を覆う絶縁壁が形成され
てなるように構成したところ、熱サイクルを加えた時、
各バンプ電極がずれても絶縁壁により各バンプ電極を接
触させないようにすることができ、画素繋がり等を生じ
難くして、コンタクト部の信頼性を向上させることがで
きた。
【0033】なお、絶縁壁は、リング状に形成して構成
してもいいし、格子状に形成して構成してもよく、上記
効果を効率良く得ることができる。また、絶縁壁の第
1、第2のバンプ電極を覆う側の面は、前記第1、第2
のバンプ電極とは離間してなるように構成してもよく、
この場合、熱サイクルを加えた時、バンプ電極を絶縁壁
内でずらすことができるため、絶縁壁を突き抜けてバン
プ電極同志が接触するのを生じ難くすることができる。
【0034】また、絶縁壁は、第1、第2の半導体基板
とは離間可能に形成してなるように構成してもよく、こ
の場合、熱サイクルを加えてバンプ電極がずれて絶縁壁
に衝突し、絶縁壁と半導体基板の界面へのダメージが生
じるのを防ぐことができる。
【0035】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 (実施例1)図4は本発明に係る実施例1のマウント台
上に設置した半導体装置の構造を示す斜視図である。図
示例は、HgCdTeフォトダイオードチップとSi信
号処理チップを用いたハイブリッド型一次元赤外線検知
素子に適用する場合である。本実施例のハイブリッド型
一次元赤外線検知素子は、図4に示す如く、HgCdT
e等のフォトダイオードチップ1とSi等信号処理チッ
プ2をIn等のバンプ電極3によって接続した構造にな
っている。Si信号処理チップ2の厚さを300μmと
し、冷却した時の温度を300Kから77K冷却して2
23Kとすると、HgCdTe(CdTe)フォトダイ
オードチップ1の厚さは、前述した式(1)、(2)よ
り537.4μmとなる。
【0036】このように、本実施例では、チップ1,2
の各々の膜厚を最適化することで、反りの中立面を、H
gCdTeフォトダイオードチップ1に形成したバンプ
電極3とSi信号処理チップ2に形成したバンプ電極3
の接合面に一致させることができる。このため、チップ
1,2の反りが仮にマウント時の固定に制限を受けない
とすると、これによりバンプ電極3の接合面に働く剪断
応力を0に近づけることができるので、熱歪みによるバ
ンプ電極3の破壊を抑えることができる。
【0037】なお、上記実施例1では、HgCdTeフ
ォトダイオードチップ1とSi信号処理チップ2を例示
して説明したが、本発明はこれのみに限定されるもので
はなく、他の熱膨張率の異なる2種類以上の半導体チッ
プや配線基板等によって構成されるハイブリッド構造に
ついても適用することができる。 (実施例2)図5は本発明に係る実施例2の半導体装置
を設置する台座の構造を示す断面図、図6は図5に示す
台座の構造を示す斜視図である。本実施例では、実施例
1のハイブリッド構造の半導体装置をマウントする台座
11の上部を、例えば熱膨張係数の大きい物質のCuか
らなる分断部材11aと、熱膨張係数の小さい物質のサ
ファイアからなる分断部材11bとを一体的に形成した
構造にする。また、台座11上部は、尖らせてハイブリ
ッド構造との接触面積を小さくし、変形に与える影響を
小さくする。また、接触面積が小さいために冷却が不十
分にならないように、台座11の板状構造の間隙に、熱
伝導性が良好で、かつ変形に影響を与えないようなサー
マルコンパウンド等を充填する。この時、台座11のC
u分断部材11b部分の長さlを前述した(6)式で表
せる値にすることで、台座11上部のCu分断部材11
aとサファイア分断部材11bの長さを最適化して、台
座11上部のCu分断部材11a及びサファイア分断部
材11bの熱膨張率の差をチップ2裏面の反りによる変
位と一致させることができる。このため、冷却時の台座
11上面の形状をハイブリッド構造の反りの形状に一致
させることができるので、実施例1で示したハイブリッ
ド構造のチップ1,2の反りをマウントした状態で、熱
歪みによる破壊を効率良く抑えることができる。
【0038】なお、上記実施例2では、HgCdTeフ
ォトダイオードチップ1とSi信号処理チップ2のハイ
ブリッド構造と、それをマウントするCu分断部材11
aとサファイア分断部材11bから構成される台座11
の場合を例示して説明したが、本発明はこれのみに限定
されるものではなく、他の熱膨張率の異なる2種類以上
の半導体チップや配線基板等によって構成されるハイブ
リッド構造や、それをマウントする他の熱膨張率の異な
る材料によって構成される台座についても適用すること
ができる。また、マウントする他の熱膨張率の異なる材
料は、上記実施例2の2種類だけでなく、3種類以上で
構成してもよい。
【0039】(実施例3)図7は本発明に係る実施例3
の半導体装置の構造を示す断面図、図8は図7に示す半
導体装置の構造を示す分解斜視図、図9は図7に示す半
導体装置の製造方法を示す図である。図示例は、HgC
dTeフォトダイオードチップとSi信号処理回路チッ
プを用いたハイブリッド型赤外線検知素子に適用する場
合である。
【0040】本実施例では、まず、バンプ電極3が形成
された信号処理チップ2上にバンプ電極3と離間するよ
うに膜厚1μm程度のポリイミド系樹脂からなる接触防
止絶縁壁21のパターンを形成した後(図9(a))、
ポリイミド系樹脂膜31上にバンプ電極3の周囲を覆う
ようにリング状の膜厚10μm程度の感光性ポリイミド
系樹脂からなる接触防止絶縁壁21のパターンを形成す
る(図9(b))。そして、フォトダイオードチップ1
に形成されたバンプ電極3と信号処理チップ2に形成さ
れたバンプ電極3とを電極結合した後(図9(c))、
ポリイミド系樹脂膜31のみをポジレジスト用の現像液
を用いて除去することにより、図7,9に示すような半
導体装置を得ることができる。なお、接触防止絶縁壁2
1は、チップ1,2と離間できるように構成される。
【0041】このように、本実施例では、チップ1,2
の接合したバンプ電極3周囲を覆う接触防止絶縁壁21
を形成して構成したため、熱サイクルを加えた時、各バ
ンプ電極3がずれても接触防止絶縁壁21により各バン
プ電極3を接触させないようにすることができ、画素繋
がり等を生じ難くして、コンタクト部の信頼性を向上さ
せることができる。
【0042】また、接触防止絶縁壁21のバンプ電極3
を覆う側の面は、バンプ電極3とは離間してなるように
構成したため、熱サイクルを加えた時、バンプ電極を接
触防止絶縁壁21内でずらすことができるため、接触防
止絶縁壁21を突き抜けてバンプ電極3同志が接触する
のを生じ難くすることができる。また、接触防止絶縁壁
21は、チップ1,2とは離間できるように形成して構
成したため、熱サイクルを加えてバンプ電極がずれて接
触防止絶縁壁21に衝突し、接触防止絶縁壁21とチッ
プ1,2の界面へのダメージが生じるのを防ぐことがで
きる。
【0043】なお、上記実施例1では、HgCdTeフ
ォトダイオードチップ1とSi信号処理チップ2を例示
して説明したが、本発明はこれのみに限定されるもので
はなく、他の熱膨張率の異なる2種類以上の半導体チッ
プや配線基板等によって構成されるハイブリッド構造に
ついても適用することができる。また、上記実施例3で
は、接触防止絶縁壁21を、バンプ電極3周囲を覆うよ
うにリング状に形成する場合について説明したが、例え
ば格子状に形成するように構成してもよい。
【0044】
【発明の効果】本発明によれば、材質の異なるフォトダ
イオードチップと信号処理チップをバンプ電極で接合し
て熱サイクルを加えた時、バンプ電極に働く剪断応力を
小さくして亀裂や割れ等を生じ難くすることができる
他、各バンプ電極がずれても各バンプ電極間で接触させ
ないようにして画素繋がり等を生じ難くすることがで
き、コンタクト部の信頼性を向上させることができると
いう効果がある。
【0045】また、上記実施例1又は実施例2と実施例
3を組み合わせて半導体装置を構成してもよく、この場
合、実施例1〜3の効果を適宜得ることができる。
【図面の簡単な説明】
【図1】冷却した時に反りの中立面が各チップの接触面
からずれてチップの反りが発生する様子を示す図であ
る。
【図2】チップの膜厚の設定方法を示す図である。
【図3】台座上部の各分断部材の長さの設定方法を示す
図である。
【図4】本発明に係る実施例1のマウント台上に設置し
た半導体装置の構造を示す斜視図である。
【図5】本発明に係る実施例2の半導体装置を設置する
台座の構造を示す断面図である。
【図6】本発明に係る実施例2の台座の構造を示す斜視
図である。
【図7】本発明に係る実施例3の半導体装置の構造を示
す断面図である。
【図8】本発明に係る実施例3の半導体装置の構造を示
す分解斜視図である。
【図9】本発明に係る実施例3の半導体装置の製造方法
を示す図である。
【図10】従来のマウント台上に設置した半導体装置の
構造を示す斜視図である。
【図11】従来例の課題を示す図である。
【図12】従来例の課題を示す図である。
【符号の説明】 1,2 チップ 3 バンプ電極 4 マウント台 11 台座 11a,11b 分断部材 21 接触防止絶縁壁 31 ポリイミド系樹脂膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/14 31/02 31/10 H01L 31/02 B 31/10 A (72)発明者 川田 諭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】その構成材料が異なる少なくとも2種類以
    上の半導体構成部品(1,2)を貼り合わせた半導体装
    置において、反りの中立面を、貼り合わせる該半導体構
    成部品(1,2)の接合面に一致又は略一致させるよう
    に、該半導体構成部品の各々の膜厚を変化させてなるこ
    とを特徴とする半導体装置。
  2. 【請求項2】前記半導体構成部品(1,2)の各々の膜
    厚は、その構成材料の熱膨張係数と使用時の温度変化量
    に基づいて設定してなることを特徴とする請求項1記載
    の半導体装置。
  3. 【請求項3】前記接合面は、各前記半導体構成部品
    (1,2)の形成した各バンプ電極(3)を接合した面
    であることを特徴とする請求項1,2記載の半導体装
    置。
  4. 【請求項4】半導体装置(1,2)を固定する台座11
    において、温度変化させた時に該半導体装置(1,2)
    裏面の反りによる変位と一致又は略一致するように、熱
    膨張係数が少なくとも2つ以上異なる少なくとも2種類
    以上の構成材料で形成してなることを特徴とする台座。
  5. 【請求項5】前記半導体装置(1,2)の長さ方向に複
    数個に分断された熱膨張係数の大きい第1の分断部材
    (11a)と、該第1の分断部材(11a)よりも熱膨
    張係数の小さい第2の分断部材(11b)とを一体的に
    形成し、かつ前記台座(11)に固定した前記半導体装
    置(1,2)裏面方向に対する該第1、第2の分断部材
    (11a,11b)の垂直方向の長さを、温度変化させ
    た時に前記半導体装置(1,2)裏面の反りによる変位
    と一致又は略一致するように、変化させてなることを特
    徴とする請求項4記載の半導体装置。
  6. 【請求項6】第1の半導体構成部品(2)の第1のバン
    プ電極(3)と第2の半導体構成部品(1)の第2のバ
    ンプ電極(3)とを接合した半導体装置において、接合
    した該第1、第2のバンプ電極(3)周囲を覆う絶縁壁
    (21)が形成されてなることを特徴とする半導体装
    置。
  7. 【請求項7】前記絶縁壁(21)は、リング状又は格子
    状に形成されてなることを特徴とする請求項6記載の半
    導体装置。
  8. 【請求項8】前記絶縁壁(21)の前記第1、第2のバ
    ンプ電極(3)を覆う側の面は、前記第1、第2のバン
    プ電極(3)とは離間してなることを特徴とする請求項
    6,7記載の半導体装置。
  9. 【請求項9】前記絶縁壁(21)は、前記第1、第2の
    半導体基板(1,2)とは離間可能に形成してなること
    を特徴とする請求項6乃至8記載の半導体装置。
  10. 【請求項10】第1の半導体構成品(2)上に第1のバ
    ンプ電極(3)を形成する工程と、次いで、該第1のバ
    ンプ電極(3)と離間し、かつ該第1の半導体構成品
    (2)上に絶縁膜(31)を形成する工程と、次いで、
    該第1のバンプ電極(3)周囲を覆い、かつ該絶縁膜
    (31)上に該絶縁膜(31)とエッチング選択比を有
    する絶縁壁(21)を形成する工程と、次いで、該第1
    の半導体構成部品(2)の該第1のバンプ電極(3)と
    該第2の半導体構成部品(1)の第2のバンプ電極
    (3)とを接合する工程と、次いで、該絶縁膜(31)
    をエッチングする工程とを含むことを特徴とする半導体
    装置の製造方法。
  11. 【請求項11】上記請求項1、請求項3及び請求項6を
    組み合わせてなることを特徴とする半導体装置。
JP6066840A 1994-04-05 1994-04-05 半導体装置及びその製造方法、台座 Withdrawn JPH07283365A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6066840A JPH07283365A (ja) 1994-04-05 1994-04-05 半導体装置及びその製造方法、台座

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6066840A JPH07283365A (ja) 1994-04-05 1994-04-05 半導体装置及びその製造方法、台座

Publications (1)

Publication Number Publication Date
JPH07283365A true JPH07283365A (ja) 1995-10-27

Family

ID=13327458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6066840A Withdrawn JPH07283365A (ja) 1994-04-05 1994-04-05 半導体装置及びその製造方法、台座

Country Status (1)

Country Link
JP (1) JPH07283365A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001264442A (ja) * 2000-03-22 2001-09-26 Fuji Photo Film Co Ltd 画像記録媒体
JP2004200519A (ja) * 2002-12-19 2004-07-15 Kyocera Corp 太陽電池モジュール
JP2008211161A (ja) * 2007-01-30 2008-09-11 Zeo System:Kk ワンチップ高電圧光電池
WO2011161717A1 (ja) * 2010-06-21 2011-12-29 パイオニア株式会社 電子デバイスおよび電子デバイスの製造方法
JP2012060145A (ja) * 2011-11-04 2012-03-22 Pioneer Electronic Corp 電子デバイスおよび電子デバイスの製造方法
US20140080257A1 (en) * 2011-05-06 2014-03-20 Long-Sheng Fan Method for non-planar chip assembly
US9155881B2 (en) 2011-05-06 2015-10-13 Iridium Medical Technology Co, Ltd. Non-planar chip assembly
WO2017163925A1 (ja) * 2016-03-24 2017-09-28 ソニー株式会社 半導体装置、固体撮像装置、および電子機器

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001264442A (ja) * 2000-03-22 2001-09-26 Fuji Photo Film Co Ltd 画像記録媒体
JP2004200519A (ja) * 2002-12-19 2004-07-15 Kyocera Corp 太陽電池モジュール
JP2008211161A (ja) * 2007-01-30 2008-09-11 Zeo System:Kk ワンチップ高電圧光電池
WO2011161717A1 (ja) * 2010-06-21 2011-12-29 パイオニア株式会社 電子デバイスおよび電子デバイスの製造方法
JP4913928B2 (ja) * 2010-06-21 2012-04-11 パイオニア株式会社 電子デバイスおよび電子デバイスの製造方法
US8896132B2 (en) 2010-06-21 2014-11-25 Pioneer Corporation Electronic device and fabrication method thereof
US20140080257A1 (en) * 2011-05-06 2014-03-20 Long-Sheng Fan Method for non-planar chip assembly
US9155881B2 (en) 2011-05-06 2015-10-13 Iridium Medical Technology Co, Ltd. Non-planar chip assembly
US9224716B2 (en) * 2011-05-06 2015-12-29 Iridium Medical Technology Co., Ltd. Method for non-planar chip assembly
US9731130B2 (en) 2011-05-06 2017-08-15 Iridium Medical Technology Co, Ltd. Flexible artificial retina device
JP2012060145A (ja) * 2011-11-04 2012-03-22 Pioneer Electronic Corp 電子デバイスおよび電子デバイスの製造方法
WO2017163925A1 (ja) * 2016-03-24 2017-09-28 ソニー株式会社 半導体装置、固体撮像装置、および電子機器

Similar Documents

Publication Publication Date Title
US6893943B2 (en) Method of dividing a semiconductor wafer
US6607941B2 (en) Process and structure improvements to shellcase style packaging technology
US7312521B2 (en) Semiconductor device with holding member
US6461890B1 (en) Structure of semiconductor chip suitable for chip-on-board system and methods of fabricating and mounting the same
KR100840502B1 (ko) 반도체 장치 및 그 제조 방법
US6509622B1 (en) Integrated circuit guard ring structures
US20060162959A1 (en) Electronic assembly having multi-material interconnects
EP0540312B1 (en) Bump electrode structure and semiconductor chip having the same
US9397054B2 (en) Semiconductor structure with an interconnect level having a conductive pad and metallic structure such as a base of a crackstop
JP2004128476A (ja) エリアアレイ配線チップのtabテスト
JP2007035686A (ja) 半導体装置
JPH07283365A (ja) 半導体装置及びその製造方法、台座
US6893890B2 (en) Method of producing a light-emitting diode
JP2004134480A (ja) 半導体装置及びその製造方法
JP2002231749A (ja) 半導体装置およびその接合構造
JPH11126795A (ja) 実装基板およびその製造方法ならびに電子部品の実装方法
KR100805503B1 (ko) 반도체 장치 및 그 제조 방법, 회로 기판, 및 전자기기
JP2001007252A (ja) 半導体装置およびその製造方法
US4025793A (en) Radiation detector with improved electrical interconnections
JP2002231761A (ja) 電子部品実装体および電子部品
JPS6142869B2 (ja)
US9570428B1 (en) Tiled hybrid array and method of forming
JP2000299343A (ja) 半導体装置
JPS61253826A (ja) 半導体装置およびその製造方法
JP3064476B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20010605