JPH07282538A - 信号処理方式及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な回路構成で、伝送容量のより高い伝送
路でそれより低い容量の信号を、情報内容を保持したま
ま、伝送あるいは記録再生できるようにする。 【構成】 制御回路４の制御のもとに、データバッファ
３において、４８ｋＨｚのサンプル周波数のディジタル
オーディオ信号ａが、これより１．００１倍の４８．０
４８ｋＨｚのサンプル周波数のディジタルオーディオ信
号ｃに変換され、セレクタ６により、その１０００サン
プルデータ毎に１サンプルデータ分の所定ビットパター
ンの冗長ビットＲ１が付加される。このディジタルオー
ディオ信号は記録再生され、冗長ビット検出回路９で再
生されたディジタルオーディオ信号ｇから冗長ビットＲ
１が検出される。制御回路１０はこの検出結果に基づい
てデータバッファ１１を制御し、再生されたディジタル
オーディオ信号ｇから冗長ビットＲ１を除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル情報信号の
伝送または記録再生方式及び装置に係り、特に、ディジ
タルオーディオ信号をディジタルビデオ信号とともに記
録再生する際に、ディジタルビデオ信号のサンプリング
レートが変っても、ディジタルオーディオ信号のサンプ
リングレートを一定に保つのに好適な信号処理方式及び
装置に関する。

【０００２】

【従来の技術】ディジタルオーディオ信号をディジタル
ビデオ信号とともに記録再生する装置として、例えば、
Ｄ−２方式のＶＴＲ（以下、Ｄ−２ＶＴＲという）があ
る。このＤ−２ＶＴＲでは、ディジタルビデオ信号に同
期してディジタルオーディオ信号を記録するようにして
おり、ＮＴＳＣ方式のＤ−２ＶＴＲでは、ディジタルビ
デオ信号の垂直走査周波数５９．９４Ｈｚにディジタル
オーディオ信号のサンプリングクロック４８ｋＨｚが同
期したフォーマットとなっている。

【０００３】一方、ハイビジョン信号をディジタル記録
する１インチオープンリールテープのディジタルＶＴＲ
では、ディジタルビデオ信号の垂直走査周波数６０Ｈｚ
に対し、これに同期したディジタルオーディオ信号のサ
ンプリング周波数４８ｋＨｚが用いられている。

【０００４】ところで、例えば、画像圧縮などの手段を
用いてハイビジョン信号をＮＴＳＣ方式のディジタルビ
デオ信号程度の伝送レートに変換し、Ｄ−２ＶＴＲに記
録することが考えられる。そのような場合には、ディジ
タルビデオ信号の垂直走査周波数を６０Ｈｚとして記録
すると、特殊再生などを行なうのに都合がよい。そのた
めには、Ｄ−２ＶＴＲが６０Ｈｚの垂直走査周波数に同
期して動作するようにすればよい。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うにすると、Ｄ−２ＶＴＲでは、ディジタルビデオ信号
が記録されるヘリカルトラックの延長上に、ディジタル
ビデオ信号と一定の比率を保って、ディジタルオーディ
オ信号が記録されるフォーマットとなっているため、そ
のままでは、ディジタルオーディオ信号の記録サンプリ
ング周波数は、４８ｋＨｚではなく、４８．０４８ｋＨ
ｚとなってしまって不都合が生じる。

【０００６】このような問題を解決するためには、従来
はＤＳＰなどを用いたサンプリング周波数変換が行われ
ていた。この方式によれば、原理的には、任意のサンプ
リング周波数間で変換が可能であるので、上記のような
不都合は生じないが、その代わり、サンプリング周波数
変換にかなりの規模の処理回路が必要である。

【０００７】また、サンプリング周波数の変換処理を行
なう演算で有限のビット数の演算回路を用いる関係上、
ビットの丸め誤差が生じ、このため、伝送または記録再
生を繰り返した場合、元のディジタル情報信号が完全に
保存されないで歪みが発生するという問題もある。

【０００８】本発明の目的は、かかる問題を解消し、簡
単な回路構成でもって、伝送容量のより高い伝送路でそ
れより低い容量の信号を完全に伝送できるようにするこ
とである。例えば垂直走査周波数５９．９４Ｈｚで動作
するように設計されたＮＴＳＣ方式のＤ−２ＶＴＲを６
０Ｈｚの垂直走査周波数に同期して動作するようにした
場合でも、４８．０４８ｋＨｚサンプリングの信号記録
容量を持つにもかかわらず４８ｋＨｚサンプリングのデ
ィジタルオーディオ信号を、大規模な信号処理回路を用
いることなく記録再生可能とすることである。

【０００９】本発明の他の目的は、上記のように例えば
４８．０４８ｋＨｚサンプリングの信号記録容量を持つ
記録装置で、４８ｋＨｚサンプリングのディジタルオー
ディオ信号を記録し、これをそのまま４８．０４８ｋＨ
ｚサンプリングで再生しても、重大な異常音が発生しな
いような信号処理方式及び信号処理装置を提供すること
である。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の伝送速度で入力されるディジタル
情報信号を該第１の伝送速度より大きい第２の伝送速度
で伝送または記録再生し、再び該第１の伝送速度で出力
するに際し、該第１の伝送速度と該第２の伝送速度との
整数比がＲ１：Ｒ２のとき、該第１の伝送速度のディジ
タル情報信号のＲ１×ｎビット（但し、ｎは正の整数）
毎に、（Ｒ２−Ｒ１）×ｎビットの所定の規則に基づく
冗長ビットを挿入して該第２の伝送速度のディジタル情
報信号とし、これを、伝送または記録再生後、該冗長ビ
ットを検出除去して再び該第１の伝送速度のディジタル
情報信号に戻す。

【００１１】

【作用】第１の伝送速度のディジタル信号のＲ１×ｎビ
ットは第２の伝送速度のディジタル信号でのＲ２×ｎビ
ットに対応することになり、（Ｒ２−Ｒ１）×ｎビット
増加する。従って、第２の伝送速度のディジタル信号で
のＲ２×ｎビットを単位周期とすると、この単位周期の
うちのＲ１×ｎビットを第１の伝送速度のディジタル信
号のＲ１×ｎビットに割り当てると、残りの（Ｒ２−Ｒ
１）×ｎビットは第１の伝送速度のディジタル信号のサ
ンプルデータには使用されないことになる。そこで、こ
の残りの（Ｒ２−Ｒ１）×ｎビットを冗長ビットに割り
当て、この部分に冗長ビットを挿入することにより、も
との第１の伝送速度のディジタル信号の情報内容を全く
変化させることなく、このディジタル信号が第２の伝送
速度のディジタル信号に変換されることになる。

【００１２】一方、受信または再生時には、上記のよう
に周期的に挿入された冗長ビットを除去することによ
り、容易にかつ完全に元の第１の伝送速度のディジタル
信号に戻すことができる。

【００１３】例えば、垂直走査周波数５９．９４Ｈｚの
ディジタルビデオ信号に同期して動作するように設計さ
れたＮＴＳＣ方式のＤ−２ＶＴＲを６０Ｈｚの垂直走査
周波数に同期して動作するように改造し、これに画像圧
縮などの手法によりディジタルビデオ信号の伝送レート
をＮＴＳＣ信号程度に下げたハイビジョン信号をディジ
タルオーディオ信号とともに記録する場合、ディジタル
オーディオ信号の入力伝送速度（第１の伝送速度）とＶ
ＴＲに記録される伝送速度（第２の伝送速度）との比は
１０００：１００１となる。

【００１４】このような場合には、入力されたディジタ
ルオーディオ信号の１０００ビット毎に１ビットの冗長
ビットを挿入する。勿論、入力ディジタルオーディオ信
号の２０００ビット毎に２ビットの冗長ビットを挿入し
ても、同様の伝送速度の比が得られ、さらに、例えば、
かかるディジタルオーディオ信号の量子化ビット数が２
０ビットの場合には、２００００ビット毎に２０ビット
の冗長ビットを挿入してもよく、信号処理に都合がよ
い。

【００１５】挿入する冗長ビットとしては、所定の固定
ビットパターンあるいは挿入位置直前のディジタル信号
の所定のビット数のデータと予め定められた所定の関係
にあるビットパターンとすると都合がよい。

【００１６】挿入した冗長ビットが固定ビットパターン
の場合には、一般に行なわれる同期検出保護の手法によ
り、符号誤りがある場合にも、その挿入位置が検出でき
るので、この冗長ビットを容易に除去することができ
る。この場合、冗長ビットとしての固定ビットパターン
は、伝送路に符号誤りが生じても正しく検出できるし、
情報符号との弁別ができて、時間弁別が行なえるビット
パターンが適している。このようなビットパターンとし
ては、バーカー符号やＭ系列符号などがある（金子尚志
著「ＰＣＭ通信の技術」産報出版、１１１ページ参照）
が、本発明のように周期的に冗長ビットを挿入する場合
には、比較的短いビットパターンでも、安定に冗長ビッ
トの挿入位置を検出することができる。

【００１７】一方、挿入した冗長ビットが、ディジタル
信号での冗長ビット挿入位置直前の（Ｒ２−Ｒ１）×ｎ
ビットのデータと予め定められた所定の関係にあるビッ
トパターンの場合であって、その所定の関係がその冗長
ビット挿入位置直前の繰り返しパターン、即ち、挿入位
置直前の（Ｒ２−Ｒ１）×ｎビットと同一のビットパタ
ーンである場合には、（Ｒ２−Ｒ１）×ｎビット離れた
２つのビットの排他的論理和を逐次演算することによ
り、その排他的論理和出力ビット列に（Ｒ２−Ｒ１）×
ｎビット連続０のビットパターンが所定の周期で現われ
ることになり、これを、上記固定ビットパターンの場合
と同様に、同期検出保護の手法によって検出することに
より、上記挿入位置がわかるので、やはり容易に冗長ビ
ットを除去することができる。

【００１８】この場合、冗長ビット数がディジタルオー
ディオ信号の量子化ビット数に一致しており、その挿入
位置がディジタルオーディオ信号のサンプルデータの切
れ目であると、丁度前値保持しているのと同様の信号と
なるため、冗長ビットを除去しないまま再生出力して
も、重大なショック音を発生することがない。

【００１９】同様に、ディジタルオーディオ信号の量子
化ビット数がｎである場合には、挿入する（Ｒ２−Ｒ
１）×ｎビットの冗長ビットの上記所定の関係をその直
前の繰り返しビットパターン、即ち、挿入位置直前のｎ
ビットを（Ｒ２−Ｒ１）回繰り返したビットパターンと
することにより、ｎビット離れた２ビットの排他的論理
和を逐次演算すると、その排他的論理和出力ビット列に
（Ｒ２−Ｒ１）×ｎビット連続０のパターンが所定の周
期で現われる。これを、上記固定ビットパターンの場合
と同様に、同期検出保護の手法により検出することによ
り、冗長ビットの挿入位置がわかるので、やはりそれを
容易に除去することができる。

【００２０】この場合にも、その挿入位置がディジタル
オーディオ信号のサンプルデータの切れ目であると、丁
度前値保持しているのと同様の信号となるため、冗長ビ
ットを除去しないまま再生出力しても、重大なショック
音を発生することがない。

【００２１】また、挿入した冗長ビットが、挿入位置直
前の（Ｒ２−Ｒ１）×ｎビットのディジタル信号に所定
の演算を行なって得たビットパターンである場合には、
逆演算を行なうことにより、冗長ビットの挿入位置を検
出することができる。例えば、その所定の演算が予め定
めた（Ｒ２−Ｒ１）×ｎビットの固定ビットパターンと
の排他的論理和である場合には、（Ｒ２−Ｒ１）×ｎビ
ット離れた２ビットの排他的論理和を逐次演算すると、
その排他的論理和出力ビット列に（Ｒ２−Ｒ１）×ｎビ
ットの固定ビットパターンが所定の周期で現われるの
で、これを、同期検出保護の手法により、検出すること
によって冗長ビットの挿入位置がわかり、やはりそれを
容易に除去することができる。

【００２２】なお、演算としては、このほかにも加算、
減算、乗算、除算や、これらの組み合わせを用いること
ができる。但し、桁溢れに対する対応を考慮しておく必
要がある。これらいずれの場合においても、固定ビット
パターンを選ぶことにより、冗長ビットの挿入位置の検
出精度を上げたり、冗長ビットを除去しない場合でも重
大なショック音を発生しないようにすることができる。

【００２３】同様に、ディジタルオーディオ信号の量子
化ビット数がｎである場合には、挿入する（Ｒ２−Ｒ
１）×ｎビットの冗長ビットパターンをその直前のｎビ
ットのディジタル信号に所定の演算を行なって得たｎビ
ットのパターンを（Ｒ２−Ｒ１）回繰り返したパターン
とすることができる。この場合も、前述の場合と同様、
所定の逆演算を行なうことにより、冗長ビットの挿入位
置を検出することができるが、さらに、ｎビット離れた
２ビットの排他的論理和を逐次演算すると、その排他的
論理和出力ビット列に（Ｒ２−Ｒ１）×（ｎ−１）ビッ
ト連続の０パターンが所定の周期で現われるので、これ
を同期検出保護の手法により検出すれば、冗長ビットの
挿入位置がわかるので、やはりそれを容易に除去するこ
とができ、また、挿入位置の検出精度がさらに向上する
ことになる。

【００２４】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。なお、本発明は信号伝送または記録再生のいずれに
も適用できるが、以下に説明する実施例は記録再生装置
としている。但し、夫々の実施例では、記録再生部分や
記録媒体などは本発明の本質とは関係ないものとして説
明を省略し、また、図面上では、記録系での信号処理部
の出力と再生系の信号処理部の入力が直接直接接続され
ているように図示している。

【００２５】また、以下の実施例では、本発明を例え
ば、画像圧縮手段などによってハイビジョン信号をＮＴ
ＳＣ方式のディジタルビデオ信号程度の伝送レートに変
換し、一例としてＤ−２ＶＴＲに代表されるディジタル
ＶＴＲに垂直走査周波数６０Ｈｚのディジタルビデオ信
号として記録する場合、このディジタルＶＴＲが６０Ｈ
ｚの垂直走査周波数に同期して動作するようにしてもデ
ィジタルオーディオ信号記録が不都合なく行なえるよう
に、４８ｋＨｚの周波数でサンプリングしたディジタル
オーディオ信号を４８．０４８ｋＨｚのサンプリング周
波数と同等に変換して記録し、再生時に元の４８ｋＨｚ
のサンプリング周波数に戻して出力する記録再生装置に
適用したものとして説明する。

【００２６】さらに、ディジタルオーディオ信号の量子
化ビット数は１６ビットとする。これは、上記のＲ１，
Ｒ２，ｎを夫々、Ｒ１＝１０００、Ｒ２＝１００１、ｎ
＝１６とした場合に相当する。説明の便宜上、ディジタ
ルオーディオ信号は既にディジタル化されて量子化され
たサンプルデータの列として入力され、ディジタル化さ
れたままで出力されるものとして説明するが、Ａ／Ｄ変
換器を用いて入力アナログオーディオ信号をディジタル
化し、Ｄ／Ａ変換器を用いて出力ディジタルオーディオ
信号をアナログオーディオ信号に変換するようにしても
よい。

【００２７】さらに、以下の実施例では、ディジタルオ
ーディオ信号は１チャネルとして説明するが、マルチチ
ャネルのシステムであっても、各チャネル毎に同様の処
理を行なうことができる。また、当然複数チャネルをま
とめて同様の処理をしてもよい。

【００２８】勿論、Ｒ１，Ｒ２，ｎに上記とは異なる値
を採用するシステムに対しても、本発明は同様に有効で
あることは明らかである。また、以下に説明する実施例
においても、Ｒ１，Ｒ２として、例えばＲ１＝２００
０、Ｒ２＝２００２のように、上記とは異なる値の組合
せを選ぶことができ、その場合でも、以下に説明するの
と同様の動作及び効果が得られるが、最も簡単な整数比
となるＲ１＝１０００、Ｒ２＝１００１を選ぶと、冗長
ビットの挿入間隔が一番短く、また、冗長ビットのビッ
ト数も一番少くなるので、装置の単純化に役立つなどの
メリットがある。

【００２９】また、挿入する冗長ビットのビット数がデ
ィジタルオーディオ信号の量子化ビット数に一致してい
ると、挿入される信号が１サンプルデータずつであるた
め、冗長ビットを取り除かないで再生出力する場合にお
いても、音質の劣化が少ないなどのメリットがある。

【００３０】図１は本発明による信号処理方式及び装置
の一実施例を示すブロック図であって、１はディジタル
オーディオ信号の入力端子、２はクロックの入力端子、
３はデータバッファ、４は制御回路、５は冗長ビット生
成回路、６はセレクタ、７はエンコーダ、８はデコー
ダ、９は冗長ビット検出回路、１０は制御回路、１１は
データバッファ、１２はデータ出力回路、１３はディジ
タルオーディオ信号の出力端子、１４はクロックの出力
端子である。

【００３１】図２は図１における各部の信号を示すタイ
ミングチャートであり、図１の信号に対応する信号には
同一符号を付けている。

【００３２】図１及び図２において、入力端子１から入
力されたサンプリング周波数４８ｋＨｚ，量子化ビット
数１６ビットのディジタルオーディオ信号ａは、ＦＩＦ
Ｏ（ファーストインファーストアウト）動作を行なうデ
ータバッファ３に供給される。ここで、図２（ａ）はデ
ィジタルオーディオ信号ａの一部、即ち、１６ビットの
サンプルデータデータＤ９９６，Ｄ９９７，Ｄ９９８，
Ｄ９９９，Ｄ１０００，Ｄ１００１，Ｄ１００２，Ｄ１
００３が配列されている部分を示している。また、入力
端子２からはこのディジタルオーディオ信号ａに同期し
た４８ｋＨｚの周波数のクロックｂが入力され、制御回
路４に供給される。この制御回路４からは、この４８ｋ
Ｈｚの周波数のクロックｂがデータバッファ３の入力ク
ロックとして供給される。データバッファ３では、この
入力クロックにより、ディジタルオーディオ信号ａが逐
次取り込まれて記憶される。

【００３３】制御回路４には、また、Ｄ−２フォーマッ
トのテープへの記録信号処理を行なうエンコーダ７か
ら、ＶＴＲを６０Ｈｚの垂直走査周波数に同期して動作
したときに記録するディジタルオーディオ信号をディジ
タルビデオ信号に同期させるのに必要なサンプリング周
波数に等しい４８．０４８ｋＨｚの周波数のクロックｆ
が供給される。これら２つのクロックｂ，ｆの周波数比
は１０００対１００１となっている。

【００３４】制御回路４は、エンコーダ７からの４８．
０４８ｋＨｚの周波数のクロックｆに対し、１００１ク
ロックに１クロックの割合で間引きを行ない、これをク
ロックｄとしてデータバッファ３に供給する。これによ
り、データバッファ３では、クロックｂによってディジ
タルオーディオ信号ａが取り込まれ、クロックｄによっ
て読み出される。このデータバッファ３から出力される
ディジタルオーディオ信号ｃは、冗長ビット生成回路５
とセレクタ６とに供給される。

【００３５】また、制御回路４は、このクロックｆの間
引きのタイミングに合わせて、必要に応じて冗長ビット
Ｒを生成する冗長ビット生成回路５にその直前のデータ
バッファ３の出力を所定数だけ取り込むための取込み信
号を供給する。但し、冗長ビット生成回路５が固定ビッ
トパターンの冗長ビットＲを発生する場合には、この取
込み信号は必要ない。

【００３６】さらに、同様にして、クロックｆの間引き
のタイミングに合わせて、制御回路４は、セレクタ６に
データバッファ３から出力されるディジタルディジタル
オーディオ信号ｃと冗長ビット生成回路５からの冗長ビ
ットＲを切り替えるための切替え信号を供給する。

【００３７】以上のクロックｄや取込み信号、切換え信
号は、カウンタとゲートなどの組み合わせで簡単に生成
できるので、ここでは、詳しい説明は省略する。

【００３８】データバッファ３では、ディジタルオーデ
ィオ信号ａがクロックｄによって読み出されるのである
が、いま、図２に示すように、データＤ１０００が読み
出されてからクロックｄが１つ間引きされたとすると
（間引きされたクロックを破線で示す）、データＤ１０
００の読出し期間がクロックｄの２周期分となり、その
後再びデータＤ１００１からクロックｄの周期で読み出
される。クロックｂ，ｆの周波数比が１０００対１００
１であることから、かかる間引きはクロックｄの１００
１周期毎に行なわれ、これにより、クロックｄの１００
１周期にこれに等しい期間のクロックｂの１０００周期
分のデータが含まれることになる。従って、データバッ
ファ３から出力されるディジタルオーディオ信号ｃは、
入力されたディジタルオーディオ信号ａと全く同じ情報
を有していることになる。

【００３９】一方、冗長ビット生成回路５では、１６ビ
ット長の所定ビットパターンの冗長ビットＲが生成さ
れ、セレクタ６に供給される。冗長ビットＲとしてはい
ろいろのものが考えられるが、ここでは、一番簡単な固
定ビットパターンを例にして説明する。この場合には、
冗長ビット生成回路５は、単純に各ビット毎の電源また
はグランドへのプルアップ、プルダウンで実現できる。
勿論、かかる冗長ビットＲは冗長生成回路５から常時出
力されている。

【００４０】セレクタ６は制御回路４からの切替え信号
に従って動作し、通常はデータバッファ３からのディジ
タルディジタルオーディオ信号ｃを選択しているが、ク
ロックｄの間引きのタイミングで冗長ビット生成回路５
からの冗長ビットＲを選択する。これにより、セレクタ
６から出力されるディジタルオーディオ信号ｅには、図
２（ｅ）に示すように、クロックｄの２周期分となった
データ部分、ここでは、データＤ１０００の部分に冗長
ビットＲが付加されることになる。そして、これによ
り、このディジタルオーディオ信号ｅはサンプリング周
波数が４８．０４８ｋＨｚのディジタルディジタルオー
ディオ信号となる。

【００４１】セレクタ６から出力されるディジタルオー
ディオ信号ｅエンコーダ７で誤り訂正符号の付加やデー
タの並び換え（インターリーブ）、ディジタル同期信号
の付加、記録変調など磁気テープなどの記録媒体に記録
するために必要な処理が行なわれ、Ｄ−２フォーマット
の記録信号として記録媒体に記録される。

【００４２】次に、再生側の動作を説明する。まず、記
録媒体から再生された信号はデコーダ８に供給されて復
調され、エンコーダ７によって付加されたディジタル同
期信号によってデータ同期が行なわれてデータの識別が
行なわれ、次いで、誤り訂正符号によって再生時に生じ
た符号誤りの検出訂正やエンコーダ７とは逆のデータの
並べ換えなどの信号処理を行なれ、サンプリング周波数
が４８．０４８ｋＨｚのディジタルディジタルオーディ
オ信号ｇが出力される。そして、ディジタルディジタル
オーディオ信号ｇは冗長ビット検出回路９とＦＩＦＯ動
作をするデータバッファ１１とに供給される。また、デ
コーダ８は、このディジタルディジタルオーディオ信号
ｇに同期した周波数が４８．０４８ｋＨｚの復調クロッ
クｈを発生し、冗長ビット検出回路９と制御回路１０と
に供給する。

【００４３】冗長ビット検出回路９では、供給される４
８．０４８ｋＨｚのサンプリング周波数のディジタルオ
ーディオ信号ｇ中に周期的に挿入（この例では、１００
１サンプルデータ中に１サンプルデータ）された冗長ビ
ットＲを検出し、この検出位置を表わす検出信号ｉを制
御回路１０に供給する。かかる冗長ビット検出回路９と
しては、挿入された冗長ビットＲが固定ビットパターン
である場合には、通常のディジタル信号の伝送で用いら
れる同期信号検出保護回路と同様の構成で実現できる。
詳しくは種々の冗長ビットＲの構成に対応して後で説明
する。

【００４４】制御回路１０では、この検出信号ｉによ
り、４８．０４８ｋＨｚの周波数の復調クロックからこ
の検出信号ｉのタイミングの部分を除去したクロックｊ
を生成し、データバッファ１１のクロックとして供給す
る。つまり、このクロックｊは、１０００クロック毎の
冗長ビットＲのタイミングにあった位置で１クロック分
欠ける周期的な間欠クロックとなる。図２（ｊ）の破線
で示すものが除かれたクロックである。データバッファ
１１では、このクロックｊにより、供給されるディジタ
ルオーディオ信号ｇのうち、冗長ビットＲを除いたデー
タＤ９９９，Ｄ１０００，Ｄ１００１，……が順次取り
込まれて記憶される。

【００４５】データバッファ１１には、また、データ出
力回路１２から４８ｋＨｚのサンプリング周波数のディ
ジタルオーディオ信号に同期した４８ｋＨｚの周波数の
クロックｌが供給され、これにより、冗長ビットＲが除
去されてこのクロックｌに同期した４８ｋＨｚのサンプ
リング周波数のディジタルオーディオ信号ｋが読み出さ
れ、データ出力回路１２を介し、出力端子１３から出力
される。

【００４６】データ出力回路１２は、このようなディジ
タルオーディオ信号ｋを出力するための４８ｋＨｚの周
波数のサンプリングクロックｌを出力するとともに、必
要に応じて出力端子１４からサンプリングクロックｌを
出力する。

【００４７】なお、ここでは、データバッファ１１の出
力ディジタルオーディオしんごうｋがデータ出力回路１
２を介して外部に出力されるものとしたが、データバッ
ファ１１から直接出力端子１３を介して出力するように
してもよい。

【００４８】以上のように、この実施例では、比較的単
純な回路構成でもって、４８ｋＨｚのサンプリング周波
数のディジタルオーディオ信号を４８．０４８ｋＨｚの
サンプリング周波数のディジタルオーディオ信号に変換
して記録し、再生時には、再び４８ｋＨｚのサンプリン
グ周波数のディジタルオーディオ信号に変換して出力す
ることができる。この場合、元のディジタルオーディオ
信号ａの情報内容には全く変化を与えることなく、記録
信号のサンプリング周波数が変換されるので、再生され
て出力されるディジタルオーディオ信号ｋは元のディジ
タルオーディオ信号ａと全く同一のものであることが保
証される。

【００４９】図３は図１における冗長ビット検出回路９
の一具体例を示すブロック図であって、２１は信号の供
給端子、２２はクロックの供給端子、２３はパターン検
出回路、２４，２５はカウンタ、２６はＡＮＤゲート、
２７は巡回カウンタ、２８は検出信号出力端子である。

【００５０】この具体例は冗長ビットＲを固定ビットパ
ターンとした場合のものであり、基本的には、一般に用
いられているディジタル同期検出保護回路の構成と同じ
である。

【００５１】図３において、デコーダ８（図１）から信
号供給端子２１に１０００サンプルデータ毎に１サンプ
ル分の固定ビットパターンの冗長ビットＲが付加された
ディジタルオーディオ信号ｇがサンプルデータデータ単
位で入力され、パターン検出回路２３に供給される。こ
の実施例では、ディジタルオーディオ信号ｇのサンプル
データも冗長ビットＲも１６ビットで構成されているの
で、ここでは、サンプルデータが４８．０４８ｋＨｚの
サンプリング周波数のサンプリングクロックに同期し、
夫々１６ビット並列で供給される場合について説明する
が、勿論、ビット直列で処理を行なうようにするも可能
である。

【００５２】パターン検出回路２３は、クロックでディ
ジタルオーディオ信号ｇを取り込む１６ビットのレジス
タ（Ｄ−ＦＦ）と、その各レジスタ出力が供給されてそ
れが所定のビットパターン、即ち冗長ビットＲのビット
パターンと一致したときにパルスを出力するゲート回路
の組合せで構成されるデコーダとからなっており、１６
ビットのレジスタに取り込まれたサンプルデータが冗長
ビットＲであるとき、クロックｈの１周期分“Ｈ”（高
レベル）となる検出信号が出力される。この検出信号は
カウンタ２４，２５のリセット端子とＡＮＤゲート２６
トに供給される。

【００５３】一方、クロック供給端子２２にはデコーダ
８（図１）からの４８．０４８ｋＨｚの周波数のクロッ
クｈが入力され、カウンタ２４，２５，２７夫々のクロ
ック端子に供給される。

【００５４】カウンタ２４は、パターン検出回路２３の
検出信号によってリセットされてから４８．０４８ｋＨ
ｚの周波数のクロックｈを１００１カウントすると、１
クロック区間だけ“Ｈ”の信号を出力し、カウンタ２５
は、同じくリセットされてから２００２クロックをカウ
ントすると、１クロック区間だけ“Ｈ”の信号を出力す
る。これらカウンタ２４，２５の出力信号は、パターン
検出回路２３の検出信号とともに、ＡＮＤゲート２６に
供給される。従って、パターン検出回路２３から１００
１クロック周期の検出信号が３回連続して発生すると、
即ち、所定の冗長ビットＲが１００１サンプルデータ周
期で３回連続して検出されると、ＡＮＤゲート２６の入
力は１クロック周期だけ同時に“Ｈ”となり、従って、
その出力も“Ｈ”となる。ＡＮＤゲート２６の出力はカ
ウンタ２７のリセット端子に供給される。

【００５５】これにより、ディジタルオーディオ信号上
に偶然冗長ビットＲと同一ビットパターンの偽の冗長ビ
ットが含まれていても、周期的に挿入した真の冗長ビッ
トＲと区別することができる。

【００５６】なお、カウンタ２５を省略してＡＮＤゲー
ト２６を２入力とすることにより、１００１クロック離
れた冗長ビットＲが２回検出されたときに、カウンタ２
７のリセット信号が得られるようにすることもできる。
また、逆に、カウンタの個数を増やして冗長ビットＲを
４回検出すると、リセット信号が得られるようにもでき
る。これを調整することにより、冗長ビットＲの検出を
速くしたり、遅くして誤検出しにくくしたりすることが
できる。

【００５７】カウンタ２７はクロックｈを１００１カウ
ントする毎に１クロック分“Ｈ”となる信号を出力する
巡回型のカウンタであって、ＡＮＤゲート２６からのリ
セット信号によって“Ｈ”の出力信号のタイミングをデ
ィジタルオーディオ信号ｇでの冗長ビットＲのタイミン
グに合うように設定されている。つまり、カウンタ２７
のカウント値が０になったときの出力が“Ｈ”になるよ
うなゲート回路によるデコーダと１００１進カウンタと
で構成できる。これにより、カウンタ２７がリセットさ
れたタイミング、即ち、正しい冗長ビットＲが検出され
た位置で冗長ビット検出信号が出力端子２８から出力さ
れることになる。

【００５８】一方、再生ディジタルオーディオ信号の冗
長ビットＲ部分に、誤り訂正符号を用いても訂正できな
い符号誤りが発生し、パターン検出回路２３で冗長ビッ
トとして検出できなかった場合でも、カウンタ２７が自
動的に冗長ビット検出信号を補充するように動作するの
で、データバッファ１１でディジタルオーディオ信号ｇ
から冗長ビットＲを除去できなくなるようなことはな
い。

【００５９】図４は本発明による信号処理方式及び装置
の他の実施例を示すブロック図であって、３０は出力端
子であり、図１に対応する部分には同一符号を付けてい
る。

【００６０】図５は図４における各部の信号を示すタイ
ミング図であって、図４に対応する信号には同一符号を
つけている。

【００６１】この実施例は、冗長ビットＲとして、ディ
ジタルオーディオ信号ａでのこの冗長ビットＲが付加さ
れる位置の直前のサンプルデータを繰り返すようにした
ものである。こうすることにより、万一冗長ビットＲの
挿入位置を誤検出した場合でも、重大な異常音の発生を
防止でき、さらに、冗長ビットＲを除去せずに、４８．
０４８ｋＨｚのサンプリング周波数のディジタルオーデ
ィオ信号のままで再生に使用しても、聴取可能な音質を
維持できる。

【００６２】図４において、データバッファ３では、ク
ロックｄの欠落部分（図５での破線で示す部分）によ
り、１０００サンプルデータに１回の割合で２クロック
期間分の同じサンプルデータ（ここでは、サンプルデー
タＤ１０００）を持続して出力する。このように処理し
て得られたサンプリング周波数が４８．０４８ｋＨｚの
ディジタルオーディオ信号ｃは、４８．０４８ｋＨｚの
周波数の連続クロックにより、エンコーダ７に取り込ま
れる。これにより、エンコーダ７では、２クロック期間
のサンプルデータが１クロック期間ずつ２回繰り返し、
図５に示すようなディジタルオーディオ信号ｅが得られ
る。

【００６３】このようにして、図１で示した実施例での
冗長ビット生成回路５やセレクタ６を不要とする簡単な
構成で、２回同じサンプルデータが繰り返すことによ
り、サンプリング周波数が４８．０４８ｋＨｚのディジ
タルオーディオ信号が得られることになり、この場合の
冗長ビットＲとしては、２回繰り返す同じサンプルデー
タのうちの後の方のサンプルデータとなる。

【００６４】なお、ここで、例えば１０００サンプルデ
ータ毎に１つ冗長ビットＲを挿入するものとしたが、２
０００サンプルデータ毎に２つ冗長ビットＲを続けて挿
入するようにすることもでき、このような場合には、デ
ータバッファ３で２０００クロック毎にクロックｄを２
クロック欠除するようにすればよい。一般に、ｎを２以
上の整数として、１０００×ｎクロック毎にｎ個クロッ
クｄを欠除すれば、１０００×ｎサンプルデータ毎に
（ｎ＋１）個の同じサンプルデータが繰り返し、そのう
ちの後のｎ個のサンプルデータが冗長ビットＲとなる。

【００６５】この実施例での再生系の冗長ビット検出回
路９の構成は図３に示した構成と同様であるが、パター
ン検出回路２３としては、同じサンプルデータが繰り返
すときに冗長ビットＲと判定するように構成すればよ
い。同じサンプルデータが２回繰り返す場合のかかるパ
ターン検出回路の一具体例を図６に示す。但し、４１は
サンプルデータの入力端子、４２はクロックの入力端
子、４３はレジスタ、４４は一致検出回路、４５は検出
信号の出力端子である。

【００６６】なお、この具体例は、冗長ビットＲを１サ
ンプルデータ分ずつ挿入する場合のものである。

【００６７】図６において、図１に示したデコーダ８と
同様のデコーダからの１サンプルデータ分ずつ上記の冗
長ビットＲが挿入された再生ディジタルオーディオ信号
ｇが入力端子４１から入力され、入力端子４２から入力
される４８．０４８ｋＨｚの周波数のクロックｈによ
り、１６ビット並列のレジスタ４３に１サンプルデータ
ずつ取り込まれ、１サンプルデータ周期分の時間遅れて
出力される。このレジスタ４３から出力されるサンプル
データは一致回路４４で入力端子から入力されるサンプ
ルデータと比較され、両者が一致したとき、“Ｈ”の冗
長ビット検出信号ｉを出力する。

【００６８】ここで、入力されるデイジタルオーディオ
信号ｇは１０００クロック毎に同じサンプルデータが２
回繰り返し、そのうちの後のサンプルデータを冗長ビッ
トＲとしている。つまり、クロックｈにタイミングが合
った１０００個分のサンプルデータと次の１０００個分
のサンプルデータとの間にクロックｈの１個分のタイミ
ングが空けられて、このタイミングで１つの冗長ビット
Ｒが付加されており、この冗長ビットＲはその直前の１
０００個分のサンプルデータのうちの最後のサンプルデ
ータと等しいものとしている。このため、一致回路４４
では、この冗長ビットＲのタイミングでこの冗長ビット
Ｒとその１つ前のサンプルデータとが一致し、“Ｈ”の
冗長ビット検出信号ｉが得られることになる。

【００６９】なお、一致検出回路４４は、例えば、１６
個の並列な排他的論理和ゲートとこれらの出力が全て
“０”のとき出力が“Ｈ”となる１６入力のＮＯＲゲー
トで構成することができる。

【００７０】図７は同じサンプルデータが３回繰り返す
ときに冗長ビットＲと判定するパターン検出回路の他の
具体例を示すブロック図であって、５１はサンプルデー
タの入力端子、５２はクロックの入力端子、５３，５５
はレジスタ、５４，５６は一致検出回路、５７はＡＮＤ
ゲート、５８は検出信号の出力端子である。

【００７１】この具体例は同じサンプルデータを２回ず
つ挿入する場合のものであり、冗長ビットＲのパターン
を検出する代わりに、隣り合う２ずつのサンプルデータ
が一致するのを検出するものである。

【００７２】図７において、レジスタ５３と一致回路５
４とは図６におけるレジスタ４３と一致回路４４と同様
の構成を有して同様の動作をし、同じサンプルデータが
３回続けて入力端子５１から入力されたとき（以下で
は、説明の都合上、これら３つの同じサンプルデータを
入力順に第１，第２，第３のサンプルデータということ
にする）、第１，第２のサンプルデータが一致したとき
とその次の第２，第３のサンプルデータが一致したとき
とでの２クロック期間一致回路５４から“Ｈ”の信号が
出力される。

【００７３】また、レジスタ５３で１サンプルデータ期
間遅延されたサンプルデータはこのレジスタ５３と同様
の構成をなすレジスタ５５で、入力端子５２からのクロ
ックｈにより、さらに１サンプルデータ期間遅延され、
一致回路５４と同様の構成をなす一致回路５６に供給さ
れてレジスタ５３からの１サンプルデータ期間遅延され
たサンプルデータと比較される。これにより、一致回路
５６からは、第１，第２のサンプルデータが一致したと
きとその次の第２，第３のサンプルデータが一致したと
きとでの２クロック期間“Ｈ”の信号が出力されるが、
この“Ｈ”の信号の出力タイミングは、一致回路５４か
ら出力される“Ｈ”の信号よりも１サンプルデータ期間
遅れている。つまり、一致回路５４からは入力されるデ
ィジタルオーディオ信号ｇでの上記第２，第３のサンプ
ルデータの期間に“Ｈ”の信号が出力されるが、一致回
路５６からは入力されるディジタルオーディオ信号ｇで
の上記第３のサンプルデータとその次のサンプルデータ
との期間に“Ｈ”の信号が出力されることになる。

【００７４】一致検出回路５４，５６の出力信号はＡＮ
Ｄゲート５７に供給される。そして、これら一致検出回
路５４，５６の出力信号が同時に“Ｈ”となる期間、
“Ｈ”の検出信号を出力する。ここで、一致検出回路５
４，５６の出力信号の“Ｈ”期間のタイミングは上記の
通りであるから、ＡＮＤゲート５７から出力される検出
信号は、入力されるディジタルオーディオ信号ｇでの上
記第３のサンプルデータの期間に“Ｈ”となる。この
“Ｈ”期間が冗長ビットＲの期間として、データバッフ
ァ（図１に示すデータバッファ１１に対応するもの）に
供給される。

【００７５】なお、上記のように、ｎを２以上の整数と
して、１０００×ｎサンプルデータ毎に（ｎ＋１）個の
同じサンプルデータが繰り返し、そのうちの後のｎ個の
サンプルデータが冗長ビットＲとする場合には、図７に
おいて、直列接続されるレジスタの個数をｎ個とし、各
レジスタ毎にその入出力サンプルデータを比較する一致
回路とこれら一致回路の出力を入力とする１つＡＮＤゲ
ートとで構成すればよい。

【００７６】図６に示したパターン検出回路を、図３に
おいて、パターン検出回路２３として使用することがで
きる。この場合には、先に説明した冗長ビットＲが固定
ビットパターンである場合と動作が同じである。

【００７７】また、図７に示したパターン検出回路を、
図３において、パターン検出回路２３として使用するこ
とができる。この場合には、４８．０４８ｋＨｚのサン
プリング周波数のディジタルオーディオ信号ｇの２００
０サンプルデータ毎に２個の冗長ビットＲが付加され、
そのうちの後の方の冗長ビットＲのタイミングでパター
ン検出回路２３から検出信号が出力され、このタイミン
グでカウンタ２７がリセットされるのであるが、カウン
タ２７としては、例えば、ＡＮＤゲート２６の出力によ
ってリセットされる２００２進カウンタとこの２００２
進カウンタのカウント値が２０００１と０とで“Ｈ”の
信号を出力するデコーダで構成することができ、この
“Ｈ”の信号がディジタルオーディオ信号ｇでの２つの
冗長ビットＲのタイミングに一致する。

【００７８】なお、一般に、ｎを２以上の整数として、
４８．０４８ｋＨｚのサンプリング周波数のディジタル
オーディオ信号ｇの１０００×ｎサンプルデータ毎にｎ
個の冗長データＲ１が付加されている場合、上記のよう
に最後のｎ個目の冗長ビットＲのタイミングでパターン
検出回路２３から検出信号が得られ、従って、このタイ
ミングでカウンタ２７がリセットされるのであるが、こ
の場合のカウンタ２７としては、例えば、ＡＮＤゲート
２６の出力によってリセットされる１００１×ｎ進カウ
ンタとこの１００１×ｎ進カウンタのカウント値が（１
０００×ｎ＋１）から次に０となるまでの期間“Ｈ”の
信号を出力するデコーダで構成すればよい。

【００７９】また、このことは、ｎを２以上の整数とし
て、４８．０４８ｋＨｚのサンプリング周波数のディジ
タルオーディオ信号ｇの１０００×ｎサンプルデータ毎
にこのサンプルデータには関係ないｎ個の固定ビットパ
ターンの冗長データＲ１が付加されている場合でも、同
様である。この場合には、パターン検出回路２３として
は、図７でのレジスタや一致回路を、上記のように、値
ｎに応じた個数だけ設ければ設ければよいが、冗長ビッ
トＲをこれが付加される位置の直前のサンプルデータと
同じビットパターンとする上記の場合に比べて同じビッ
トパターンの繰り返し回数が１回少ないため、レジスタ
や一致回路の個数も１つずつ少なくしてパターン検出回
路２３を構成することができる。

【００８０】以上のことは、各サンプルデータや冗長ビ
ットＲが直列ビットで構成される場合にも適用できる。
勿論、この場合には、パターン検出回路２３において
は、例えば１６ビットのサンプルデータとこれを１サン
プルデータ期間遅延した１６ビットのサンプルデータと
を、レジスタなどによって直並列変換した後、各ビット
毎の排他的論理和によって一致をみることになる。

【００８１】図８は図１における冗長ビット生成回路５
の他の具体例を示すブロック図であって、６１はサンプ
ルデータの入力端子、６２は演算回路、６３は固定パタ
ーン発生回路、６４は冗長ビットＲの出力端子である。

【００８２】この具体例は、冗長ビットＲとして、これ
が付加される位置の直前のディジタルオーディオ信号の
サンプルデータに所定の演算を行なって生成するように
したものである。

【００８３】図８において、図１のデータバッファ３か
ら出力されるサイプリング周波数４８．０４８ｋＨｚの
ディジタルオーディオ信号ｃ（図２）のサンプルデータ
が入力端子６１から入力され、演算回路６２に供給され
る。演算回路６２では、入力された順次のサンプルデー
タと固定パターン発生回路６３からの固定ビットパター
ンとで所定の演算処理がなされ、冗長ビットＲが生成さ
れる。かかる冗長ビットＲが図１のセレクタ６で選択さ
れてサンプリング周波数４８．０４８ｋＨｚのディジタ
ルオーディオ信号ｃに所定の周期で付加されるが、この
付加された冗長ビットＲは、その付加位置の直前のサン
プルデータと固定ビットパターンとを所定の演算処理さ
れて得られたものである。

【００８４】このように、冗長ビットＲとして、その付
加位置の直前のディジタルオーディオ信号のサンプルデ
ータに所定の演算を行なったものとすると、この演算を
適当に選ぶことにより、冗長ビットＲの誤検出が生じに
くくなるとともに、万一冗長ビットＲの挿入位置を誤検
出しても、重大な異常音の発生を防止できる。ここで
は、所定の演算として、冗長ビットＲの付加位置の直前
のディジタルオーディオ信号のサンプルデータと固定ビ
ットパターンとのモジュロ２の加算を行なうものとす
る。しかし、勿論、かかる演算としては、通常の加減，
乗除演算などとすることもできるし、また、例えば、隣
り合う２つのサンプルデータでの演算により冗長ビット
Ｒを発生させてもよいが、いずれにしても、再生時に、
逆演算を行なうことにより、特定のビットパターンが周
期的に現われるのがよい。

【００８５】その中でも、冗長ビットＲの付加位置の直
前のディジタルオーディオ信号のサンプルデータと固定
ビットパターンとでモジュロ２の加算を行なう演算で
は、演算による桁落ちや溢れが発生するおそれもなく、
また、逆演算により、２つのサンプルデータで連続した
同一のビットパターンが発生して冗長ビットＲを検出す
ることができるし、隣り合う２サンプル間でモジュロ２
の加算を行なうと、冗長ビットＲの生成のために用いた
所定の固定ビットパターンが現われるのを検出すること
もできる。これらが検出できると、先に説明したのと同
様の方法により、冗長ビットＲの除去が行なえる。

【００８６】以上のことは、冗長ビットＲを複数個繰り
返して挿入する場合に適用できることは言うまでもな
い。

【００８７】図９は図８における演算回路６２の一具体
例を示す構成図であって、７１は１ビット分のデータ入
力端子、７２は１ビット分の固定パターンの入力端子、
７３は排他的論理和ゲート、７４は１ビット分の冗長ビ
ットＲの出力端子である。

【００８８】この具体例は、所定の演算として、冗長ビ
ットＲが付加される位置の直前のディジタルオーディオ
信号のサンプルデータに固定パターン発生回路６３から
の固定ビットパターンをモジュロ２の加算とするもので
ある。

【００８９】図９において、入力端子７１，７２、排他
的論理和ゲート７３及び出力端子７４が１ビットに対す
る処理部を構成しており、ディジタルオーディオ信号ｃ
の量子化ビット数が１６ビットである場合には、かかる
処理部が１６個並列に設けられ、サンプルデータの各ビ
ットを独立に処理する。図示する処理部は最上位ビット
の処理部とする。

【００９０】入力端子７１からディジタルオーディオ信
号ｃのサンプルデータの最上位ビットが入力されると、
固定ビットパターンのこれに対応した最上位ビットが入
力端子７２から同時に入力され、夫々排他的論理和ゲー
ト７３に供給される。排他的論理和ゲート７３では、こ
れら最上位ビットが排他的論理和、即ち、モジュル２の
加算が行なわれ、その加算結果が冗長ビットＲの最上位
ビットとして出力端子７４から出力される。

【００９１】同様にして、ディジタルオーディオ信号の
サンプルデータの各ビットがこれに対応する固定ビット
パターンのビットとモジュロ２の加算処理がなされ、こ
のようにして、冗長ビットＲが得られる。

【００９２】図８における固定パターン発生回路６３
は、図１で先に説明したように、単純に各ビット毎の電
源またはグランドへのプルアップ、プルダウンで実現で
きる。

【００９３】このようして、図８の演算回路６２で得ら
れた冗長ビットＲは出力端子６４を介して図１でのセレ
クタ６に供給される。この冗長ビットＲのディジタルオ
ーディオ信号ｃでの付加位置は図２（ｃ）に示すサンプ
ルデータＤ１０００のタイミングであり、制御回路４に
よってセレクタ６の動作を制御することにより、かかる
冗長ビットＲがサンプルデータＤ１０００の部分に挿入
されて図２（ｅ）に示すディジタルオーディオ信号が得
られる。

【００９４】ここでも、図４で説明したのと同様に、例
えば１０００サンプルデータ毎に１つの冗長ビットＲを
挿入するのではなく、２０００サンプルデータ毎に２つ
の冗長ビットＲを挿入する場合にも、同様にして、制御
回路４からデータバッファ３に供給される出力クロック
ｄを２０００クロック毎に２クロック停止させるように
すればよい。これは、これを拡張して多くの冗長ビット
Ｒを挿入することもできる。

【００９５】図８に示した固定パターン発生回路５に対
しても、再生側での冗長ビット検出回路９（図１）は、
基本的には、図３の構成を採ることができる。しかし、
図３におけるパターン検出回路２３は、冗長ビットＲが
上記の演算によって得られたものであるから、図６、図
７で示した構成とは異なる。

【００９６】図１０は１０００サンプルデータ毎に１つ
の冗長ビットＲが付加されたディジタルオーディオ信号
ｇに対するパターン検出回路２３の一具体例を示すブロ
ック図であって、８１はサンプルデータの入力端子、８
２はクロックの入力端子、８３はレジスタ、８４は一致
検出回路、８５は逆演算回路、８６は検出信号の出力端
子である。

【００９７】また、図１１は２０００サンプルデータ毎
に２つの冗長ビットＲが付加されたディジタルオーディ
オ信号ｇに対するパターン検出回路２３の一具体例を示
すブロック図であって、９１はデータの入力端子、９２
はクロックの入力端子、９３，９５はレジスタ、９４，
９７は一致検出回路、９６は演算回路、９８はＡＮＤゲ
ート、９９は検出信号の出力端子である。

【００９８】図１０において、図１のデコーダ８からの
冗長ビットＲを含むディジタルオーディオ信号はデータ
入力端子８１から入力され、入力端子８２から入力され
る４８．０４８ｋＨｚの周波数のクロックｈによって１
６ビット並列のレジスタ８３に取り込まれ、１サンプル
データ分時間遅れしたディジタルオーディオ信号が得ら
れる。また、このディジタルオーディオ信号ｇは逆演算
回路８５にも供給され、図８での演算回路６２とは逆の
演算がなされる。従って、通常、逆演算回路８５はディ
ジタルオーディオ信号ｇの各サンプルデータを演算して
全く誤ったサンプルデータとするが、冗長ビットＲで
は、これをその付加位置の直前のサンプルデータと等し
いサンプルデータに復元する。

【００９９】レジスタ８３から出力される１サンプルデ
ータ分時間遅れしたサンプルデータと逆演算回路８５の
出力とは一致回路８４で比較される。逆演算回路８５か
ら上記のように冗長ビットＲから復元されたサンプルデ
ータが供給されると、レジスタ８３からは冗長ビットＲ
の１つ前のサンプルビットが供給され、これらは一致す
るから、この期間一致回路８４から検出信号が得られる
ことになる。この検出信号は出力端子８６から図３のカ
ウンタ２４，２５、ＡＮＤゲート２６に供給される。

【０１００】なお、一致回路８４は、図６での一致回路
４４と同様の構成とすることができる。

【０１０１】図１１においては、入力端子９１，９２、
レジスタ９３、一致回路９４の部分は図１０の構成に相
当するが、この部分で逆演算回路８５は用いられず、直
接入力端子９１からのディジタルオーディオ信号ｇを一
致回路９４に供給している。これより、ディジタルオー
ディオ信号ｇの２０００サンプルデータ毎に２個の同じ
ビットパターンの冗長ビットＲが付加されているから、
一致回路９４からは、このディジタルオーディオ信号ｇ
の連続した２個の冗長ビットＲのうちの後の方の冗長ビ
ットＲの期間に“Ｈ”の信号が得られる。

【０１０２】レジスタ９３で１サンプルデータ分時間遅
延されたディジタルオーディオ信号は一致回路９７に供
給され、また、このレジスタ９３で１サンプルデータ分
時間遅延されたディジタルオーディオ信号はレジスタ９
５でさらに１サンプルデータ分遅延され、逆演算回路９
６で演算処理されて一致回路９７に供給される。この演
算回路９６は、図８における固定パターン発生回路６３
からの固定ビットパターンと同じ固定ビットパターンが
供給されて図８における演算回路６２と同じ演算処理を
行なう。従って、演算回路９６から出力されるディジタ
ルオーディオ信号では、レジスタ９３からのディジタル
オーディオ信号での冗長ビットＲと同じ冗長ビットが同
じタイミングで含まれることになる。

【０１０３】このタイミングで一致回路９７から“Ｈ”
の信号が得られる。また、この“Ｈ”の信号と一致回路
９４から出力される“Ｈ”の信号とのタイミングも一致
し、従って、このタイミングでＡＮＤゲート９８から
“Ｈ”の検出信号が得られる。この検出信号はディジタ
ルオーディオ信号ｇの連続した２個の冗長ビットＲのう
ちの後の方の冗長ビットＲの期間に一致しており、出力
端子９９から図３のカウンタ２４，２５、ＡＮＤゲート
２６に供給される。

【０１０４】なお、冗長ビットＲの個数が３以上の場合
には、図１１において、レジスタ９５，演算回路９６及
び一致回路９７で構成される部分を冗長ビットＲの個数
に応じて増やせばよい。この場合、この構成部分を前段
の構成部分のレジスタ９５に直列に接続する。

【０１０５】また、図１１において、レジスタ９３から
のディジタルオーディオ信号を図１０での逆演算回路８
５と同様の逆演算回路で演算して一致回路９７に供給
し、また、レジスタ９５の出力ディジタルオーディオ信
号を直接一致回路９７に供給するようにしても、同様の
効果が得られる。

【０１０６】さらに、図１０において、レジスタ８３と
一致回路８４との間に図１１での演算回路９６と同様の
演算回路を設け、かつ、逆演算回路８５を省いて入力デ
ィジタルオーディオ信号ｇを直接一致回路８４に供給す
るようにしてもよい。

【０１０７】さらに、所定の演算として、冗長ビットＲ
の付加位置の直前のディジタルオーディオ信号のサンプ
ルデータに固定ビットパターンをモジュロ２の加算とす
る場合には、図３におけるパターン検出回路２３の前段
に図１２に示す回路を設けるだけで冗長ビットＲを検出
することができる。但し、図１２において、１０１はデ
ィジタルオーディオ信号ｇの入力端子、１０２はクロッ
クｈの入力端子、１０３は図１０でのレジスタ８３など
と同様の構成の１６ビットのレジスタ、１０４は図９に
示したのと同様の構成をなすＭＯＤ２加算回路であり、
１０５はパターン出力端子であり、図３におけるパター
ン検出回路２３の入力端子２１に接続される。

【０１０８】ディジタルオーディオ信号ｇに付加されて
いる冗長ビットＲは、その直前のサンプルデータに所定
の固定ビットパターンをモジュロ２加算されたものであ
るので、再生時、この冗長ビットＲとその直前のサンプ
ルデータをモジュロ２加算すると、元の所定の固定ビッ
トパターンが得られる。従って、レジスタ１０３の入出
力となる隣り合う２つのサンプルデータのモジュロ２加
算をモジュロ２加算回路１０４で行なうと、その出力か
らは、冗長ビット挿入位置で、冗長ビットＲの生成のた
めに固定ビットパターンが得られる。かかる固定ビット
パターンを出力端子１０５から図３でのかかる固定ビッ
トパターンと同じ参照ビットパターンが設定されている
パターン検出回路２３に供給することにより、先に説明
した動作でもって、図３に示した冗長ビット検出回路か
ら冗長ビットＲの挿入位置を表わす検出信号が得られる
ことになる。

【０１０９】

【発明の効果】以上説明したように、本発明によると、
簡単な回路構成で、伝送容量のより高い伝送路でそれよ
り低い容量の信号を、完全に情報内容そのものに変化を
与えることなく、伝送あるいは記録再生できるようにな
る。

【０１１０】また、本発明によると、例えば、４８．０
４８ｋＨｚのサンプリング周波数の信号記録容量を持つ
記録装置で、４８ｋＨｚのサンプリング周波数のディジ
タルオーディオ信号を記録し、これをそのまま４８．０
４８ｋＨｚのサンプリング周波数で再生しても、重大な
異常音が発生しない。

【図面の簡単な説明】

【図１】本発明による信号処理方式及び装置の一実施例
を示すブロック図である。

【図２】図１における各部の信号を示すタイミングチャ
ートである。

【図３】図１における冗長ビット検出回路の一具体例を
示すブロック図である。

【図４】本発明による信号処理方式及び装置の他の実施
例を示すブロック図である。

【図５】図４における各部の信号を示すタイミングチャ
ートである。

【図６】図３におけるパターン検出回路の一具体例を示
すブロック図である。

【図７】図３におけるパターン検出回路の他の具体例を
示すブロック図である。

【図８】図１における冗長ビット生成回路の他の具体例
を示すブロック図である。

【図９】図８における演算回路の一具体例を示す構成図
である。

【図１０】図３におけるパターン検出回路のさらに他の
具体例を示すブロック図である。

【図１１】図３におけるパターン検出回路のさらに他の
具体例を示すブロック図である。

【図１２】図１における冗長ビット生成回路のさらに他
の具体例の要部を示すブロック図である。

【符号の説明】

１ ディジタルオーディオ信号の入力端子 ２ クロックの入力端子 ３ データバッファ ４ 制御回路 ５ 冗長ビット生成回路 ６ セレクタ ７ エンコーダ ８ デコーダ ９ 冗長ビット検出回路 １０ 制御回路 １１ データバッファ １２ データ出力回路 １３ ディジタルオーディオ信号の出力端子 １４ クロックの出力端子

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１の伝送速度で入力されるディジタル
   情報信号を該第１の伝送速度より大きい第２の伝送速度
   で伝送または記録再生し、再び該第１の伝送速度で出力
   する信号処理方式において、 該第１の伝送速度と該第２の伝送速度との整数比をＲ
   １：Ｒ２とし、該第１の伝送速度のディジタル情報信号
   のＲ１×ｎビット（但し、ｎは正の整数）毎に、（Ｒ２
   −Ｒ１）×ｎビットの所定の規則に基づく冗長ビットを
   挿入して該第２の伝送速度のディジタル情報信号を構成
   し、 伝送または記録再生後、該冗長ビットを検出除去して再
   び該第１の伝送速度のディジタル情報信号に戻すことを
   特徴とする信号処理方式。
2. 【請求項２】 請求項１において、 前記正の整数ｎは、前記第１の伝送速度のディジタル情
   報信号でのワードを構成するビット数に等しい値とし、 前記整数比Ｒ１：Ｒ２は、最も簡単な整数比とすること
   を特徴とする信号処理方式。
3. 【請求項３】 請求項１または２において、 前記冗長ビットは、予め定めた固定ビットパターンであ
   ることを特徴とする信号処理方式。
4. 【請求項４】 請求項１または２において、 前記冗長ビットは、前記第１の伝送速度のディジタル情
   報信号での前記冗長ビット挿入位置の直前の（Ｒ２−Ｒ
   １）×ｎビットの繰返しビットパターンであることを特
   徴とする信号処理方式。
5. 【請求項５】 請求項１または２において、 前記冗長ビットは、前記第１の伝送速度のディジタル情
   報信号での前記冗長ビット挿入位置の直前の（Ｒ２−Ｒ
   １）×ｎビットを所定の演算処理して得られるビットパ
   ターンであることを特徴とする信号処理方式。
6. 【請求項６】 請求項１または２において、 前記冗長ビットは、前記第１の伝送速度のディジタル情
   報信号での前記冗長ビット挿入位置の直前のｎビットの
   パターンを（Ｒ２−Ｒ１）回繰り返したビットパターン
   であることを特徴とする信号処理方式。
7. 【請求項７】 請求項１または２において、 前記冗長ビットは、前記第１の伝送速度のディジタル情
   報信号での前記冗長ビット挿入位置の直前のｎビットを
   所定の演算処理して得られるビットパターンであること
   を特徴とする信号処理方式。
8. 【請求項８】 第１の伝送速度で入力されるディジタル
   情報信号を該第１の伝送速度より大きい第２の伝送速度
   で伝送または記録再生し、再び該第１の伝送速度で出力
   する信号処理装置において、 該第１の伝送速度と該第２の伝送速度との整数比をＲ
   １：Ｒ２とし、（Ｒ２−Ｒ１）×ｎビット（但し、ｎは
   正の整数）の所定の規則に基づく冗長ビットを発生する
   冗長ビット発生手段と、 該冗長ビットを該第１の伝送速度のディジタル情報信号
   のＲ１×ｎビット毎に挿入して該第２の伝送速度のディ
   ジタル情報信号を構成する冗長ビット挿入手段と、 該第２の伝送速度のディジタル情報信号の伝送または記
   録再生後に、挿入された該冗長ビットを検出する冗長ビ
   ット検出手段と、 検出された該冗長ビットを除去して再び該第１の伝送速
   度のディジタル情報信号に戻す冗長ビット除去手段とを
   備えたことを特徴とする信号処理装置。
9. 【請求項９】 請求項８において、 伝送されるディジタル情報がｎビット単位で意味を持つ
   ワードにより構成される場合、 前記冗長ビット発生手段は、前記正の整数ｎを前記第１
   の伝送速度のディジタル情報信号でのワードを構成する
   ビット数に等しい値とし、前記整数比Ｒ１：Ｒ２が最も
   簡単な整数比となるときの（Ｒ２−Ｒ１）×ｎビットの
   前記冗長ビットを構成することを特徴とする信号処理装
   置。
10. 【請求項１０】 請求項８または９において、 前記冗長ビット発生手段は、前記冗長ビットとして、予
    め定めた（Ｒ２−Ｒ１）×ｎビットの固定ビットパター
    ンを発生することを特徴とする信号処理装置。
11. 【請求項１１】 請求項８または９において、 前記冗長ビット発生手段は、前記冗長ビットとして、前
    記第１の伝送速度のディジタル情報信号での前記冗長ビ
    ット挿入位置の直前の（Ｒ２−Ｒ１）×ｎビットのビッ
    トパターンと同一のビットパターンを発生することを特
    徴とする信号処理装置。
12. 【請求項１２】 請求項８または９において、 前記冗長ビット発生手段は、前記第１の伝送速度のディ
    ジタル情報信号での前記冗長ビット挿入位置の直前の
    （Ｒ２−Ｒ１）×ｎビットを所定の演算処理して得られ
    るビットパターンの前記冗長ビットを発生する演算手段
    を有することを特徴とする信号処理装置。
13. 【請求項１３】 請求項８または９において、 前記冗長ビット発生手段は、前記冗長ビットとして、前
    記第１の伝送速度のディジタル情報信号での前記冗長ビ
    ット挿入位置の直前のｎビットのパターンと同一のビッ
    トパターンを（Ｒ２−Ｒ１）回繰り返して発生すること
    を特徴とする信号処理装置。
14. 【請求項１４】 請求項８または９において、 前記冗長ビット発生手段は、前記第１の伝送速度のディ
    ジタル情報信号での前記冗長ビット挿入位置の直前のｎ
    ビットを所定の演算処理し、（Ｒ２−Ｒ１）×ｎビット
    のビットパターンの前記冗長ビットを発生する演算手段
    を有することを特徴とする信号処理装置。