JPH07281956A - 順序付け改良型コヒーレンシ技法 - Google Patents
順序付け改良型コヒーレンシ技法Info
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- JPH07281956A JPH07281956A JP7028067A JP2806795A JPH07281956A JP H07281956 A JPH07281956 A JP H07281956A JP 7028067 A JP7028067 A JP 7028067A JP 2806795 A JP2806795 A JP 2806795A JP H07281956 A JPH07281956 A JP H07281956A
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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- Memory System (AREA)
Abstract
(57)【要約】
【目的】 ハ゛ス(112)、メイン・メモリ(115)、ハ゛ス上で受け取っ
たトランサ゛クションに応答するメイン・メモリ制御装置(114)、及びハ゛ス
に接続されたフ゜ロセッサ・モシ゛ュールの集合(116,120)を有するシス
テム(100)で使用されるコヒーレンシ技法を提供する。 【構成】 各フ゜ロセッサ・モシ゛ュールはキャッシュ・メモリ(166,170)を有
し、ハ゛ス上で他のフ゜ロセッサ・モシ゛ュール、及びメイン・メモリ制御装置
にコヒーレント・トランサ゛クションを送ることができる。各フ゜ロセッサ・モシ゛
ュールはハ゛ス上でコヒーレント・トランサ゛クションが発行されたことを検出
し、そのコヒーレント・トランサ゛クションのそれぞれに対してキャッシュ・コヒ
ーレンシ検査を実行する。各フ゜ロセッサ・モシ゛ュールはハ゛ス上で発行さ
れた全てのトランサ゛クションを記憶し、先入れ先出しの順でそ
のトランサ゛クションに関するコヒーレンシ検査を実行するためのコヒーレン
シ待ち行列(164,168)を有する。モシ゛ュールがハ゛ス上にコヒーレント・
トランサ゛クションを送ると、モシ゛ュールは自身のトランサ゛クションを自身の
コヒーレンシ待ち行列に置く。
たトランサ゛クションに応答するメイン・メモリ制御装置(114)、及びハ゛ス
に接続されたフ゜ロセッサ・モシ゛ュールの集合(116,120)を有するシス
テム(100)で使用されるコヒーレンシ技法を提供する。 【構成】 各フ゜ロセッサ・モシ゛ュールはキャッシュ・メモリ(166,170)を有
し、ハ゛ス上で他のフ゜ロセッサ・モシ゛ュール、及びメイン・メモリ制御装置
にコヒーレント・トランサ゛クションを送ることができる。各フ゜ロセッサ・モシ゛
ュールはハ゛ス上でコヒーレント・トランサ゛クションが発行されたことを検出
し、そのコヒーレント・トランサ゛クションのそれぞれに対してキャッシュ・コヒ
ーレンシ検査を実行する。各フ゜ロセッサ・モシ゛ュールはハ゛ス上で発行さ
れた全てのトランサ゛クションを記憶し、先入れ先出しの順でそ
のトランサ゛クションに関するコヒーレンシ検査を実行するためのコヒーレン
シ待ち行列(164,168)を有する。モシ゛ュールがハ゛ス上にコヒーレント・
トランサ゛クションを送ると、モシ゛ュールは自身のトランサ゛クションを自身の
コヒーレンシ待ち行列に置く。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ・システ
ムに関し、より詳しくは、１つ以上のプロセッサがキャ
ッシュ・メモリを備える共用メモリ多重プロセッサ・コン
ピュータに関する。
ムに関し、より詳しくは、１つ以上のプロセッサがキャ
ッシュ・メモリを備える共用メモリ多重プロセッサ・コン
ピュータに関する。
【０００２】
【従来の技術】コンピュータ・システムは通常、プロセ
ッサ、メモリ、及び入出力装置のような複数の構成要
素、及び２つ以上の構成要素間において情報を転送する
ための共用バスを備えている。これらの構成要素は通
常、それぞれ、１つ以上のプロセッサ、メモリ、及び入
出力装置を含むことが可能な、構成要素モジュールの形
態でバスに接続されている。情報はバス「サイクル」の間
に、構成要素モジュール間においてバス上で送られる
が、各バス・サイクルは、その間にモジュールがバスの
制御を有し、バス上で限られた量の情報を転送、又は駆
動することができる期間である。所定のサイクルの間に
バスの制御を有するモジュールは、バス所有者と呼ばれ
る。
ッサ、メモリ、及び入出力装置のような複数の構成要
素、及び２つ以上の構成要素間において情報を転送する
ための共用バスを備えている。これらの構成要素は通
常、それぞれ、１つ以上のプロセッサ、メモリ、及び入
出力装置を含むことが可能な、構成要素モジュールの形
態でバスに接続されている。情報はバス「サイクル」の間
に、構成要素モジュール間においてバス上で送られる
が、各バス・サイクルは、その間にモジュールがバスの
制御を有し、バス上で限られた量の情報を転送、又は駆
動することができる期間である。所定のサイクルの間に
バスの制御を有するモジュールは、バス所有者と呼ばれ
る。
【０００３】構成要素モジュールは、一般に、「読み取
り」及び「書き込み」トランザクションのような、完了に
１サイクル以上を要する「トランザクション」の形態で、
バスを介して、互いに通信を行う。例えば、典型的な読
み取りトランザクションの場合、あるモジュールは、バ
ス上で、メイン・メモリ制御装置、又は獲得する必要の
あるデータを識別し、かつ識別されたデータを送るよう
に要求する別のモジュールに信号を送る。次に、応答モ
ジュールが、その要求を処理し、１つ、又は以降の複数
サイクルの間にそのデータをリターンする。従来の多く
のバスは、応答が必ずしも要求の直後とは限らない、
「分割トランザクション」に適応する。例えば、モジュー
ルは読み取りトランザクションを開始した後、バスの制
御を放棄し、応答モジュールが、要求されたデータをリ
ターンする準備ができるまで、他の目的にバスを使用す
ることを可能にする。この時点で応答モジュールは、バ
スの制御を獲得し、要求されたデータを要求モジュール
に送る。
り」及び「書き込み」トランザクションのような、完了に
１サイクル以上を要する「トランザクション」の形態で、
バスを介して、互いに通信を行う。例えば、典型的な読
み取りトランザクションの場合、あるモジュールは、バ
ス上で、メイン・メモリ制御装置、又は獲得する必要の
あるデータを識別し、かつ識別されたデータを送るよう
に要求する別のモジュールに信号を送る。次に、応答モ
ジュールが、その要求を処理し、１つ、又は以降の複数
サイクルの間にそのデータをリターンする。従来の多く
のバスは、応答が必ずしも要求の直後とは限らない、
「分割トランザクション」に適応する。例えば、モジュー
ルは読み取りトランザクションを開始した後、バスの制
御を放棄し、応答モジュールが、要求されたデータをリ
ターンする準備ができるまで、他の目的にバスを使用す
ることを可能にする。この時点で応答モジュールは、バ
スの制御を獲得し、要求されたデータを要求モジュール
に送る。
【０００４】多くのコンピュータ・システムでは、シス
テム上で稼働するソフトウェアは、メイン・メモリを共
用する２つ以上のメイン・プロセッサ・モジュールによっ
て実行される。メイン・プロセッサは通常、共用バスに
直接接続されている。メイン・メモリは通常、メイン・メ
モリ制御装置を介してバスに接続されている。プロセッ
サがメイン・メモリからデータを読み取り、又はメイン・
メモリにデータを書き込む場合、プロセッサはメイン・
メモリ制御装置と通信を行わなければならない。このタ
イプのシステムは、しばしば「共用メモリ多重プロセッ
サ」システムと呼ばれる。
テム上で稼働するソフトウェアは、メイン・メモリを共
用する２つ以上のメイン・プロセッサ・モジュールによっ
て実行される。メイン・プロセッサは通常、共用バスに
直接接続されている。メイン・メモリは通常、メイン・メ
モリ制御装置を介してバスに接続されている。プロセッ
サがメイン・メモリからデータを読み取り、又はメイン・
メモリにデータを書き込む場合、プロセッサはメイン・
メモリ制御装置と通信を行わなければならない。このタ
イプのシステムは、しばしば「共用メモリ多重プロセッ
サ」システムと呼ばれる。
【０００５】プロセッサ・モジュール、又は入出力モジ
ュールは、モジュールによる迅速なアクセスに備えて、
頻繁に使用されるデータ値を記憶するキャッシュ・メモ
リを備えることも可能である。通常、キャッシュ・メモ
リは、頻繁に使用されるデータ、及びこれらのデータ項
目が記憶されているメイン・メモリのアドレスの両方を
記憶している。モジュールが、メモリのアドレスからデ
ータをシークする場合、そのデータに関連するアドレス
を使用して、キャッシュ・メモリからデータを要求す
る。キャッシュ・メモリは、そのアドレスに関連したデ
ータを保持しているかどうかを確かめるために検査を行
う。保持していれば、キャッシュ・メモリは、要求され
たデータを直接プロセッサにリターンすることが可能で
ある。キャッシュ・メモリが所望の情報を含んでいない
場合(即ち、「キャッシュ・ミス」が生じている場合)、通
常のメモリ・アクセスが生じる。キャッシュ・メモリは通
常、メイン・メモリ(一般的にはRAM)のアクセスが、マイ
クロプロセッサの速度に比較して遅い場合に有効であ
る。キャッシュ・メモリは、メインRAMメモリより高速で
ある。
ュールは、モジュールによる迅速なアクセスに備えて、
頻繁に使用されるデータ値を記憶するキャッシュ・メモ
リを備えることも可能である。通常、キャッシュ・メモ
リは、頻繁に使用されるデータ、及びこれらのデータ項
目が記憶されているメイン・メモリのアドレスの両方を
記憶している。モジュールが、メモリのアドレスからデ
ータをシークする場合、そのデータに関連するアドレス
を使用して、キャッシュ・メモリからデータを要求す
る。キャッシュ・メモリは、そのアドレスに関連したデ
ータを保持しているかどうかを確かめるために検査を行
う。保持していれば、キャッシュ・メモリは、要求され
たデータを直接プロセッサにリターンすることが可能で
ある。キャッシュ・メモリが所望の情報を含んでいない
場合(即ち、「キャッシュ・ミス」が生じている場合)、通
常のメモリ・アクセスが生じる。キャッシュ・メモリは通
常、メイン・メモリ(一般的にはRAM)のアクセスが、マイ
クロプロセッサの速度に比較して遅い場合に有効であ
る。キャッシュ・メモリは、メインRAMメモリより高速で
ある。
【０００６】各プロセッサがキャッシュ・メモリを有す
る共用メモリ多重プロセッサにおいて、この状況は多少
複雑になる。こうしたシステムにおいて、特定のトラン
ザクションに必要とされるデータは、１つ以上のキャッ
シュ・メモリ、及び/又はメイン・メモリに記憶されう
る。プロセッサによって操作されてきた、キャッシュ・
メモリ内のデータは、メイン・メモリに記憶されている
値とは異なる値を生じる可能性がある。一般に、これら
のプロセッサ上で稼働するソフトウェアは、特定のアド
レスに関連したデータに関して、その最新の値を使用し
なければならない。従って、プロセッサは、他のプロセ
ッサによって使用されていた可能性のあるデータをシー
クする毎に、プロセッサに提供されたデータが最新のも
のであることを保証するための処理「キャッシュ・コヒー
レンシ技法」を実施する必要がある。
る共用メモリ多重プロセッサにおいて、この状況は多少
複雑になる。こうしたシステムにおいて、特定のトラン
ザクションに必要とされるデータは、１つ以上のキャッ
シュ・メモリ、及び/又はメイン・メモリに記憶されう
る。プロセッサによって操作されてきた、キャッシュ・
メモリ内のデータは、メイン・メモリに記憶されている
値とは異なる値を生じる可能性がある。一般に、これら
のプロセッサ上で稼働するソフトウェアは、特定のアド
レスに関連したデータに関して、その最新の値を使用し
なければならない。従って、プロセッサは、他のプロセ
ッサによって使用されていた可能性のあるデータをシー
クする毎に、プロセッサに提供されたデータが最新のも
のであることを保証するための処理「キャッシュ・コヒー
レンシ技法」を実施する必要がある。
【０００７】典型的なコヒーレンシ技法では、モジュー
ルによってデータが要求されると、キャッシュ・メモリ
を有する各モジュールが、そのキャッシュ・メモリの「コ
ヒーレンシ検査」を行って、要求されたアドレスに関連
するデータを有しているかどうかを判定し、そのコヒー
レンシ検査の結果を報告する。各モジュールは通常、メ
イン・メモリ、及び他のキャッシュ・メモリに記憶されて
いる、同じアドレスに関連したデータについて、そのキ
ャッシュ・メモリに記憶されているデータの状況の記録
を保持し、報告する。例えば、モジュールは、そのデー
タが「専用」(即ち、データがそのモジュールだけに使用
可能である)か、又は「共用」(即ち、そのデータが、同時
に２つ以上のキャッシュ・メモリに存在し得る)かを報告
することが可能である。モジュールは又、そのデータが
「クリーン」(即ち、メイン・メモリに記憶されている同じ
アドレスに関連したデータと同じである)か、又は「ダー
ティ」(即ち、そのデータが、取得後に操作されている)
かを報告することも可能である。通常、所与のどの時点
においても、データの専用ダーティ・コピーは１つだけ
許可される。「コヒーレント・トランザクション」は、例
えばメモリ読み取りといった、要求されたプロセッサに
送るべきデータ源を決定するために、全てのメモリの検
査を要求する、任意のトランザクションである。
ルによってデータが要求されると、キャッシュ・メモリ
を有する各モジュールが、そのキャッシュ・メモリの「コ
ヒーレンシ検査」を行って、要求されたアドレスに関連
するデータを有しているかどうかを判定し、そのコヒー
レンシ検査の結果を報告する。各モジュールは通常、メ
イン・メモリ、及び他のキャッシュ・メモリに記憶されて
いる、同じアドレスに関連したデータについて、そのキ
ャッシュ・メモリに記憶されているデータの状況の記録
を保持し、報告する。例えば、モジュールは、そのデー
タが「専用」(即ち、データがそのモジュールだけに使用
可能である)か、又は「共用」(即ち、そのデータが、同時
に２つ以上のキャッシュ・メモリに存在し得る)かを報告
することが可能である。モジュールは又、そのデータが
「クリーン」(即ち、メイン・メモリに記憶されている同じ
アドレスに関連したデータと同じである)か、又は「ダー
ティ」(即ち、そのデータが、取得後に操作されている)
かを報告することも可能である。通常、所与のどの時点
においても、データの専用ダーティ・コピーは１つだけ
許可される。「コヒーレント・トランザクション」は、例
えばメモリ読み取りといった、要求されたプロセッサに
送るべきデータ源を決定するために、全てのメモリの検
査を要求する、任意のトランザクションである。
【０００８】コヒーレント・トランザクションは通常、
任意の有効なバス・サイクルの間に発行されうる。しか
し、モジュールの中には、内部的にビジー状態であり、
即時にそのトランザクションのコヒーレンシ検査を実施
できないものもあり、キャッシュ・コヒーレンシ検査を
完了するのに数サイクルを要する可能性がある。コヒー
レント・トランザクションが発行されうる速度に適応す
るため、モジュールが、コヒーレンシ検査が実行される
まで、コヒーレント・トランザクションを記憶するため
のキャッシュ・コヒーレンシ待ち行列を有する場合もあ
る。
任意の有効なバス・サイクルの間に発行されうる。しか
し、モジュールの中には、内部的にビジー状態であり、
即時にそのトランザクションのコヒーレンシ検査を実施
できないものもあり、キャッシュ・コヒーレンシ検査を
完了するのに数サイクルを要する可能性がある。コヒー
レント・トランザクションが発行されうる速度に適応す
るため、モジュールが、コヒーレンシ検査が実行される
まで、コヒーレント・トランザクションを記憶するため
のキャッシュ・コヒーレンシ待ち行列を有する場合もあ
る。
【０００９】各モジュールによって実行されたコヒーレ
ンシ検査の結果は分析され、データを要求したモジュー
ルに最新のデータが提供される。例えば、キャッシュ・
メモリに、要求されたデータのコピーがなければ、その
データはメイン・メモリから供給されることになる。モ
ジュールが専用ダーティ・コピーを有する場合、通常そ
のデータが供給される。そのデータが供給されると、各
モジュールは通常、そのキャッシュ・メモリ内のデータ
の状況を更新する。例えば、データの専用ダーティ・コ
ピーがメイン・メモリにコピーされると、それはクリー
ン・コピーとなる。
ンシ検査の結果は分析され、データを要求したモジュー
ルに最新のデータが提供される。例えば、キャッシュ・
メモリに、要求されたデータのコピーがなければ、その
データはメイン・メモリから供給されることになる。モ
ジュールが専用ダーティ・コピーを有する場合、通常そ
のデータが供給される。そのデータが供給されると、各
モジュールは通常、そのキャッシュ・メモリ内のデータ
の状況を更新する。例えば、データの専用ダーティ・コ
ピーがメイン・メモリにコピーされると、それはクリー
ン・コピーとなる。
【００１０】モジュール内のキャッシュ・コヒーレンシ・
ハードウェアにおける遅延によって、多重プロセッサ・
システムに順序問題を生じる可能性がある。上述のよう
に、ハードウェアは、要求された特定のデータ全てに関
して、最新バージョンのデータ供給を保証しなければな
らない。これは、高度にパイプライン化されたシステム
の場合、バス上で発行されたトランザクションに対する
応答遅延が避けられないために問題となる場合がある。
ハードウェアにおける遅延によって、多重プロセッサ・
システムに順序問題を生じる可能性がある。上述のよう
に、ハードウェアは、要求された特定のデータ全てに関
して、最新バージョンのデータ供給を保証しなければな
らない。これは、高度にパイプライン化されたシステム
の場合、バス上で発行されたトランザクションに対する
応答遅延が避けられないために問題となる場合がある。
【００１１】あるモジュールが特定データ・ラインのコ
ヒーレント読み取りを、別のモジュールが同じデータ・
ラインのダーティ・コピーをライト・バックするのとほぼ
同時に発行する場合、１つの問題が生じる可能性があ
る。ダーティ・コピーは最新であるため、それがコヒー
レント読み取りに応答して供給されるべきである。しか
し、前記書き込みが実行される前に、メモリが前記読み
取りに応答し、既にそのデータ・ラインが「引き渡されて
いる」ため、別のモジュール(即ち、データ・ラインのダ
ーティ・コピーをライト・バックするモジュール)が、コ
ヒーレンシ検査の実行時に競合(conflict)を検出しなか
った場合、最初の要求モジュールは、メモリから間違っ
た「失効(stale)」データを得ることになる。プロセッサ
が間違ったデータに基づいて操作を行う場合、この「順
序」問題によって、間違った結果を生じる可能性がある
のは明白である。
ヒーレント読み取りを、別のモジュールが同じデータ・
ラインのダーティ・コピーをライト・バックするのとほぼ
同時に発行する場合、１つの問題が生じる可能性があ
る。ダーティ・コピーは最新であるため、それがコヒー
レント読み取りに応答して供給されるべきである。しか
し、前記書き込みが実行される前に、メモリが前記読み
取りに応答し、既にそのデータ・ラインが「引き渡されて
いる」ため、別のモジュール(即ち、データ・ラインのダ
ーティ・コピーをライト・バックするモジュール)が、コ
ヒーレンシ検査の実行時に競合(conflict)を検出しなか
った場合、最初の要求モジュールは、メモリから間違っ
た「失効(stale)」データを得ることになる。プロセッサ
が間違ったデータに基づいて操作を行う場合、この「順
序」問題によって、間違った結果を生じる可能性がある
のは明白である。
【００１２】従来のシステムは、様々な技法を用いて上
記の順序問題を回避してきた。従来の技法には、それぞ
れ欠点がある。システムによっては、１回に１つのコヒ
ーレント・トランザクションしか発行できず、前のコヒ
ーレント・トランザクションについて全てのコヒーレン
シの報告が完了するまで、新しいコヒーレント・トラン
ザクションを発行することができないものもある。この
技法では、利用可能なバスの帯域幅を狭くする、従って
性能を制限するという犠牲を払って、適正な順序でトラ
ンザクションを処理し、最新のデータが供給されること
を保証している。
記の順序問題を回避してきた。従来の技法には、それぞ
れ欠点がある。システムによっては、１回に１つのコヒ
ーレント・トランザクションしか発行できず、前のコヒ
ーレント・トランザクションについて全てのコヒーレン
シの報告が完了するまで、新しいコヒーレント・トラン
ザクションを発行することができないものもある。この
技法では、利用可能なバスの帯域幅を狭くする、従って
性能を制限するという犠牲を払って、適正な順序でトラ
ンザクションを処理し、最新のデータが供給されること
を保証している。
【００１３】他のシステムでは、モジュールが、新しい
トランザクションを発行する前に、競合の可能性につい
て未完了のトランザクションを検査する必要がある。例
えば、プロセッサは、キャッシュ・ラインのライト・バッ
クを発行する前にチェックを行い、同じキャッシュ・ラ
インについて未完了のコヒーレント読み取りがないこと
を確認する。この制約は、潜在的なトランザクション発
行速度も低下させ、このため性能が制限され、かつモジ
ュールの複雑さが増すことになる。
トランザクションを発行する前に、競合の可能性につい
て未完了のトランザクションを検査する必要がある。例
えば、プロセッサは、キャッシュ・ラインのライト・バッ
クを発行する前にチェックを行い、同じキャッシュ・ラ
インについて未完了のコヒーレント読み取りがないこと
を確認する。この制約は、潜在的なトランザクション発
行速度も低下させ、このため性能が制限され、かつモジ
ュールの複雑さが増すことになる。
【００１４】従って、コヒーレント・トランザクション
が発行される速度を制限せず、かつ各モジュールが本来
の速度でキャッシュ・コヒーレンシ検査を処理できる、
パイプライン化分割トランザクション・バスのためのコ
ヒーレンシ技法が必要とされる。
が発行される速度を制限せず、かつ各モジュールが本来
の速度でキャッシュ・コヒーレンシ検査を処理できる、
パイプライン化分割トランザクション・バスのためのコ
ヒーレンシ技法が必要とされる。
【００１５】
【発明が解決しようとする課題】従って、本発明の課題
は、順序改良型のコヒーレンシ技法を提供することであ
る。
は、順序改良型のコヒーレンシ技法を提供することであ
る。
【００１６】本発明の別の課題は、トランザクションが
トランザクションの発行時間に基づいて順序付けされ
る、順序付けされたコヒーレンシ技法を提供することで
ある。
トランザクションの発行時間に基づいて順序付けされ
る、順序付けされたコヒーレンシ技法を提供することで
ある。
【００１７】本発明の更に別の課題は、コヒーレント・
トランザクションに過度の待ち時間を加えることのない
順序付けされたコヒーレンシ技法を提供することであ
る。
トランザクションに過度の待ち時間を加えることのない
順序付けされたコヒーレンシ技法を提供することであ
る。
【００１８】本発明の更に別の課題は、各モジュールが
本来のペースで、コヒーレンシ検査に応答することがで
きるような、順序付けされたコヒーレンシ技法を提供す
ることである。
本来のペースで、コヒーレンシ検査に応答することがで
きるような、順序付けされたコヒーレンシ技法を提供す
ることである。
【００１９】本発明のこれら、及びその他の課題は、本
発明、及び好的実施例に関する以下の詳細な説明、添付
図面、及び特許請求の範囲から当業者には明らかになろ
う。
発明、及び好的実施例に関する以下の詳細な説明、添付
図面、及び特許請求の範囲から当業者には明らかになろ
う。
【００２０】
【課題を解決するための手段】概して言えば、本発明
は、順序付けされたコヒーレンシ技法を実現するもので
ある。このコヒーレンシ技法は、バス、メイン・メモ
リ、バス上で受け取られるトランザクションに応答し
て、メイン・メモリにアクセスするためのメイン・メモリ
制御装置、及びバスに接続された複数のプロセッサ・モ
ジュールを有するシステムで使用される。各プロセッサ
・モジュールは、キャッシュ・メモリを有し、バス上で他
のプロセッサ・モジュール、及びメイン・メモリ制御装置
に対しコヒーレント・トランザクションを送ることが可
能である。各プロセッサ・モジュールは、バス上で発行
されるコヒーレント・トランザクションを検出するため
の手段、及びコヒーレント・トランザクションのそれぞ
れに関して、キャッシュ・コヒーレンシ検査を実行する
ための手段を備えている。各プロセッサ・モジュール
は、バス上で発行される全てのコヒーレント・トランザ
クションを記憶し、先入れ先出しの順で記憶されたトラ
ンザクションのコヒーレンシ検査を実行するためのコヒ
ーレンシ待ち行列を備えている。
は、順序付けされたコヒーレンシ技法を実現するもので
ある。このコヒーレンシ技法は、バス、メイン・メモ
リ、バス上で受け取られるトランザクションに応答し
て、メイン・メモリにアクセスするためのメイン・メモリ
制御装置、及びバスに接続された複数のプロセッサ・モ
ジュールを有するシステムで使用される。各プロセッサ
・モジュールは、キャッシュ・メモリを有し、バス上で他
のプロセッサ・モジュール、及びメイン・メモリ制御装置
に対しコヒーレント・トランザクションを送ることが可
能である。各プロセッサ・モジュールは、バス上で発行
されるコヒーレント・トランザクションを検出するため
の手段、及びコヒーレント・トランザクションのそれぞ
れに関して、キャッシュ・コヒーレンシ検査を実行する
ための手段を備えている。各プロセッサ・モジュール
は、バス上で発行される全てのコヒーレント・トランザ
クションを記憶し、先入れ先出しの順で記憶されたトラ
ンザクションのコヒーレンシ検査を実行するためのコヒ
ーレンシ待ち行列を備えている。
【００２１】モジュールがバス上でコヒーレント・トラ
ンザクションを送る場合、モジュールは、それ自身のト
ランザクションをそれ自身のコヒーレンシ待ち行列に置
く。従って、各モジュールは正確に同じ順序でコヒーレ
ント・トランザクションを処理する。
ンザクションを送る場合、モジュールは、それ自身のト
ランザクションをそれ自身のコヒーレンシ待ち行列に置
く。従って、各モジュールは正確に同じ順序でコヒーレ
ント・トランザクションを処理する。
【００２２】メモリ制御装置は、発行された最新のキャ
ッシュ書き込みと、発行された最新のコヒーレント読み
取りとを照合して、競合の可能性があるか検査し、必要
に応じてトランザクションの順序を再配列し、メモリの
コヒーレント・イメージを保存する。
ッシュ書き込みと、発行された最新のコヒーレント読み
取りとを照合して、競合の可能性があるか検査し、必要
に応じてトランザクションの順序を再配列し、メモリの
コヒーレント・イメージを保存する。
【００２３】本発明は、トランザクションがバス上に発
行された順序によってトランザクションの順序を定義
し、その定義を保存するために必要な動作をとることに
よって、順序問題が回避されるという観測結果に基づく
ものである。モジュールのキャッシュは、バス上でトラ
ンザクションが発行された順序で、コヒーレンシ検査、
及びそれ自身のコヒーレント・トランザクションを処理
することによって定義された順序を保存する。以前に保
持されていた専用ダーティのキャッシュ・データへのラ
イト・バックによって、コヒーレント・メモリ・システム
内におけるデータ位置がちょうど変更されているという
ことが分かると、ほぼ同時に生じている、同じ位置に対
する全ての読み取りの前に、キャッシュのライト・バッ
クが処理される。
行された順序によってトランザクションの順序を定義
し、その定義を保存するために必要な動作をとることに
よって、順序問題が回避されるという観測結果に基づく
ものである。モジュールのキャッシュは、バス上でトラ
ンザクションが発行された順序で、コヒーレンシ検査、
及びそれ自身のコヒーレント・トランザクションを処理
することによって定義された順序を保存する。以前に保
持されていた専用ダーティのキャッシュ・データへのラ
イト・バックによって、コヒーレント・メモリ・システム
内におけるデータ位置がちょうど変更されているという
ことが分かると、ほぼ同時に生じている、同じ位置に対
する全ての読み取りの前に、キャッシュのライト・バッ
クが処理される。
【００２４】本発明は、１つ以上のプロセッサがキャッ
シュ・メモリを有する、共用メモリ多重プロセッサ・シス
テムに用いられる順序付けされたコヒーレンシ技法を実
現する。各モジュールは、システム・バス上でトランザ
クションが発行される順序で、コヒーレント・トランザ
クションのコヒーレンシ検査を処理するのに加えて、そ
れ自身のトランザクション処理も実施する。
シュ・メモリを有する、共用メモリ多重プロセッサ・シス
テムに用いられる順序付けされたコヒーレンシ技法を実
現する。各モジュールは、システム・バス上でトランザ
クションが発行される順序で、コヒーレント・トランザ
クションのコヒーレンシ検査を処理するのに加えて、そ
れ自身のトランザクション処理も実施する。
【００２５】キャッシュ・メモリを有するプロセッサ、
又は他の構成要素モジュールはそれぞれ、発行されたコ
ヒーレント・トランザクションを記憶するためのキャッ
シュ・コヒーレンシ待ち行列を備えている。トランザク
ションがバス上で発行されると、キャッシュ・メモリを
有する各モジュールが、バス上のトランザクションを検
出し、それを各モジュールのキャッシュ・コヒーレンシ
待ち行列に置く。キャッシュ・コヒーレンシ待ち行列内
のトランザクションに対応するキャッシュ・コヒーレン
シ検査が、先入れ先出しの順で実行される。各モジュー
ルは、本来のペースでキャッシュ・コヒーレンシ検査を
実行することが可能であり、複数のキャッシュ・コヒー
レンシ検査を同時に実行することが可能である。各モジ
ュールは、キャッシュ・コヒーレンシ検査の結果をメイ
ン・メモリ制御装置に送り、トランザクションを発行し
たモジュールに対し、最新のデータ、及びコヒーレンシ
情報を提供する。
又は他の構成要素モジュールはそれぞれ、発行されたコ
ヒーレント・トランザクションを記憶するためのキャッ
シュ・コヒーレンシ待ち行列を備えている。トランザク
ションがバス上で発行されると、キャッシュ・メモリを
有する各モジュールが、バス上のトランザクションを検
出し、それを各モジュールのキャッシュ・コヒーレンシ
待ち行列に置く。キャッシュ・コヒーレンシ待ち行列内
のトランザクションに対応するキャッシュ・コヒーレン
シ検査が、先入れ先出しの順で実行される。各モジュー
ルは、本来のペースでキャッシュ・コヒーレンシ検査を
実行することが可能であり、複数のキャッシュ・コヒー
レンシ検査を同時に実行することが可能である。各モジ
ュールは、キャッシュ・コヒーレンシ検査の結果をメイ
ン・メモリ制御装置に送り、トランザクションを発行し
たモジュールに対し、最新のデータ、及びコヒーレンシ
情報を提供する。
【００２６】順序を保存するため、コヒーレント・トラ
ンザクションを発行した各モジュールは、それ自身のコ
ヒーレンシ待ち行列にそれ自身のトランザクションを置
く。従って、そのモジュールは、自身のトランザクショ
ンが実行される前に、以前に発行されている全てのコヒ
ーレント・トランザクションに対応するコヒーレンシ検
査を実行する。各モジュールが、バス上で発行されるト
ランザクションを同じ順序でそのコヒーレンシ待ち行列
の中に置くので、各モジュールは、同じ順序でトランザ
クションの発生を知ることになる。
ンザクションを発行した各モジュールは、それ自身のコ
ヒーレンシ待ち行列にそれ自身のトランザクションを置
く。従って、そのモジュールは、自身のトランザクショ
ンが実行される前に、以前に発行されている全てのコヒ
ーレント・トランザクションに対応するコヒーレンシ検
査を実行する。各モジュールが、バス上で発行されるト
ランザクションを同じ順序でそのコヒーレンシ待ち行列
の中に置くので、各モジュールは、同じ順序でトランザ
クションの発生を知ることになる。
【００２７】メモリ制御装置は、発行された最新のキャ
ッシュ書き込みと、発行された最新のコヒーレント読み
取りを照合して、競合の可能性を検査し、必要に応じて
トランザクションの順序を再配列し、メモリのコヒーレ
ント・イメージを保存する。キャッシュ書き込みと以前
のコヒーレント読み取りトランザクションに競合があれ
ば、メモリ制御装置は、コヒーレント読み取りトランザ
クションの前に、キャッシュ書き込みが処理されるよう
に順序の再配列を行って、読み取りトランザクションの
処理がされる前に、メイン・メモリのデータが最新であ
るよう保証する。
ッシュ書き込みと、発行された最新のコヒーレント読み
取りを照合して、競合の可能性を検査し、必要に応じて
トランザクションの順序を再配列し、メモリのコヒーレ
ント・イメージを保存する。キャッシュ書き込みと以前
のコヒーレント読み取りトランザクションに競合があれ
ば、メモリ制御装置は、コヒーレント読み取りトランザ
クションの前に、キャッシュ書き込みが処理されるよう
に順序の再配列を行って、読み取りトランザクションの
処理がされる前に、メイン・メモリのデータが最新であ
るよう保証する。
【００２８】
【実施例】本発明による順序付けされたコヒーレンシ技
法を、例示のコンピュータ・システム10に関連して説明
する。順序付けされたコヒーレンシ技法の説明を行う前
に、コンピュータ・システム10の動作をある程度詳細に
理解しておくことは有用である。
法を、例示のコンピュータ・システム10に関連して説明
する。順序付けされたコヒーレンシ技法の説明を行う前
に、コンピュータ・システム10の動作をある程度詳細に
理解しておくことは有用である。
【００２９】コンピュータ・システム10は、バス12、及
びバス12に接続された複数の構成要素を有する多重プロ
セッサ・コンピュータである。これらの構成要素は、メ
イン・メモリ制御装置14、入出力モジュール16及び18、
及びプロセッサ・モジュール20、22、24、及び26を含む。こ
れらの構成要素は、バス12上で相互にトランザクション
を送る。
びバス12に接続された複数の構成要素を有する多重プロ
セッサ・コンピュータである。これらの構成要素は、メ
イン・メモリ制御装置14、入出力モジュール16及び18、
及びプロセッサ・モジュール20、22、24、及び26を含む。こ
れらの構成要素は、バス12上で相互にトランザクション
を送る。
【００３０】以下でより詳細に説明するように、メイン
・メモリ制御装置14は「ホスト・モジュール」とみなすこと
ができ、残りの構成要素は「クライアント・モジュール」
とみなすことができる。メイン・メモリ制御装置/ホスト
・モジュールは、もしあれば、所与のサイクルの間にバ
ス上で許可されているトランザクションのタイプを指定
するクライアント・オプション信号を各クライアント・モ
ジュールに送る。所与のサイクルの間におけるバスの所
有者は、そのサイクルを支配するクライアント・オプシ
ョン信号によって許可されるタイプのトランザクション
のみを開始できる。次の有効なサイクルの間におけるバ
スの所有者も、各クライアント・モジュールからの調停
信号、及びバスの制御を保持する必要があるかどうかを
示す現在のバスの所有者によって送られる信号に加え
て、クライアント・オプション信号に基づく調停によっ
て決定される。
・メモリ制御装置14は「ホスト・モジュール」とみなすこと
ができ、残りの構成要素は「クライアント・モジュール」
とみなすことができる。メイン・メモリ制御装置/ホスト
・モジュールは、もしあれば、所与のサイクルの間にバ
ス上で許可されているトランザクションのタイプを指定
するクライアント・オプション信号を各クライアント・モ
ジュールに送る。所与のサイクルの間におけるバスの所
有者は、そのサイクルを支配するクライアント・オプシ
ョン信号によって許可されるタイプのトランザクション
のみを開始できる。次の有効なサイクルの間におけるバ
スの所有者も、各クライアント・モジュールからの調停
信号、及びバスの制御を保持する必要があるかどうかを
示す現在のバスの所有者によって送られる信号に加え
て、クライアント・オプション信号に基づく調停によっ
て決定される。
【００３１】プロセッサ・モジュール20、22、24、及び26
は、コンピュータ・システム10のメイン・プロセッサであ
り、このシステムのためのソフトウェアは全てのプロセ
ッサ上で同時に稼働する。プロセッサ・モジュール20、2
2、24、及び26はそれぞれ、調停信号送信(即ち、ARB)ライ
ン28、30、32、及び34を制御し、ARBラインは、各モジュー
ルを残りのプロセッサ・モジュールに接続する。プロセ
ッサがバス12を使用したい場合、このプロセッサのARB
ライン上の他のプロセッサ・モジュールに所定の信号を
送る。この信号は、次の有効なバス・サイクルの間にお
けるバスの所有者を決定するための調停に使用される。
は、コンピュータ・システム10のメイン・プロセッサであ
り、このシステムのためのソフトウェアは全てのプロセ
ッサ上で同時に稼働する。プロセッサ・モジュール20、2
2、24、及び26はそれぞれ、調停信号送信(即ち、ARB)ライ
ン28、30、32、及び34を制御し、ARBラインは、各モジュー
ルを残りのプロセッサ・モジュールに接続する。プロセ
ッサがバス12を使用したい場合、このプロセッサのARB
ライン上の他のプロセッサ・モジュールに所定の信号を
送る。この信号は、次の有効なバス・サイクルの間にお
けるバスの所有者を決定するための調停に使用される。
【００３２】入出力モジュール16、及び18は、コンピュ
ータ・システム10と入出力装置(図示せず)の間のインタ
フェイスとして働く。入出力モジュール16、及び18はそ
れぞれ、入出力アダプタを含んでいる。入出力モジュー
ル16、及び18はそれぞれ、ARBライン36、及び38を制御
する。入出力モジュールがバス12を使用したい場合、こ
の入出力モジュールのARBライン上の残りのクライアン
ト・モジュールに所定の信号を送る。この信号は調停に
使用される。
ータ・システム10と入出力装置(図示せず)の間のインタ
フェイスとして働く。入出力モジュール16、及び18はそ
れぞれ、入出力アダプタを含んでいる。入出力モジュー
ル16、及び18はそれぞれ、ARBライン36、及び38を制御
する。入出力モジュールがバス12を使用したい場合、こ
の入出力モジュールのARBライン上の残りのクライアン
ト・モジュールに所定の信号を送る。この信号は調停に
使用される。
【００３３】メイン・メモリ制御装置14は従来の方法
で、メイン・メモリ(図示せず)から情報を読み取り、メ
イン・メモリに情報を記憶する責任がある。メイン・メモ
リ制御装置14は直接、又は従来型のバスを介してメモリ
とのインタフェイスを行う。上述のように、メイン・メ
モリ制御装置14は、バス制御のためにホスト・モジュー
ルとしても働くことが好ましい。メイン・メモリ制御装
置14は、各クライアント・モジュールに直接接続されたC
LIENT_OPライン40を制御する。メイン・メモリ制御装置1
4は、次の有効なバス・サイクルの間にバス12上にどんな
タイプのトランザクションを置いていいかを示すための
信号を、CLIENT_OPライン40上の各クライアント・モジュ
ールに送る。
で、メイン・メモリ(図示せず)から情報を読み取り、メ
イン・メモリに情報を記憶する責任がある。メイン・メモ
リ制御装置14は直接、又は従来型のバスを介してメモリ
とのインタフェイスを行う。上述のように、メイン・メ
モリ制御装置14は、バス制御のためにホスト・モジュー
ルとしても働くことが好ましい。メイン・メモリ制御装
置14は、各クライアント・モジュールに直接接続されたC
LIENT_OPライン40を制御する。メイン・メモリ制御装置1
4は、次の有効なバス・サイクルの間にバス12上にどんな
タイプのトランザクションを置いていいかを示すための
信号を、CLIENT_OPライン40上の各クライアント・モジュ
ールに送る。
【００３４】バス12は高性能のプロセッサ-メモリ入出
力相互接続バスである。バス12は、分割トランザクショ
ン・バスである。例えば、バス12上で読み取りトランザ
クションが発行された後、その読み取りトランザクショ
ンを発行したモジュールがバスを放棄して、他のモジュ
ールが他のトランザクションのためにバスを使用できる
ようにする。要求されたデータが使用可能である場合、
その読み取りトランザクションに関する応答モジュール
はバスの調停を行い、次にデータを送る。書き込みトラ
ンザクションは分割されておらず、従って、このマスタ
はアドレス・サイクルの直後に書き込みデータを送る。
力相互接続バスである。バス12は、分割トランザクショ
ン・バスである。例えば、バス12上で読み取りトランザ
クションが発行された後、その読み取りトランザクショ
ンを発行したモジュールがバスを放棄して、他のモジュ
ールが他のトランザクションのためにバスを使用できる
ようにする。要求されたデータが使用可能である場合、
その読み取りトランザクションに関する応答モジュール
はバスの調停を行い、次にデータを送る。書き込みトラ
ンザクションは分割されておらず、従って、このマスタ
はアドレス・サイクルの直後に書き込みデータを送る。
【００３５】バス12は、メイン・にデータ転送に関係す
る、ADDR_DATAバス、MASTER_IDバス、及びTRANS_IDバス
の少なくとも３つのバスを含むことが好ましい。バス12
は又、バス12の制御の調停に関係するLONG_TRANSバスも
含む。
る、ADDR_DATAバス、MASTER_IDバス、及びTRANS_IDバス
の少なくとも３つのバスを含むことが好ましい。バス12
は又、バス12の制御の調停に関係するLONG_TRANSバスも
含む。
【００３６】ADDR_DATAバスはアドレス情報、及びデー
タを送るために使用される。ADDR_DATAバスがアドレス
関連情報を運ぶサイクルを、アドレス・サイクルと呼
び、ADDR_DATAバスがデータを運ぶサイクルをデータ・サ
イクルと呼ぶ。例えば、書き込みトランザクションは一
般に、１回、又は複数回のデータ・サイクルの直前に単
一アドレス・サイクルを有している。バスの所有者は、
データを書き込みたいアドレスを示す書き込みトランザ
クションを開始して、以降のサイクルの間にデータを送
る。読み取りトランザクションは一般に、読み取るため
にシークされるアドレスを示すために、バスの所有者に
よって使用される単一アドレス・サイクルを有してい
る。このアドレス・サイクルの少し後に、要求に応答す
るモジュールによって要求モジュールにデータが送られ
る１回、又は複数回のデータ・サイクルが続く。アドレ
ス関連情報やデータが送られないアイドル・サイクルも
発生する。
タを送るために使用される。ADDR_DATAバスがアドレス
関連情報を運ぶサイクルを、アドレス・サイクルと呼
び、ADDR_DATAバスがデータを運ぶサイクルをデータ・サ
イクルと呼ぶ。例えば、書き込みトランザクションは一
般に、１回、又は複数回のデータ・サイクルの直前に単
一アドレス・サイクルを有している。バスの所有者は、
データを書き込みたいアドレスを示す書き込みトランザ
クションを開始して、以降のサイクルの間にデータを送
る。読み取りトランザクションは一般に、読み取るため
にシークされるアドレスを示すために、バスの所有者に
よって使用される単一アドレス・サイクルを有してい
る。このアドレス・サイクルの少し後に、要求に応答す
るモジュールによって要求モジュールにデータが送られ
る１回、又は複数回のデータ・サイクルが続く。アドレ
ス関連情報やデータが送られないアイドル・サイクルも
発生する。
【００３７】MASTER_IDバス、及びTRANS_IDバスは、分
割トランザクションに関して、リターンされたデータが
元のトランザクションに固有に関連付けられるように一
緒に使用される。各分割トランザクション「読み取り」
は、トランザクションを発行しているモジュールを識別
するMASTER_IDバス上のMASTER_ID信号、及びそのモジュ
ールによって送られた他のトランザクションと前記トラ
ンザクションを区別するTRANS_IDバス上のTRANS_ID信号
によって識別される。例えば、分割トランザクション
「読み取り」は、MASTER_ID信号とTRANS_ID信号の固有の
組合せと共に送られる。MASTER_IDとTRANS_IDは次に、
要求されたデータのリターン時に一緒に送られ、その結
果、リターンされたデータが、適当なトランザクション
と関連付けされる。この機構によって、トランザクショ
ンの順序がトランザクションの識別にとって重要なもの
でなくなったため、トランザクションのリターンは、ト
ランザクションが発行された順序以外の順序で戻ってく
ることができる。固有の識別を可能にするには、所与の
トランザクションIDを有するトランザクション１つだけ
が、所与の時点においてモジュールの中で識別可能とな
ることである。しかし、トランザクションはMASTER_ID
によって区別できるので、同じトランザクションIDを２
つ以上の別々のモジュールで同時に使用することができ
る。
割トランザクションに関して、リターンされたデータが
元のトランザクションに固有に関連付けられるように一
緒に使用される。各分割トランザクション「読み取り」
は、トランザクションを発行しているモジュールを識別
するMASTER_IDバス上のMASTER_ID信号、及びそのモジュ
ールによって送られた他のトランザクションと前記トラ
ンザクションを区別するTRANS_IDバス上のTRANS_ID信号
によって識別される。例えば、分割トランザクション
「読み取り」は、MASTER_ID信号とTRANS_ID信号の固有の
組合せと共に送られる。MASTER_IDとTRANS_IDは次に、
要求されたデータのリターン時に一緒に送られ、その結
果、リターンされたデータが、適当なトランザクション
と関連付けされる。この機構によって、トランザクショ
ンの順序がトランザクションの識別にとって重要なもの
でなくなったため、トランザクションのリターンは、ト
ランザクションが発行された順序以外の順序で戻ってく
ることができる。固有の識別を可能にするには、所与の
トランザクションIDを有するトランザクション１つだけ
が、所与の時点においてモジュールの中で識別可能とな
ることである。しかし、トランザクションはMASTER_ID
によって区別できるので、同じトランザクションIDを２
つ以上の別々のモジュールで同時に使用することができ
る。
【００３８】LONG_TRANSは、長いトランザクションが完
了するまで、バス12の制御を保持するために現在のバス
の所有者によって使用される。例えば、モジュールが一
連のサイクルの間に多量のデータを書き込む必要が生じ
ることがある。LONG_TRANSが示されると、以下でより詳
細に説明するように、より高い優先順位のクライアン
ト、又はホストによって、他のトランザクションをその
データの中に挿入させることができなくなる。
了するまで、バス12の制御を保持するために現在のバス
の所有者によって使用される。例えば、モジュールが一
連のサイクルの間に多量のデータを書き込む必要が生じ
ることがある。LONG_TRANSが示されると、以下でより詳
細に説明するように、より高い優先順位のクライアン
ト、又はホストによって、他のトランザクションをその
データの中に挿入させることができなくなる。
【００３９】好的実施例では、CLIENT_OPバスは表１に
示した信号をサポートする。
示した信号をサポートする。
【００４０】
【表１】
【００４１】ANY_TRANS、HOST_CONTROL、ONE_CYCLE、及
びNONE_ALLOWEDクライアント・オプション信号は比較的
簡単である。ANY_TRANSクライアント・オプション信号
は、関連するサイクルの間に全てのトランザクションが
許可されることを示す。HOST_CONTROLクライアント・オ
プション信号は、関連するサイクルの間にホストがバス
の制御をシークすることを示す。ONE_CYCLEクライアン
ト・オプション信号は、１サイクルのトランザクション
しか許可されないことを示す。NONE_ALLOWEDクライアン
ト・オプション信号は、トランザクションがいっさい許
可されないことを示すために使用される。
びNONE_ALLOWEDクライアント・オプション信号は比較的
簡単である。ANY_TRANSクライアント・オプション信号
は、関連するサイクルの間に全てのトランザクションが
許可されることを示す。HOST_CONTROLクライアント・オ
プション信号は、関連するサイクルの間にホストがバス
の制御をシークすることを示す。ONE_CYCLEクライアン
ト・オプション信号は、１サイクルのトランザクション
しか許可されないことを示す。NONE_ALLOWEDクライアン
ト・オプション信号は、トランザクションがいっさい許
可されないことを示すために使用される。
【００４２】RET_ONLYクライアント・オプション信号
は、以前に保持されていた専用ダーティ・キャッシュ・ラ
インのリターン(ライト・バック)、又は以前のトランザ
クションに対する応答のみが許可されていることを示
す。例えば、プロセッサ24がプロセッサ20のキャッシュ
で専用ダーティであるキャッシュ・ラインのコヒーレン
ト読み取りを発行した場合、プロセッサ20はキャッシュ
間コピーでそのキャッシュ・ラインを供給することがで
きる。そのキャッシュ間コピーのトランザクションは、
キャッシュ間コピーがコヒーレント読み取りに対する応
答であるため、RET_ONLYクライアント・オプション信号
の影響下で開始されうる。同様に、入出力モジュール16
は、そのリターンされるデータが入出力読み取りトラン
ザクションに対する応答なので、RET_ONLYクライアント
・オプション信号の影響下で以前の入出力読み取りトラ
ンザクションからデータをリターンすることができる。
は、以前に保持されていた専用ダーティ・キャッシュ・ラ
インのリターン(ライト・バック)、又は以前のトランザ
クションに対する応答のみが許可されていることを示
す。例えば、プロセッサ24がプロセッサ20のキャッシュ
で専用ダーティであるキャッシュ・ラインのコヒーレン
ト読み取りを発行した場合、プロセッサ20はキャッシュ
間コピーでそのキャッシュ・ラインを供給することがで
きる。そのキャッシュ間コピーのトランザクションは、
キャッシュ間コピーがコヒーレント読み取りに対する応
答であるため、RET_ONLYクライアント・オプション信号
の影響下で開始されうる。同様に、入出力モジュール16
は、そのリターンされるデータが入出力読み取りトラン
ザクションに対する応答なので、RET_ONLYクライアント
・オプション信号の影響下で以前の入出力読み取りトラ
ンザクションからデータをリターンすることができる。
【００４３】NO_IOクライアント・オプション信号、及び
ATOMICクライアント・オプション信号は入出力モジュー
ル16、及び18に関連している。図１に示すように、入出
力モジュール16、及び18は、モジュールがもはや入出力
トランザクションを受け入れられないことを示す信号を
メモリ制御装置14に送るために、それぞれSTOP_IOライ
ン58、及び60を制御することが好ましい。入出力モジュ
ール16、及び18は、メモリ・システムを効果的に制御す
るための信号をメモリ制御装置14に対して、かつ相互に
送るために、それぞれSTOP_MOSTライン62、及び64も制
御することが好ましい。
ATOMICクライアント・オプション信号は入出力モジュー
ル16、及び18に関連している。図１に示すように、入出
力モジュール16、及び18は、モジュールがもはや入出力
トランザクションを受け入れられないことを示す信号を
メモリ制御装置14に送るために、それぞれSTOP_IOライ
ン58、及び60を制御することが好ましい。入出力モジュ
ール16、及び18は、メモリ・システムを効果的に制御す
るための信号をメモリ制御装置14に対して、かつ相互に
送るために、それぞれSTOP_MOSTライン62、及び64も制
御することが好ましい。
【００４４】ホストがSTOP_IO信号を受信すると、ホス
トはNO_IO信号を示す。クライアント・オプション信号が
NO_IOの場合、入出力トランザクションを除く全てのト
ランザクションが許可される。フロー制御が、通常ANY_
TRANSを許可するものと仮定すると、クライアントがSTO
P_MOSTを示したことに直接応答して、クライアント・オ
プション信号ATOMICが生成される。クライアント・オプ
ション信号ATOMICは、STOP_MOSTを示したクライアント
に対して、バス12上でいくつかの連続したトランザクシ
ョンを実行することを許可する。他の全てのクライアン
トは、ATOMICが示されたサイクルの間にバスを獲得した
場合、以前に送られたトランザクション、又は以前に保
持されていた専用ダーティのキャッシュ・ラインへのラ
イト・バックに対して応答することだけが許可される。
ホストは、通常クライアント・オプション信号RET_ONLY
を利用して、要求モジュールに対するデータのリター
ン、及び従来のデータのライト・バックといった、応答
タイプのトランザクションに、全てのクライアントを制
限することも可能である。従って、不可分所有者が存在
する場合、不可分所有者に関して有効なクライアント・
オプション信号はANY_TRANSであり、他の全てのクライ
アントに関して有効なクライアント・オプション信号はR
ET_ONLYである。
トはNO_IO信号を示す。クライアント・オプション信号が
NO_IOの場合、入出力トランザクションを除く全てのト
ランザクションが許可される。フロー制御が、通常ANY_
TRANSを許可するものと仮定すると、クライアントがSTO
P_MOSTを示したことに直接応答して、クライアント・オ
プション信号ATOMICが生成される。クライアント・オプ
ション信号ATOMICは、STOP_MOSTを示したクライアント
に対して、バス12上でいくつかの連続したトランザクシ
ョンを実行することを許可する。他の全てのクライアン
トは、ATOMICが示されたサイクルの間にバスを獲得した
場合、以前に送られたトランザクション、又は以前に保
持されていた専用ダーティのキャッシュ・ラインへのラ
イト・バックに対して応答することだけが許可される。
ホストは、通常クライアント・オプション信号RET_ONLY
を利用して、要求モジュールに対するデータのリター
ン、及び従来のデータのライト・バックといった、応答
タイプのトランザクションに、全てのクライアントを制
限することも可能である。従って、不可分所有者が存在
する場合、不可分所有者に関して有効なクライアント・
オプション信号はANY_TRANSであり、他の全てのクライ
アントに関して有効なクライアント・オプション信号はR
ET_ONLYである。
【００４５】クライアント・オプション信号SHAR_RTN
は、各モジュールがキャッシュ・メモリを有するシステ
ムに関するコヒーレンシ技法に関連して使用される。各
クライアント・モジュール(プロセッサ・モジュール、及
び入出力モジュールの両方)は、キャッシュ・メモリを有
し、メモリ制御装置14が、１つ、又は複数のキャッシュ
・メモリに記憶される可能性のあるデータの読み取り、
又は書き込みを含むコヒーレント・トランザクションを
統合することができ、それにより、プロセッサによって
最新のデータが使用されるようにする信号を直接、メモ
リ制御装置14に送るための少なくとも１つのコヒーレン
ト・トランザクション信号の送信ライン(即ち、COHライ
ン)を制御する。プロセッサ・モジュール20、22、24、及び2
6は、それぞれCOHライン42、44、46、及び48を制御する。
入出力モジュール16はCOHライン50、及び52を制御す
る。入出力モジュール18はCOHライン54、及び56を制御
する。SHAR_RTN信号は、メイン・メモリ制御装置が共有
状況を有するデータをリターンしていることを示してい
る。
は、各モジュールがキャッシュ・メモリを有するシステ
ムに関するコヒーレンシ技法に関連して使用される。各
クライアント・モジュール(プロセッサ・モジュール、及
び入出力モジュールの両方)は、キャッシュ・メモリを有
し、メモリ制御装置14が、１つ、又は複数のキャッシュ
・メモリに記憶される可能性のあるデータの読み取り、
又は書き込みを含むコヒーレント・トランザクションを
統合することができ、それにより、プロセッサによって
最新のデータが使用されるようにする信号を直接、メモ
リ制御装置14に送るための少なくとも１つのコヒーレン
ト・トランザクション信号の送信ライン(即ち、COHライ
ン)を制御する。プロセッサ・モジュール20、22、24、及び2
6は、それぞれCOHライン42、44、46、及び48を制御する。
入出力モジュール16はCOHライン50、及び52を制御す
る。入出力モジュール18はCOHライン54、及び56を制御
する。SHAR_RTN信号は、メイン・メモリ制御装置が共有
状況を有するデータをリターンしていることを示してい
る。
【００４６】典型的なトランザクション速度を扱うた
め、３組の主なトランザクション待ち行列が使用され
る。メイン・メモリ制御装置14は、各待ち行列の満杯/空
き状況を監視し、待ち行列がオーバフローしないように
クライアント・オプション信号を発行する。コンピュー
タ・システム10に用いられるこの３つのタイプの待ち行
列について、以下で説明する。
め、３組の主なトランザクション待ち行列が使用され
る。メイン・メモリ制御装置14は、各待ち行列の満杯/空
き状況を監視し、待ち行列がオーバフローしないように
クライアント・オプション信号を発行する。コンピュー
タ・システム10に用いられるこの３つのタイプの待ち行
列について、以下で説明する。
【００４７】第１に、各入出力(I/O)モジュールは入出
力待ち行列を有し、これはバス12から入出力モジュール
に向けられたトランザクションを入出力装置、又は入出
力バスに送るために保持する。入出力装置に向けられた
プロセッサの読み取り、及び書き込みは、入出力バス、
及び/又は入出力装置上でトランザクションが処理され
るまで、入出力待ち行列内で待機する。このような待ち
行列は一般に、トランザクションがバス12上で送られる
速度で扱う必要がある。通常、バス12は60-120MHzの周
波数を有し、入出力バスは20MHzより低い周波数を有す
る。従って、トランザクションは、それらが入出力バ
ス、又は入出力装置によって処理されるよりずっと速い
速度で入出力モジュールに送ることができる。
力待ち行列を有し、これはバス12から入出力モジュール
に向けられたトランザクションを入出力装置、又は入出
力バスに送るために保持する。入出力装置に向けられた
プロセッサの読み取り、及び書き込みは、入出力バス、
及び/又は入出力装置上でトランザクションが処理され
るまで、入出力待ち行列内で待機する。このような待ち
行列は一般に、トランザクションがバス12上で送られる
速度で扱う必要がある。通常、バス12は60-120MHzの周
波数を有し、入出力バスは20MHzより低い周波数を有す
る。従って、トランザクションは、それらが入出力バ
ス、又は入出力装置によって処理されるよりずっと速い
速度で入出力モジュールに送ることができる。
【００４８】第２に、メイン・メモリ制御装置14は、メ
イン・メモリ読み取り、及びメイン・メモリ書き込みトラ
ンザクションを保持するための１つ又は複数のメモリ待
ち行列を有する。このようなメモリ関連トランザクショ
ンは、読み取り、又は書き込みがメモリ内で実行される
までメモリ待ち行列内に記憶される。読み取りと書き込
みに別々の待ち行列を使用することが好ましい。コヒー
レンシ検査が完了するまでコヒーレント読み取り、又は
コヒーレント書き込みは実行できない。
イン・メモリ読み取り、及びメイン・メモリ書き込みトラ
ンザクションを保持するための１つ又は複数のメモリ待
ち行列を有する。このようなメモリ関連トランザクショ
ンは、読み取り、又は書き込みがメモリ内で実行される
までメモリ待ち行列内に記憶される。読み取りと書き込
みに別々の待ち行列を使用することが好ましい。コヒー
レンシ検査が完了するまでコヒーレント読み取り、又は
コヒーレント書き込みは実行できない。
【００４９】最後に、プロセッサ・モジュールと入出力
モジュールの両方を含む、キャッシュ・メモリを有する
各モジュールは、コヒーレント・トランザクションを先
入れ先出し(FIFO)順で記憶するためのキャッシュ・コヒ
ーレンシ待ち行列を有する。コヒーレント・トランザク
ションは、要求されたデータが他のキャッシュにあるか
どうかを調べ、又はキャッシュが最新のものかどうかを
検証するために、他のキャッシュを検査することが必要
になる全てのトランザクション(読み取り等)である。そ
のようなトランザクションは、バス12上で開始されたト
ランザクションのアドレス・サイクルの間に送られる信
号によって示される。キャッシュ・メモリを有する各モ
ジュールは、バスを監視し、本明細書ではCCC待ち行列
と呼ぶ、各モジュールのキャッシュ・コヒーレンシ待ち
行列にコヒーレント・トランザクションをロードする。
コヒーレント・トランザクションは、特定のモジュール
がそのキャッシュを検査し、そのコヒーレンシ検査の結
果をメイン・メモリ制御装置14に報告するまで、前記モ
ジュールのCCC待ち行列内で待機する。メイン・メモリ制
御装置14は、全てのモジュールによってコヒーレンシ検
査の結果が報告されるまで待機し、次に、コヒーレント
・トランザクションに応答する。そのデータの専用ダー
ティ・コピーを有するクライアント・モジュールがない場
合、メイン・メモリ制御装置14はメイン・メモリからデー
タを供給する。前記クライアント・モジュールがある場
合、専用ダーティ・コピーを有するクライアント・モジュ
ールがデータを供給し、メイン・メモリ制御装置14がそ
の新しいデータ値でメイン・メモリを更新する。この動
作は単一トランザクションで実行される。このトランザ
クションに関するアドレス・サイクルが、データのキャ
ッシュ間コピーが後に続く、要求モジュールに示され
る。メイン・メモリ制御装置は、そのアドレス・サイクル
をメイン・メモリに対する書き込み要求として解釈す
る。従って、要求モジュール、及びメイン・メモリ制御
装置の両方がバスからデータを得て、それに従って動作
する。このアドレス、及びデータ・サイクルと共に使用
されるMASTER_ID、及びTRANS_IDは、元のコヒーレント
読み取りトランザクションのものと同じなので、このデ
ータ・サイクルは、通常のメモリのリターンに関するも
のと同一である。
モジュールの両方を含む、キャッシュ・メモリを有する
各モジュールは、コヒーレント・トランザクションを先
入れ先出し(FIFO)順で記憶するためのキャッシュ・コヒ
ーレンシ待ち行列を有する。コヒーレント・トランザク
ションは、要求されたデータが他のキャッシュにあるか
どうかを調べ、又はキャッシュが最新のものかどうかを
検証するために、他のキャッシュを検査することが必要
になる全てのトランザクション(読み取り等)である。そ
のようなトランザクションは、バス12上で開始されたト
ランザクションのアドレス・サイクルの間に送られる信
号によって示される。キャッシュ・メモリを有する各モ
ジュールは、バスを監視し、本明細書ではCCC待ち行列
と呼ぶ、各モジュールのキャッシュ・コヒーレンシ待ち
行列にコヒーレント・トランザクションをロードする。
コヒーレント・トランザクションは、特定のモジュール
がそのキャッシュを検査し、そのコヒーレンシ検査の結
果をメイン・メモリ制御装置14に報告するまで、前記モ
ジュールのCCC待ち行列内で待機する。メイン・メモリ制
御装置14は、全てのモジュールによってコヒーレンシ検
査の結果が報告されるまで待機し、次に、コヒーレント
・トランザクションに応答する。そのデータの専用ダー
ティ・コピーを有するクライアント・モジュールがない場
合、メイン・メモリ制御装置14はメイン・メモリからデー
タを供給する。前記クライアント・モジュールがある場
合、専用ダーティ・コピーを有するクライアント・モジュ
ールがデータを供給し、メイン・メモリ制御装置14がそ
の新しいデータ値でメイン・メモリを更新する。この動
作は単一トランザクションで実行される。このトランザ
クションに関するアドレス・サイクルが、データのキャ
ッシュ間コピーが後に続く、要求モジュールに示され
る。メイン・メモリ制御装置は、そのアドレス・サイクル
をメイン・メモリに対する書き込み要求として解釈す
る。従って、要求モジュール、及びメイン・メモリ制御
装置の両方がバスからデータを得て、それに従って動作
する。このアドレス、及びデータ・サイクルと共に使用
されるMASTER_ID、及びTRANS_IDは、元のコヒーレント
読み取りトランザクションのものと同じなので、このデ
ータ・サイクルは、通常のメモリのリターンに関するも
のと同一である。
【００５０】メイン・メモリ制御装置14は、メモリ待ち
行列、CCC待ち行列、及び入出力待ち行列の全ての待ち
行列の現在の満杯/空き状況に関する情報を受け取り、
処理するための中央位置として働く。以下でより詳細に
説明するように、各待ち行列のタイプを記録するために
異なる手順が使用される。内部メイン・メモリ待ち行列
に関して、メイン・メモリ制御装置14は内部的に、その
メモリ待ち行列がどの程度満たされているかについての
記録を保持する。入出力待ち行列に関して、各入出力モ
ジュールは入出力待ち行列が満杯に近い場合、メイン・
メモリ制御装置14に対して、用意されたSTOP_IO信号を
示すことによって、その入出力待ち行列の状況をメイン
・メモリ制御装置14に報告する。
行列、CCC待ち行列、及び入出力待ち行列の全ての待ち
行列の現在の満杯/空き状況に関する情報を受け取り、
処理するための中央位置として働く。以下でより詳細に
説明するように、各待ち行列のタイプを記録するために
異なる手順が使用される。内部メイン・メモリ待ち行列
に関して、メイン・メモリ制御装置14は内部的に、その
メモリ待ち行列がどの程度満たされているかについての
記録を保持する。入出力待ち行列に関して、各入出力モ
ジュールは入出力待ち行列が満杯に近い場合、メイン・
メモリ制御装置14に対して、用意されたSTOP_IO信号を
示すことによって、その入出力待ち行列の状況をメイン
・メモリ制御装置14に報告する。
【００５１】CCC待ち行列に関しては、メイン・メモリ制
御装置14は、バス上で発行されたコヒーレント・トラン
ザクションの数を検出し、各モジュールがいくつのコヒ
ーレント・トランザクションに応答したかという記録を
保持し、それによって各モジュールのCCC待ち行列の満
杯の状況を間接的に監視する。より具体的には、メイン
・メモリ制御装置14は、全てのコヒーレント・トランザク
ションを、それが発行された時に受け取る。又、上述の
ように、キャッシュを有する各モジュールは、各コヒー
レント・トランザクションを受け取り、受け取ったコヒ
ーレント・トランザクションに関するモジュールのキャ
ッシュ・コヒーレンシ検査の結果をメイン・メモリ制御装
置14に送る。この応答は、各モジュールからメイン・メ
モリ制御装置14に用意されたバスであるCOHライン42な
いし56上でメイン・メモリ制御装置14に送られる。従っ
て、メイン・メモリ制御装置14は、モジュールから受け
取ったキャッシュ・コヒーレンシ応答を、発行されたコ
ヒーレント・トランザクションの数と比較することによ
って、モジュールのCCC待ち行列に残っているコヒーレ
ント・トランザクションの数を判定することができる。
御装置14は、バス上で発行されたコヒーレント・トラン
ザクションの数を検出し、各モジュールがいくつのコヒ
ーレント・トランザクションに応答したかという記録を
保持し、それによって各モジュールのCCC待ち行列の満
杯の状況を間接的に監視する。より具体的には、メイン
・メモリ制御装置14は、全てのコヒーレント・トランザク
ションを、それが発行された時に受け取る。又、上述の
ように、キャッシュを有する各モジュールは、各コヒー
レント・トランザクションを受け取り、受け取ったコヒ
ーレント・トランザクションに関するモジュールのキャ
ッシュ・コヒーレンシ検査の結果をメイン・メモリ制御装
置14に送る。この応答は、各モジュールからメイン・メ
モリ制御装置14に用意されたバスであるCOHライン42な
いし56上でメイン・メモリ制御装置14に送られる。従っ
て、メイン・メモリ制御装置14は、モジュールから受け
取ったキャッシュ・コヒーレンシ応答を、発行されたコ
ヒーレント・トランザクションの数と比較することによ
って、モジュールのCCC待ち行列に残っているコヒーレ
ント・トランザクションの数を判定することができる。
【００５２】このプロセスは、「スコアボード」上で行わ
れるものとみなすことができる。コヒーレント・トラン
ザクションは、発行されると、このボード上に置かれ、
そのトランザクションが各モジュールのCCC待ち行列に
あることを示す。メイン・メモリ制御装置は、そのよう
なトランザクションがあるかどうかに関してバスを監視
する。メイン・メモリ制御装置14は、COHライン上の各モ
ジュールからコヒーレンシ応答を受け取ると、モジュー
ルの応答を記録し、そのモジュールによって処理される
べき次のCCC要求にポインタを移動し、そのモジュール
のCCC待ち行列にあるものとしてリストされているトラ
ンザクションの数を１だけ減ずる。メイン・メモリ制御
装置14は又、所与のコヒーレント・トランザクションに
関する全てのコヒーレンシ応答を受け取った時間も知っ
ているので、そのコヒーレント・トランザクションに応
答する時間を知っている。
れるものとみなすことができる。コヒーレント・トラン
ザクションは、発行されると、このボード上に置かれ、
そのトランザクションが各モジュールのCCC待ち行列に
あることを示す。メイン・メモリ制御装置は、そのよう
なトランザクションがあるかどうかに関してバスを監視
する。メイン・メモリ制御装置14は、COHライン上の各モ
ジュールからコヒーレンシ応答を受け取ると、モジュー
ルの応答を記録し、そのモジュールによって処理される
べき次のCCC要求にポインタを移動し、そのモジュール
のCCC待ち行列にあるものとしてリストされているトラ
ンザクションの数を１だけ減ずる。メイン・メモリ制御
装置14は又、所与のコヒーレント・トランザクションに
関する全てのコヒーレンシ応答を受け取った時間も知っ
ているので、そのコヒーレント・トランザクションに応
答する時間を知っている。
【００５３】メイン・メモリ制御装置14は、様々な待ち
行列の状態に基づいて、CLIENT_OPバスを使用し、待ち
行列の過負荷となる全てのトランザクションの発行を防
ぐ。バス12の調停に関して上述したように、メイン・メ
モリ制御装置14は、ホスト・モジュールとして働き、ど
んなタイプのトランザクションが安全に開始できるのか
を示す信号をCLIENT_OPバス上の他の全てのモジュール
に送る。モジュールがバスの調停に勝利すると、調停状
態の間にCLIENT_OPバス上でどんな符号が駆動されたか
を検査し、調停の勝利者がどんなトランザクション(又
はリターン)を開始できるかを調べる。
行列の状態に基づいて、CLIENT_OPバスを使用し、待ち
行列の過負荷となる全てのトランザクションの発行を防
ぐ。バス12の調停に関して上述したように、メイン・メ
モリ制御装置14は、ホスト・モジュールとして働き、ど
んなタイプのトランザクションが安全に開始できるのか
を示す信号をCLIENT_OPバス上の他の全てのモジュール
に送る。モジュールがバスの調停に勝利すると、調停状
態の間にCLIENT_OPバス上でどんな符号が駆動されたか
を検査し、調停の勝利者がどんなトランザクション(又
はリターン)を開始できるかを調べる。
【００５４】次に、図２を参照して、本発明によるコン
ピュータ・システムの動作を詳細に説明する。図２は、
コンピュータ・システム10、及び図１に関して説明した
要素に機能的に対応する、コンピュータ・システム100の
主要な要素を示している。コンピュータ・システム100
は、バス112、メイン・メモリ115に接続されたメイン・メ
モリ制御装置114、入出力モジュール116、プロセッサ・
モジュール120、CLIENT_OPライン140、コヒーレンシ「CO
H」ライン142、152、及びSTOP_IOライン158を備えてい
る。これらの要素はそれぞれ、図１に関して説明した、
バス12、メイン・メモリ制御装置14、入出力モジュール1
6、プロセッサ・モジュール20、CLIENT_OPライン40、COH
ライン42、52、及びSTOP_IOライン58に対応している。
図１に関して説明した、これらの要素の態様、及びそれ
らの相互関係はここでは繰り返さない。
ピュータ・システムの動作を詳細に説明する。図２は、
コンピュータ・システム10、及び図１に関して説明した
要素に機能的に対応する、コンピュータ・システム100の
主要な要素を示している。コンピュータ・システム100
は、バス112、メイン・メモリ115に接続されたメイン・メ
モリ制御装置114、入出力モジュール116、プロセッサ・
モジュール120、CLIENT_OPライン140、コヒーレンシ「CO
H」ライン142、152、及びSTOP_IOライン158を備えてい
る。これらの要素はそれぞれ、図１に関して説明した、
バス12、メイン・メモリ制御装置14、入出力モジュール1
6、プロセッサ・モジュール20、CLIENT_OPライン40、COH
ライン42、52、及びSTOP_IOライン58に対応している。
図１に関して説明した、これらの要素の態様、及びそれ
らの相互関係はここでは繰り返さない。
【００５５】説明を明確にするために、図２には、１つ
のプロセッサ・モジュールと１つの入出力モジュールし
か示していない。モジュール120と同じ追加プロセッサ・
モジュール、及びモジュール116と同じ追加入出力モジ
ュールが、図１に示した方法でバス112に接続されるこ
とが理解されよう。
のプロセッサ・モジュールと１つの入出力モジュールし
か示していない。モジュール120と同じ追加プロセッサ・
モジュール、及びモジュール116と同じ追加入出力モジ
ュールが、図１に示した方法でバス112に接続されるこ
とが理解されよう。
【００５６】コンピュータ・システム100は、図１に関し
て説明したこれらの要素の他に、入出力モジュール116
に従来の方法で接続された入出力バス160を含む。入出
力モジュール116は、入出力待ち行列162、CCC待ち行列1
64、及びメモリ・キャッシュ166も含む。加えてプロセッ
サ・モジュール120は、CCC待ち行列168とメモリ・キャッ
シュ170を含む。メイン・メモリ制御装置114は、メモリ
制御プロセッサ172、少なくとも１つのメモリ待ち行列1
74、及びスコアボード178を含む。図示されていないプ
ロセッサ・モジュール、及び入出力モジュールはそれぞ
れ、プロセッサ・モジュール120、及び入出力モジュール
116と同じ構成要素を含むことが分かる。
て説明したこれらの要素の他に、入出力モジュール116
に従来の方法で接続された入出力バス160を含む。入出
力モジュール116は、入出力待ち行列162、CCC待ち行列1
64、及びメモリ・キャッシュ166も含む。加えてプロセッ
サ・モジュール120は、CCC待ち行列168とメモリ・キャッ
シュ170を含む。メイン・メモリ制御装置114は、メモリ
制御プロセッサ172、少なくとも１つのメモリ待ち行列1
74、及びスコアボード178を含む。図示されていないプ
ロセッサ・モジュール、及び入出力モジュールはそれぞ
れ、プロセッサ・モジュール120、及び入出力モジュール
116と同じ構成要素を含むことが分かる。
【００５７】動作時に、入出力モジュール、又はプロセ
ッサ・モジュールによって発行されたコヒーレント・トラ
ンザクションはバス112上に送られる。このコヒーレン
ト・トランザクションは、各モジュールによって検出さ
れ、各クライアント・モジュールのCCC待ち行列内とスコ
アボード178上に置かれる。CCC待ち行列164、及び168に
FIFO順で記憶されたコヒーレント・トランザクションは
それぞれ、メモリ・キャッシュ166、及び170と突き合わ
せて検査され、その結果がそれぞれライン152、及び142
でメイン・メモリ制御装置114に報告される。結果は、全
てのモジュールが当該のトランザクションに関して報告
するまでスコアボード上に記憶される。メイン・メモリ
制御装置114は、ライン152、及び142で応答されたコヒ
ーレント・トランザクションの数を、スコアボード178内
にリストされたコヒーレント・トランザクションの数と
比較して、CCC待ち行列164、及び168の満杯/空き状況を
判定する。
ッサ・モジュールによって発行されたコヒーレント・トラ
ンザクションはバス112上に送られる。このコヒーレン
ト・トランザクションは、各モジュールによって検出さ
れ、各クライアント・モジュールのCCC待ち行列内とスコ
アボード178上に置かれる。CCC待ち行列164、及び168に
FIFO順で記憶されたコヒーレント・トランザクションは
それぞれ、メモリ・キャッシュ166、及び170と突き合わ
せて検査され、その結果がそれぞれライン152、及び142
でメイン・メモリ制御装置114に報告される。結果は、全
てのモジュールが当該のトランザクションに関して報告
するまでスコアボード上に記憶される。メイン・メモリ
制御装置114は、ライン152、及び142で応答されたコヒ
ーレント・トランザクションの数を、スコアボード178内
にリストされたコヒーレント・トランザクションの数と
比較して、CCC待ち行列164、及び168の満杯/空き状況を
判定する。
【００５８】例えば、バス112上で発行されたコヒーレ
ント・メモリ読み取りは、モジュール116、及び120によ
って検出され、コヒーレンシ検査のために前記モジュー
ルのCCC待ち行列内に置かれる。どのモジュールにもデ
ータの専用ダーティ・コピーがないことを示すコヒーレ
ンシ検査の結果が、メイン・メモリ制御装置114に報告さ
れる。全てのモジュールが報告し終わると、メイン・メ
モリ制御装置114は、要求モジュールにデータを提供
し、各モジュールがそのコヒーレント・トランザクショ
ンに応答したことをスコアボード上に示し、スコアボー
ドのこのラインを着信トランザクションによって自由に
使用できるものとしてマークする。
ント・メモリ読み取りは、モジュール116、及び120によ
って検出され、コヒーレンシ検査のために前記モジュー
ルのCCC待ち行列内に置かれる。どのモジュールにもデ
ータの専用ダーティ・コピーがないことを示すコヒーレ
ンシ検査の結果が、メイン・メモリ制御装置114に報告さ
れる。全てのモジュールが報告し終わると、メイン・メ
モリ制御装置114は、要求モジュールにデータを提供
し、各モジュールがそのコヒーレント・トランザクショ
ンに応答したことをスコアボード上に示し、スコアボー
ドのこのラインを着信トランザクションによって自由に
使用できるものとしてマークする。
【００５９】入出力装置への書き込みを行うような入出
力トランザクションは、入出力待ち行列162を介して入
出力バス160に送られる。入出力モジュール116は、入出
力待ち行列162の状況を監視し、入出力待ち行列162が満
杯に近づくと、この情報をライン158でメイン・メモリ制
御装置114に報告する。例えば、プロセッサ・モジュール
20が入出力モジュール116にデータを書き込むことでビ
ジー状態である場合、待ち行列162がトランザクション
で満杯になり、STOP_IO信号が発行されることがある。
メイン・メモリ制御装置114は、NO_IOクライアント・オプ
ション信号を発行する。
力トランザクションは、入出力待ち行列162を介して入
出力バス160に送られる。入出力モジュール116は、入出
力待ち行列162の状況を監視し、入出力待ち行列162が満
杯に近づくと、この情報をライン158でメイン・メモリ制
御装置114に報告する。例えば、プロセッサ・モジュール
20が入出力モジュール116にデータを書き込むことでビ
ジー状態である場合、待ち行列162がトランザクション
で満杯になり、STOP_IO信号が発行されることがある。
メイン・メモリ制御装置114は、NO_IOクライアント・オプ
ション信号を発行する。
【００６０】メイン・メモリ制御装置114は、それ自身の
メモリ待ち行列の状況も監視する。従って、メイン・メ
モリ制御装置114は、コンピュータ・システム100におけ
る全ての待ち行列の満杯/空き状況に関する情報を有し
ている。メイン・メモリ制御装置は、そのメモリ待ち行
列が満杯に近づいたことを検出すると、クライアント・
オプション信号NONE_ALLOWEDを発行する。以前に発行さ
れたメモリ・トランザクションが処理されるにつれて、
メモリ待ち行列は空きができ、より制限のないクライア
ント・オプション信号を発行することが可能になる。
メモリ待ち行列の状況も監視する。従って、メイン・メ
モリ制御装置114は、コンピュータ・システム100におけ
る全ての待ち行列の満杯/空き状況に関する情報を有し
ている。メイン・メモリ制御装置は、そのメモリ待ち行
列が満杯に近づいたことを検出すると、クライアント・
オプション信号NONE_ALLOWEDを発行する。以前に発行さ
れたメモリ・トランザクションが処理されるにつれて、
メモリ待ち行列は空きができ、より制限のないクライア
ント・オプション信号を発行することが可能になる。
【００６１】より一般的には、全ての待ち行列の満杯/
空き状況に関する、メイン・メモリ制御装置114に利用可
能な情報に基づいて、メイン・メモリ制御装置114内のメ
モリ制御プロセッサ172が、待ち行列のオーバフローを
生じることなく、次の有効なサイクルの間に発行できる
トランザクションがどのタイプかを判定する。メモリ制
御プロセッサ172は、次の有効なバス・サイクルの間に、
待ち行列のオーバフローを生じさせることのないトラン
ザクションだけが実行されるように、どのクライアント
・オプション信号を発行すべきかを判定する。調停の勝
利者は、クライアント・オプション信号によって許可さ
れたトランザクションだけを発行する。従って、中断さ
せる必要のあるトランザクションは一切なく、モジュー
ル間でハンドシェイクを行う必要もない。
空き状況に関する、メイン・メモリ制御装置114に利用可
能な情報に基づいて、メイン・メモリ制御装置114内のメ
モリ制御プロセッサ172が、待ち行列のオーバフローを
生じることなく、次の有効なサイクルの間に発行できる
トランザクションがどのタイプかを判定する。メモリ制
御プロセッサ172は、次の有効なバス・サイクルの間に、
待ち行列のオーバフローを生じさせることのないトラン
ザクションだけが実行されるように、どのクライアント
・オプション信号を発行すべきかを判定する。調停の勝
利者は、クライアント・オプション信号によって許可さ
れたトランザクションだけを発行する。従って、中断さ
せる必要のあるトランザクションは一切なく、モジュー
ル間でハンドシェイクを行う必要もない。
【００６２】例えば、入出力待ち行列162が満杯に近づ
きつつあると仮定する。入出力モジュール116はデータ
を受け取るためにビジー状態である。入出力装置への他
の書き込みがバス112で入出力モジュール116に送られ、
入出力待ち行列162に置かれる。入出力モジュール116
は、待ち行列162が満杯に近づいたことを検出すると、
メイン・メモリ制御装置114にSTOP_IO信号を送る。メイ
ン・メモリ制御装置114は、クライアント・オプション信
号NO_IOを駆動し、次のバスの所有者は、入出力装置に
対するトランザクションを駆動することはない。
きつつあると仮定する。入出力モジュール116はデータ
を受け取るためにビジー状態である。入出力装置への他
の書き込みがバス112で入出力モジュール116に送られ、
入出力待ち行列162に置かれる。入出力モジュール116
は、待ち行列162が満杯に近づいたことを検出すると、
メイン・メモリ制御装置114にSTOP_IO信号を送る。メイ
ン・メモリ制御装置114は、クライアント・オプション信
号NO_IOを駆動し、次のバスの所有者は、入出力装置に
対するトランザクションを駆動することはない。
【００６３】更に例を挙げると、メイン・メモリ制御装
置114は１つ、又は複数のコヒーレンシ待ち行列が満杯
に近づきつつあることを(メイン・メモリ制御装置自体の
スコアボードを使用して)検出することができる。メイ
ン・メモリ制御装置114は、クライアント・オプション信
号RET_ONLYを駆動する。バスの所有者は追加の読み取り
トランザクションを駆動しない。しかし、データのリタ
ーン、及びコヒーレンシ検査の応答は許可される。従っ
て、CCC待ち行列は最終的に空になっていき、より制限
のないクライアント・オプション信号が発行される。
置114は１つ、又は複数のコヒーレンシ待ち行列が満杯
に近づきつつあることを(メイン・メモリ制御装置自体の
スコアボードを使用して)検出することができる。メイ
ン・メモリ制御装置114は、クライアント・オプション信
号RET_ONLYを駆動する。バスの所有者は追加の読み取り
トランザクションを駆動しない。しかし、データのリタ
ーン、及びコヒーレンシ検査の応答は許可される。従っ
て、CCC待ち行列は最終的に空になっていき、より制限
のないクライアント・オプション信号が発行される。
【００６４】ここでは、本発明の順序付けされたコヒー
レンシ技法について更に説明する。上述のように、キャ
ッシュ・メモリを有する各コヒーレント・モジュールは、
バス上で各コヒーレント・トランザクションが発行され
た後に、各自のキャッシュに対してコヒーレンシ検査を
実施する必要がある。従って、これらのモジュールは、
コヒーレント・トランザクションに関してバスを監視す
る。バス上で発行されるコヒーレント・トランザクショ
ンは、そのモジュールによって発行されたコヒーレント
・トランザクションも含めて、そのモジュールのコヒー
レンシ待ち行列内に置かれる。他のモジュールのトラン
ザクションが、コヒーレンシ待ち行列の先頭に達する
と、そのモジュールはそのトランザクションについてキ
ャッシュ・コヒーレンシ検査を実行し、次にそのCOHライ
ンで、そのトランザクションに関するキャッシュ・コヒ
ーレンシ状況をメイン・メモリ制御装置に報告する。モ
ジュール自身のトランザクションがそのコヒーレンシ待
ち行列の先頭に達すると、そのモジュールは、トランザ
クションを発行するために自身のキャッシュを更新し、
そのラインにマークをして、データのリターンがまだ未
完了であることを表す。更に、このモジュールは、その
COHラインで、メイン・メモリ制御装置にキャッシュ・コ
ヒーレンシ状況を報告するが、必ず信号COH_OK(下記参
照)であり、チェックが完了し、競合が見つからなかっ
たことを示す。
レンシ技法について更に説明する。上述のように、キャ
ッシュ・メモリを有する各コヒーレント・モジュールは、
バス上で各コヒーレント・トランザクションが発行され
た後に、各自のキャッシュに対してコヒーレンシ検査を
実施する必要がある。従って、これらのモジュールは、
コヒーレント・トランザクションに関してバスを監視す
る。バス上で発行されるコヒーレント・トランザクショ
ンは、そのモジュールによって発行されたコヒーレント
・トランザクションも含めて、そのモジュールのコヒー
レンシ待ち行列内に置かれる。他のモジュールのトラン
ザクションが、コヒーレンシ待ち行列の先頭に達する
と、そのモジュールはそのトランザクションについてキ
ャッシュ・コヒーレンシ検査を実行し、次にそのCOHライ
ンで、そのトランザクションに関するキャッシュ・コヒ
ーレンシ状況をメイン・メモリ制御装置に報告する。モ
ジュール自身のトランザクションがそのコヒーレンシ待
ち行列の先頭に達すると、そのモジュールは、トランザ
クションを発行するために自身のキャッシュを更新し、
そのラインにマークをして、データのリターンがまだ未
完了であることを表す。更に、このモジュールは、その
COHラインで、メイン・メモリ制御装置にキャッシュ・コ
ヒーレンシ状況を報告するが、必ず信号COH_OK(下記参
照)であり、チェックが完了し、競合が見つからなかっ
たことを示す。
【００６５】メイン・メモリ制御装置は、別のキャッシ
ュ・コヒーレンシ状況の報告を受け取り、以下で述べる
方法で、コヒーレント・トランザクション要求に関する
キャッシュ・コヒーレンシ状況の完了を判定する。
ュ・コヒーレンシ状況の報告を受け取り、以下で述べる
方法で、コヒーレント・トランザクション要求に関する
キャッシュ・コヒーレンシ状況の完了を判定する。
【００６６】各キャッシュ・ラインの状況は、４つのう
ちの１つ、即ち「無効」、「共用」、「専用ダーティ」、及び
「専用クリーン」のうちの１つで定義される。「共用」ライ
ンは、同時に２つ以上のモジュールのキャッシュ内に存
在することが許可されるものである。定義によれば、全
ての共用ラインはクリーンである。ラインの専用コピー
は、システム内の任意のデータ・キャッシュ内で、いか
なる時点においても１つだけが許可される。「専用」ライ
ンは、クリーン、又はダーティのどちらかである。
ちの１つ、即ち「無効」、「共用」、「専用ダーティ」、及び
「専用クリーン」のうちの１つで定義される。「共用」ライ
ンは、同時に２つ以上のモジュールのキャッシュ内に存
在することが許可されるものである。定義によれば、全
ての共用ラインはクリーンである。ラインの専用コピー
は、システム内の任意のデータ・キャッシュ内で、いか
なる時点においても１つだけが許可される。「専用」ライ
ンは、クリーン、又はダーティのどちらかである。
【００６７】コヒーレンシ状況は、更に後述する、以下
の信号を使用して、COHラインで各モジュールによって
報告される。
の信号を使用して、COHラインで各モジュールによって
報告される。
【００６８】
【表２】
【００６９】クライアントは、コヒーレンシ状況の報告
で活動していない場合は必ず、COH_NOPをそのCOHバスに
駆動する。クライアントは、コヒーレンシ状況の報告を
行う準備ができると、そのコヒーレンシ検査の結果に基
づいて、単一バス・サイクル毎に、COH_SHARED、COH_COPY
OUT、又はCOH_OKを駆動する。
で活動していない場合は必ず、COH_NOPをそのCOHバスに
駆動する。クライアントは、コヒーレンシ状況の報告を
行う準備ができると、そのコヒーレンシ検査の結果に基
づいて、単一バス・サイクル毎に、COH_SHARED、COH_COPY
OUT、又はCOH_OKを駆動する。
【００７０】報告モジュールが、要求された専用ダーテ
ィのデータ・ラインを所有し、コヒーレント・トランザク
ションが読み取りトランザクション、又はフラッシュ・
トランザクションである場合、この報告モジュールは、
COH_COPYOUTを駆動して、後続トランザクション内の要
求モジュールに、バス上でデータを提供することを指定
する。モジュールが、COH_COPYOUTの状況を送る場合、
そのモジュールはそのラインを書き出す必要がある。
ィのデータ・ラインを所有し、コヒーレント・トランザク
ションが読み取りトランザクション、又はフラッシュ・
トランザクションである場合、この報告モジュールは、
COH_COPYOUTを駆動して、後続トランザクション内の要
求モジュールに、バス上でデータを提供することを指定
する。モジュールが、COH_COPYOUTの状況を送る場合、
そのモジュールはそのラインを書き出す必要がある。
【００７１】報告クライアントが、要求されたラインの
共用、又は専用クリーン・コピーを有しており、そのラ
インのコピーを保持する場合、報告クライアントはCOH_
SHAREDを駆動して、要求モジュールがそのコピーを共用
としてマークするよう指定する。報告モジュールが現
在、専用クリーン・コピーを有している場合、そのコピ
ーを共用としてマークする。２つ以上のクライアント
が、COH_SHARED状況を送ることが可能である。メイン・
メモリ制御装置は応答時に、メイン・メモリ制御装置が
バスの調停を行う時に、要求モジュールに対してCLIENT
_OPバス上でSHAR_RTNの符号を使用することによって、
そのラインが共用にマークされていることを表し、デー
タをリターンする。
共用、又は専用クリーン・コピーを有しており、そのラ
インのコピーを保持する場合、報告クライアントはCOH_
SHAREDを駆動して、要求モジュールがそのコピーを共用
としてマークするよう指定する。報告モジュールが現
在、専用クリーン・コピーを有している場合、そのコピ
ーを共用としてマークする。２つ以上のクライアント
が、COH_SHARED状況を送ることが可能である。メイン・
メモリ制御装置は応答時に、メイン・メモリ制御装置が
バスの調停を行う時に、要求モジュールに対してCLIENT
_OPバス上でSHAR_RTNの符号を使用することによって、
そのラインが共用にマークされていることを表し、デー
タをリターンする。
【００７２】報告クライアントがラインの供給を行って
おらず、そのラインの共用コピーを保持していないとい
う場合には、COH_OKを駆動して、コヒーレンシ検査が完
了しており、報告するものがないことを示す。報告モジ
ュールがコピーを有していないか、コヒーレント・トラ
ンザクションの結果、コピーに無効のマークがされてい
るか、又は報告モジュールがコヒーレント・トランザク
ションを発行した場合に、COH_OKが発行される。
おらず、そのラインの共用コピーを保持していないとい
う場合には、COH_OKを駆動して、コヒーレンシ検査が完
了しており、報告するものがないことを示す。報告モジ
ュールがコピーを有していないか、コヒーレント・トラ
ンザクションの結果、コピーに無効のマークがされてい
るか、又は報告モジュールがコヒーレント・トランザク
ションを発行した場合に、COH_OKが発行される。
【００７３】メイン・メモリ制御装置は、上述のスコア
ボードを使用してコヒーレンシ応答の記録を保持する。
各モジュールが、特定のトランザクションに関するコヒ
ーレンシ状況を報告すると、メイン・メモリ制御装置
は、その信号を分析して、要求モジュールに最新データ
が送られるようにする。ラインの専用ダーティ・コピー
を有しているモジュールがなければ、メイン・メモリ制
御装置は、データが専用で使用可能か、共用で使用可能
かに関する状況と共に、データを供給する。それ以外で
あれば、専用ダーティのデータを有しているモジュール
が、メイン・メモリ制御装置によって非コヒーレントの
キャッシュ・ライト・バック・トランザクションとして扱
われ、従って必要なメモリ更新を行うキャッシュ間コピ
ー・トランザクションによってデータ供給を行うので、
メイン・メモリ制御装置は、このトランザクションに関
して「忘れる」ことができる。
ボードを使用してコヒーレンシ応答の記録を保持する。
各モジュールが、特定のトランザクションに関するコヒ
ーレンシ状況を報告すると、メイン・メモリ制御装置
は、その信号を分析して、要求モジュールに最新データ
が送られるようにする。ラインの専用ダーティ・コピー
を有しているモジュールがなければ、メイン・メモリ制
御装置は、データが専用で使用可能か、共用で使用可能
かに関する状況と共に、データを供給する。それ以外で
あれば、専用ダーティのデータを有しているモジュール
が、メイン・メモリ制御装置によって非コヒーレントの
キャッシュ・ライト・バック・トランザクションとして扱
われ、従って必要なメモリ更新を行うキャッシュ間コピ
ー・トランザクションによってデータ供給を行うので、
メイン・メモリ制御装置は、このトランザクションに関
して「忘れる」ことができる。
【００７４】２つ以上のコヒーレンシ検査の同時実行が
可能である。同時に検査できる数は、コヒーレント・ト
ランザクションの進行を監視するCCCトランザクション
待ち行列の深さのみに制限される。
可能である。同時に検査できる数は、コヒーレント・ト
ランザクションの進行を監視するCCCトランザクション
待ち行列の深さのみに制限される。
【００７５】上述のように、コヒーレント・トランザク
ションは、発行された時にバス上で検出され、先入れ先
出しの順で、コヒーレンシ検査のために各モジュールの
コヒーレンシ待ち行列内に置かれる。各モジュールは、
それ自身のトランザクションを発行した時に、そのトラ
ンザクションもそれ自身の待ち行列内に置き、それが待
ち行列の先頭に達するまで待って、そのトランザクショ
ンに対するコヒーレンシ検査を実行する。従って、各ク
ライアントは、コヒーレント・トランザクションがバス
上で発行されたのと正確に同じ順序で、各コヒーレント
・トランザクションに関するコヒーレンシ検査に対して
応答を送る。
ションは、発行された時にバス上で検出され、先入れ先
出しの順で、コヒーレンシ検査のために各モジュールの
コヒーレンシ待ち行列内に置かれる。各モジュールは、
それ自身のトランザクションを発行した時に、そのトラ
ンザクションもそれ自身の待ち行列内に置き、それが待
ち行列の先頭に達するまで待って、そのトランザクショ
ンに対するコヒーレンシ検査を実行する。従って、各ク
ライアントは、コヒーレント・トランザクションがバス
上で発行されたのと正確に同じ順序で、各コヒーレント
・トランザクションに関するコヒーレンシ検査に対して
応答を送る。
【００７６】メイン・メモリ制御装置は、全てのコヒー
レンシ検査(トランザクションを発行したモジュールに
よる検査を含む)が完了するまで待って、データの供給
をさせる。従って、コヒーレント・トランザクション
は、一般に、発行されるのと同じ順序で完了する。
レンシ検査(トランザクションを発行したモジュールに
よる検査を含む)が完了するまで待って、データの供給
をさせる。従って、コヒーレント・トランザクション
は、一般に、発行されるのと同じ順序で完了する。
【００７７】好適実施例では、専用ダーティのキャッシ
ュ・データのメモリに対する非コヒーレント書き込み
は、特殊な事例として扱われ、この場合、こうした書き
込みは、キャッシュ・ライト・バックと呼ばれる。キャッ
シュ・ライト・バック以外に、好適実施例では、コヒーレ
ント読み取り、非コヒーレント読み取り、コヒーレント
書き込み、及び非キャッシュ非コヒーレント書き込みと
いった、トランザクションの種類を認識している。好適
実施例では、特殊なトランザクション符号化を使用し
て、キャッシュ・ライト・バックと通常の非コヒーレント
書き込みを区別する。更に、上述のキャッシュ間コピー
・トランザクションは、ダーティのキャッシュ・データで
メモリ更新を行う時の副作用によって、キャッシュ・ラ
イト・バックとして扱われる。キャッシュ・ライト・バッ
ク以外の全てのトランザクションは、バス112上で発行
される論理的順序で処理されなければならない。キャッ
シュ・ライト・バックは、システムのパイプライン化、及
び分割トランザクションの性質のため、特殊である。例
えば、プロセッサ20は、所定のアドレスに読み取りトラ
ンザクションを発行することができる。その直後に、プ
ロセッサ22は、同じアドレスにキャッシュ・ライト・バッ
ク・トランザクションを発行することができるが、プロ
セッサ22がプロセッサ20の読み取りトランザクションに
関してコヒーレンシ検査を実行するのは、キャッシュ・
ライト・バック・トランザクションを発行した後に限られ
る。キャッシュ・ライト・バックが、他のトランザクショ
ンとして処理された場合、プロセッサ22はプロセッサ20
によって要求されたデータのコピーを有していないこと
を示すが(既にバスに書き出しているため)、メイン・メ
モリ制御装置114は、バス112上で、プロセッサ22の書き
込みの前に、プロセッサ20の読み取りがあることが分か
るので、まず読み取りを実行し、メイン・メモリから失
効データをリターンする。
ュ・データのメモリに対する非コヒーレント書き込み
は、特殊な事例として扱われ、この場合、こうした書き
込みは、キャッシュ・ライト・バックと呼ばれる。キャッ
シュ・ライト・バック以外に、好適実施例では、コヒーレ
ント読み取り、非コヒーレント読み取り、コヒーレント
書き込み、及び非キャッシュ非コヒーレント書き込みと
いった、トランザクションの種類を認識している。好適
実施例では、特殊なトランザクション符号化を使用し
て、キャッシュ・ライト・バックと通常の非コヒーレント
書き込みを区別する。更に、上述のキャッシュ間コピー
・トランザクションは、ダーティのキャッシュ・データで
メモリ更新を行う時の副作用によって、キャッシュ・ラ
イト・バックとして扱われる。キャッシュ・ライト・バッ
ク以外の全てのトランザクションは、バス112上で発行
される論理的順序で処理されなければならない。キャッ
シュ・ライト・バックは、システムのパイプライン化、及
び分割トランザクションの性質のため、特殊である。例
えば、プロセッサ20は、所定のアドレスに読み取りトラ
ンザクションを発行することができる。その直後に、プ
ロセッサ22は、同じアドレスにキャッシュ・ライト・バッ
ク・トランザクションを発行することができるが、プロ
セッサ22がプロセッサ20の読み取りトランザクションに
関してコヒーレンシ検査を実行するのは、キャッシュ・
ライト・バック・トランザクションを発行した後に限られ
る。キャッシュ・ライト・バックが、他のトランザクショ
ンとして処理された場合、プロセッサ22はプロセッサ20
によって要求されたデータのコピーを有していないこと
を示すが(既にバスに書き出しているため)、メイン・メ
モリ制御装置114は、バス112上で、プロセッサ22の書き
込みの前に、プロセッサ20の読み取りがあることが分か
るので、まず読み取りを実行し、メイン・メモリから失
効データをリターンする。
【００７８】これを防ぐため、メモリの読み取りに続い
て、同じアドレスに対するキャッシュ・ライト・バックが
行われる場合、メイン・メモリ制御装置114は、書き込ま
れているデータが、実際に、読み取りを満たすためにリ
ターンすべきものであると仮定する。従って、キャッシ
ュ・ライト・バックは、読み取りの前に、効果的に順序の
再配列がなされる。当業者には明らかなように、ほぼ同
じ論旨が、入出力DMA書き込みに関するキャッシュ・ライ
ト・バックの順序にも当てはまる。
て、同じアドレスに対するキャッシュ・ライト・バックが
行われる場合、メイン・メモリ制御装置114は、書き込ま
れているデータが、実際に、読み取りを満たすためにリ
ターンすべきものであると仮定する。従って、キャッシ
ュ・ライト・バックは、読み取りの前に、効果的に順序の
再配列がなされる。当業者には明らかなように、ほぼ同
じ論旨が、入出力DMA書き込みに関するキャッシュ・ライ
ト・バックの順序にも当てはまる。
【００７９】読み取りの実行、及び要求されたデータの
リターンに要する時間は、システムの性能に直接影響す
るので、最短に維持しなければならない。一方、書き込
みは、重大ではない。書き込みを記憶するスペースがあ
る限り、書き込みの実行は、その書き込みが必要になる
まで、又は書き込みの実行において順序を保持すること
が必要になるまで、より重大な読み取りを優先して、延
期することが可能である。
リターンに要する時間は、システムの性能に直接影響す
るので、最短に維持しなければならない。一方、書き込
みは、重大ではない。書き込みを記憶するスペースがあ
る限り、書き込みの実行は、その書き込みが必要になる
まで、又は書き込みの実行において順序を保持すること
が必要になるまで、より重大な読み取りを優先して、延
期することが可能である。
【００８０】最大性能(最小の読み取り遅延)のために、
メイン・メモリ制御装置114は、読み取りの推論的実行を
実施する。メイン・メモリ制御装置114には、バス112上
で読み取り要求を受け取った時点で、まだ、同じアドレ
スに対する後続のキャッシュ・ライト・バックがあるかど
うか、又は読み取りが、別のキャッシュからのキャッシ
ュ間コピーによって満たされるかどうか分からない。実
際、メイン・メモリ制御装置114は、既に待ち行列に入れ
られた、同じアドレスに対する書き込みを有している可
能性があるが、チェックに時間はかからない。これらの
全ての場合において、できる限り速く、その読み取りが
メモリに送られる。後で、メイン・メモリから読み取ら
れたデータが正確でないと分かれば、そのデータは廃棄
され、必要であればメモリから再び読み取りが行われ
る。
メイン・メモリ制御装置114は、読み取りの推論的実行を
実施する。メイン・メモリ制御装置114には、バス112上
で読み取り要求を受け取った時点で、まだ、同じアドレ
スに対する後続のキャッシュ・ライト・バックがあるかど
うか、又は読み取りが、別のキャッシュからのキャッシ
ュ間コピーによって満たされるかどうか分からない。実
際、メイン・メモリ制御装置114は、既に待ち行列に入れ
られた、同じアドレスに対する書き込みを有している可
能性があるが、チェックに時間はかからない。これらの
全ての場合において、できる限り速く、その読み取りが
メモリに送られる。後で、メイン・メモリから読み取ら
れたデータが正確でないと分かれば、そのデータは廃棄
され、必要であればメモリから再び読み取りが行われ
る。
【００８１】読み取り、及びキャッシュ・ライト・バック
を実行するための上記手順の実施は、メイン・メモリ制
御装置114内の３つの先入れ先出しメモリ待ち行列、即
ち、上述の第１待ち行列(待機待ち行列)175、第２待ち
行列(準備完了待ち行列)176、及び読み取り待ち行列(通
常読み取り待ち行列)174によって達成される。全ての読
み取りが読み取り待ち行列174に入れられる。読み取り
待ち行列の先頭のトランザクションが、できるだけ速く
メモリに対し発行される。非コヒーレント・キャッシュ・
ライト・バック以外の全てのトランザクションが、第１
待ち行列175に入れられる。読み取りが、読み取り待ち
行列174と第１待ち行列175の両方に入れられる点に留意
されたい。キャッシュ・ライト・バックは、直接第２待ち
行列176に入れられ、それによって、第１待ち行列内の
他の読み取り、及びライト・バックがバイパスされる。
以下で更に述べるように、これによって、キャッシュ・
ライト・バックが、他のトランザクションの後で、バス1
12上に発行されたとしても、効果的にキャッシュ・ライ
ト・バックが、読み取り、及びDMA書き込みより先になる
ように順序付けられる。
を実行するための上記手順の実施は、メイン・メモリ制
御装置114内の３つの先入れ先出しメモリ待ち行列、即
ち、上述の第１待ち行列(待機待ち行列)175、第２待ち
行列(準備完了待ち行列)176、及び読み取り待ち行列(通
常読み取り待ち行列)174によって達成される。全ての読
み取りが読み取り待ち行列174に入れられる。読み取り
待ち行列の先頭のトランザクションが、できるだけ速く
メモリに対し発行される。非コヒーレント・キャッシュ・
ライト・バック以外の全てのトランザクションが、第１
待ち行列175に入れられる。読み取りが、読み取り待ち
行列174と第１待ち行列175の両方に入れられる点に留意
されたい。キャッシュ・ライト・バックは、直接第２待ち
行列176に入れられ、それによって、第１待ち行列内の
他の読み取り、及びライト・バックがバイパスされる。
以下で更に述べるように、これによって、キャッシュ・
ライト・バックが、他のトランザクションの後で、バス1
12上に発行されたとしても、効果的にキャッシュ・ライ
ト・バックが、読み取り、及びDMA書き込みより先になる
ように順序付けられる。
【００８２】第１待ち行列175の先頭のトランザクショ
ンが、読み取りトランザクションである場合、対応する
データが、利用可能で、必要なコヒーレンシ検査が完了
していれば、更に、そのデータが正しいデータであれ
ば、そのデータがバス112上でリターンされる。正しい
データを含んだ書き込みの前に、読み取りが実行される
と、そのデータは正しくない可能性がある。
ンが、読み取りトランザクションである場合、対応する
データが、利用可能で、必要なコヒーレンシ検査が完了
していれば、更に、そのデータが正しいデータであれ
ば、そのデータがバス112上でリターンされる。正しい
データを含んだ書き込みの前に、読み取りが実行される
と、そのデータは正しくない可能性がある。
【００８３】失効データのチェックは、次のように実施
される。書き込みがメモリに対して発行される毎に、そ
のアドレスが第１待ち行列内に存在する全ての読み取り
のアドレスと比較される。一致すれば、失効データを受
け取る可能性があることを示すフラグが、その読み取り
に関してセットされる(その読み取りが、以前にメモリ
に対して発行されている可能性があるため)。又、読み
取りが第１待ち行列の先頭にあり、バス112上でデータ
をリターンする準備ができている場合にも必ず、そのア
ドレスと、第２待ち行列内にある全ての書き込みのアド
レスが比較される。一致すれば、その読み取りにおい
て、失効データを受け取ったものと仮定される。いずれ
にせよ、メモリに対して読み取りが再び発行されなけれ
ばならない。この再発行は、第２待ち行列にその読み取
りをコピーし、次に第２待ち行列内の全てのトランザク
ションを(順番に)メモリに対して発行することによって
実施される。この読み取りの再発行が完了するまでに、
論理的順序がこの読み取りより前になるべき書き込みは
全て、メモリに対して発行されているので、その読み取
りに関して、正しいデータを受け取ることになる。
される。書き込みがメモリに対して発行される毎に、そ
のアドレスが第１待ち行列内に存在する全ての読み取り
のアドレスと比較される。一致すれば、失効データを受
け取る可能性があることを示すフラグが、その読み取り
に関してセットされる(その読み取りが、以前にメモリ
に対して発行されている可能性があるため)。又、読み
取りが第１待ち行列の先頭にあり、バス112上でデータ
をリターンする準備ができている場合にも必ず、そのア
ドレスと、第２待ち行列内にある全ての書き込みのアド
レスが比較される。一致すれば、その読み取りにおい
て、失効データを受け取ったものと仮定される。いずれ
にせよ、メモリに対して読み取りが再び発行されなけれ
ばならない。この再発行は、第２待ち行列にその読み取
りをコピーし、次に第２待ち行列内の全てのトランザク
ションを(順番に)メモリに対して発行することによって
実施される。この読み取りの再発行が完了するまでに、
論理的順序がこの読み取りより前になるべき書き込みは
全て、メモリに対して発行されているので、その読み取
りに関して、正しいデータを受け取ることになる。
【００８４】第１待ち行列の先頭にあるトランザクショ
ンが、書き込み(コヒーレント書き込み、又は非キャッ
シュ非コヒーレント書き込み)である場合、そのトラン
ザクションは第１待ち行列から第２待ち行列に転送され
る(やはり、必要なコヒーレンシ検査が完了していれ
ば)。最終的に、書き込みは、それが第２待ち行列の先
頭に達した少し後に、メモリに対して発行される。これ
によって、他の書き込みに関して非コヒーレント・キャ
ッシュ・ライト・バックの順序が保証される。
ンが、書き込み(コヒーレント書き込み、又は非キャッ
シュ非コヒーレント書き込み)である場合、そのトラン
ザクションは第１待ち行列から第２待ち行列に転送され
る(やはり、必要なコヒーレンシ検査が完了していれ
ば)。最終的に、書き込みは、それが第２待ち行列の先
頭に達した少し後に、メモリに対して発行される。これ
によって、他の書き込みに関して非コヒーレント・キャ
ッシュ・ライト・バックの順序が保証される。
【００８５】当業者には、前記の説明、及び添付図面か
ら、本発明に対する様々な修正が可能なことが明らかに
なろう。従って、本発明は、特許請求の範囲によっての
み制限されるべきものである。
ら、本発明に対する様々な修正が可能なことが明らかに
なろう。従って、本発明は、特許請求の範囲によっての
み制限されるべきものである。
【００８６】以下に本発明の実施態様を列挙する。
【００８７】１． バスに接続された処理モジュールに
よって実行されるべきトランザクションを指定する情報
の送信、及び受信のためのバスと、前記バス上にトラン
ザクションを送る機能を提供するための、前記バスに接
続されたメモリ制御装置であって、前記トランザクショ
ンが前記機能を提供する前にコヒーレンシ検査を要求す
るトランザクションを含む前記メモリ制御装置と、前記
バスに接続された複数の処理モジュールであって、前記
各処理モジュールが、前記処理モジュールに関連したメ
モリ内に記憶されたデータにコヒーレンシ検査を実施
し、前記コヒーレンシ検査の結果を前記メモリ制御装置
に報告するためのコヒーレンシ検査手段を備え、前記各
コヒーレンシ検査が、前記バス上で発行されたトランザ
クションに対応し、前記コヒーレンシ検査が、対応する
トランザクションが前記バス上で発行された順番で実施
される前記処理モジュールを含むことを特徴とする、デ
ータ処理システム。
よって実行されるべきトランザクションを指定する情報
の送信、及び受信のためのバスと、前記バス上にトラン
ザクションを送る機能を提供するための、前記バスに接
続されたメモリ制御装置であって、前記トランザクショ
ンが前記機能を提供する前にコヒーレンシ検査を要求す
るトランザクションを含む前記メモリ制御装置と、前記
バスに接続された複数の処理モジュールであって、前記
各処理モジュールが、前記処理モジュールに関連したメ
モリ内に記憶されたデータにコヒーレンシ検査を実施
し、前記コヒーレンシ検査の結果を前記メモリ制御装置
に報告するためのコヒーレンシ検査手段を備え、前記各
コヒーレンシ検査が、前記バス上で発行されたトランザ
クションに対応し、前記コヒーレンシ検査が、対応する
トランザクションが前記バス上で発行された順番で実施
される前記処理モジュールを含むことを特徴とする、デ
ータ処理システム。
【００８８】２． 前記各処理モジュールが、前記コヒ
ーレンシ検査を指定する情報を記憶するための待ち行列
を備え、前記コヒーレンシ検査手段が、前記情報が前記
待ち行列に記憶される順番で、前記コヒーレンシ検査を
実施する手段から成ることを特徴とする、項番１に記載
のデータ処理システム。
ーレンシ検査を指定する情報を記憶するための待ち行列
を備え、前記コヒーレンシ検査手段が、前記情報が前記
待ち行列に記憶される順番で、前記コヒーレンシ検査を
実施する手段から成ることを特徴とする、項番１に記載
のデータ処理システム。
【００８９】３． 前記各処理モジュールが、前記バス
上でコヒーレンシ検査を要求するトランザクションを検
出し、コヒーレンシ検査を要求する前記トランザクショ
ンの１つを検出すると、これに応答して、コヒーレンシ
検査を開始する手段を備えることを特徴とする、項番１
に記載のデータ処理システム。
上でコヒーレンシ検査を要求するトランザクションを検
出し、コヒーレンシ検査を要求する前記トランザクショ
ンの１つを検出すると、これに応答して、コヒーレンシ
検査を開始する手段を備えることを特徴とする、項番１
に記載のデータ処理システム。
【００９０】４． 前記メイン・メモリ制御装置によっ
て提供された前記トランザクションが、メモリ・アドレ
スからのデータを要求する読み取りトランザクション、
及び前記メモリ・アドレスへデータを送る書き込みトラ
ンザクションから構成されることと、前記メイン・メモ
リ制御装置が、前記書き込みトランザクションを、前記
読み取りトランザクションの前に実行させるための手段
から成ることを特徴とする、項番１に記載のデータ処理
システム。
て提供された前記トランザクションが、メモリ・アドレ
スからのデータを要求する読み取りトランザクション、
及び前記メモリ・アドレスへデータを送る書き込みトラ
ンザクションから構成されることと、前記メイン・メモ
リ制御装置が、前記書き込みトランザクションを、前記
読み取りトランザクションの前に実行させるための手段
から成ることを特徴とする、項番１に記載のデータ処理
システム。
【００９１】
【発明の効果】本発明によるパイプライン化分割トラン
ザクション・バスのためのコヒーレンシ技法によって、
コヒーレント・トランザクションが発行される速度が制
限されず、かつ各モジュールが本来の速度で、キャッシ
ュ・コヒーレンシ検査が処理可能となる。
ザクション・バスのためのコヒーレンシ技法によって、
コヒーレント・トランザクションが発行される速度が制
限されず、かつ各モジュールが本来の速度で、キャッシ
ュ・コヒーレンシ検査が処理可能となる。
【図１】本発明による完全に順序付けされたコヒーレン
シ技法を使用するコンピュータ・システムの実施例の１
つを示すブロック図である。
シ技法を使用するコンピュータ・システムの実施例の１
つを示すブロック図である。
【図２】本発明による完全に順序付けされたコヒーレン
シ技法を使用するコンピュータ・システムの構成要素を
示すブロック図である。
シ技法を使用するコンピュータ・システムの構成要素を
示すブロック図である。
100 コンピュータ・システム 112 バス 114 メイン・メモリ制御装置 116 入出力モジュール 120 プロセッサ・モジュール 164、168 CCC待ち行列 170 メモリ・キャッシュ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケネス・ケイ・チャン アメリカ合衆国カリフォルニア州95133− 1461サン・ノゼ，フォックスリッジ・ウエ イ・828 (72)発明者 トーマス・アール・ホッチキス アメリカ合衆国マサチューセッツ州01450 グロートン，タウンゼンド・ロード・907 (72)発明者 ロバート・ディー・オーディニール アメリカ合衆国カリフォルニア州95661ホ ーセヴィレ，タマラック・コート・1001 (72)発明者 ジェイムズ・ビー・ウイリアムズ アメリカ合衆国マサチューセッツ州01852 ローウエル，ホーリールード・アヴェニュ ー・74 (72)発明者 マイケル・エル・ジグラー アメリカ合衆国マサチューセッツ州01588 ホワイティンスヴィレ，ルヴィ・レイン・ 166
Claims (1)
- 【請求項１】バスに接続された処理モジュールによって
実行されるべきトランザクションを指定する情報の送
信、及び受信のためのバスと、 前記バス上にトランザクションを送る機能を提供するた
めの、前記バスに接続されたメモリ制御装置であって、
前記トランザクションが前記機能を提供する前にコヒー
レンシ検査を要求するトランザクションを含む前記メモ
リ制御装置と、 前記バスに接続された複数の処理モジュールであって、
前記各処理モジュールが、前記処理モジュールに関連し
たメモリ内に記憶されたデータにコヒーレンシ検査を実
施し、前記コヒーレンシ検査の結果を前記メモリ制御装
置に報告するためのコヒーレンシ検査手段を備え、前記
各コヒーレンシ検査が、前記バス上で発行されたトラン
ザクションに対応し、前記コヒーレンシ検査が、対応す
るトランザクションが前記バス上で発行された順番で実
施される前記処理モジュールを含むことを特徴とする、
データ処理システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US7181292B2 (en) | 2002-02-27 | 2007-02-20 | Nec Corporation | System control method, control processing system, and control processing apparatus |
| JPWO2004107180A1 (ja) * | 2003-05-30 | 2006-07-20 | 富士通株式会社 | マルチプロセッサシステム |
| US7320056B2 (en) | 2003-05-30 | 2008-01-15 | Fujitsu Limited | Multi-processor system |
| US8380933B2 (en) | 2007-03-20 | 2013-02-19 | Kabushiki Kaisha Toshiba | Multiprocessor system including processor cores and a shared memory |
| JP2008250373A (ja) * | 2007-03-29 | 2008-10-16 | Toshiba Corp | マルチプロセッサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0669578B1 (en) | 2000-04-05 |
| US5530933A (en) | 1996-06-25 |
| KR950033893A (ko) | 1995-12-26 |
| EP0669578A3 (en) | 1995-11-15 |
| DE69423874D1 (de) | 2000-05-11 |
| DE69423874T2 (de) | 2000-11-16 |
| JP3640997B2 (ja) | 2005-04-20 |
| EP0669578A2 (en) | 1995-08-30 |
| TW260770B (ja) | 1995-10-21 |
| KR100371845B1 (ko) | 2003-04-03 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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