KR100310399B1 - 프로세서 인터페이스 버스를 통해 데이터를 전달하기 위한 방법 및 장치 - Google Patents

프로세서 인터페이스 버스를 통해 데이터를 전달하기 위한 방법 및 장치 Download PDF

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KR100310399B1
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Abstract

본 발명은 프로세서 인터페이스 버스(34)와 통신을 행하여 슬래브 디바이스(20) 간에 데이터를 전달하는 방법으로서, 상기 프로세서 인터페이스 버스는 마스터 디바이스(12)와 통신을 행하고 있는 데이터 전달 방법에 있어서, 상기 프로세서 인터페이스 버스(34)로부터 상기 마스터 디바이스에 의해 제공되는 어드레스를 수신하는 단계(블록(318,324))를 포함하고 있다. 상기 슬래브 디바이스(20)가 데이터 전달 트랜잭션을 행하고 있는 지를 표시하는 제 1 신호가 상기 프로세서 인터페이스 버스(34) 상에 표명된다. 상기 프로세서 인터페이스 버스(34)를 사용하여 전달될 데이터가 상기 프로세서 인터페이스 버스(34)와 통신을 행하는 메인 메모리 제어기(32)에 의해 메인 메모리(36) 내 기억되어 있는 지를 표시하는 제 2 신호가 상기 프로세서 인터페이스 버스(34) 상에 표명된다. 상기 슬래브 디바이스(20)와 상기 프로세서 인터페이스 버스(34) 간에 데이터가 전달되고 있다(블록(326)).

Description

프로세서 인터페이스 버스를 통해 데이터를 전달하기 위한 방법 및 장치{Method and apparatus for transferring data over a processor interface bus}
본 발명은 일반적으로 데이터 전달에 관한 것으로, 보다 상세하게는, 프로세서 인터페이스 버스를 통해 데이터를 전달하는 것에 관한 것이다.
최근, 각종 버스 프로토콜이 전형적으로 메인 메모리 내에 거주하지 않는 캐시 가능 또는 캐시 불가능의 데이터를 포함하는 로컬 버스 슬래브 디바이스에 대해 데이터 전달을 취급하는 것이 이용되고 있다. 전형적인 경우, 메인 메모리에 거주하는 캐시 가능의 데이터를 한 캐시로부터 다른 캐시로 직접 전달하기 위해 개별 버스 프로토콜이 사용되고 있다.
각종 버스 프로토콜의 각각은 상이한 제어 핀 셋을 가지고 있기 때문에, 시스템 내 사용되는 포로토콜이 많아 지게 되면 요구되는 핀 또한 많아 지게 되므로, 시스템 비용과 복잡성이 증대하게 된다. 따라서, 캐시 간 전달과 로컬 버스 슬래브 디바이스를 포함하는 데이터 전달을 지원하기 위해 보다 효율적이고 저가인 버스 포로토콜의 사용이 요구되고 있다.
도 1은 본 발명의 일실시예에 의한 데이터 프로세싱 시스템을 설명하는 블록도.
도 2는 도 1의 버스를 설명하는 개설(槪說)도.
도 3은 도 1의 데이터 프로세싱 시스템 내 프로세서 인터페이스 버스의 버스 페이스(phase)를 설명하는 챠트.
도 4는 도 3의 버스 페이스(106,108,110)에서 실행되는 특정 방법을 설명하는 플로우 챠트.
도 5는 도 3의 버스 페이스(104,106,108,110) 동안 버스와 슬래브 간의 통신 방법을 설명하는 플로우 챠트.
도 6은 도 5의 데이터 전달 과정을 설명하는 플로우 챠트.
도 7은 본 발명의 일실시예에 의한 브로드캐스트(broadcast) 방법을 설명하는 플로우 챠트.
*도면의 주요부분에 대한 부호의 설명*
22 : 마스터/슬래브 디바이스 24 : 레벨2 캐시
44 : 어드레스 제어기 46 : 데이터 제어기
일반적으로, 본 발명은, 프로세서 인터페이스 버스를 통해 데이터를 전달하기 위한 방법 및 장치에 관한 것이다. 일실시예에서, 본 발명의 방법은 프로세서 인터페이스 버스와의 통신으로 슬래브 디바이스 간에 데이터를 전달하는 것에 관한 것이며, 여기서 프로세서 인터페이스 버스는 마스터 디바이스와 통신을 행한다. 본 발명의 방법은 프로세서 인터페이스 버스로부터 마스터 디바이스에 의해 공급되는 어드레스를 수신하는 스텝과, 상기 프로세서 인터페이스 버스 상에 상기 슬래브 디바이스가 관련 데이터의 전달 트랜잭션을 행하고 있음을 표시하도록 제 1 신호를 표명하는 스텝, 및 상기 프로세서 인터페이스 버스 상에 상기 프로세서 인터페이스 버스를 사용하여 전달되는 데이터가 상기 프로세서 인터페이스 버스와 통신을 행하는 메인 메모리 제어기에 의해 메인 메모리 내 기억되는 지를 표시하는 제 2 신호를 표명하는 스텝을 포함하고 있다. 다음에, 데이터가 슬래브 디바이스와 프로세서 인터페이스 버스 간에 전달되고 있다.
다른 실시예에서, 본 발명의 방법은, 프로세서 인터페이스 버스와의 통신으로 슬래브 디바이스 간에 데이터를 전달하는 것에 관한 것으로, 여기서 상기 프로세서 인터페이스 버스는 마스터 디바이스와 통신을 행하고 있다. 이 예의 방법은 마스터 디바이스에 의해 제공되는 어드레스를 프로세서 인터페이스 버스로부터 수신하는 스텝과, 상기 슬래브 디바이스가 관련 데이터 트랜잭션을 행하고 있음을 표시하는 제 1 신호를 상기 프로세서 인터페이스 버스 상에 표명하는 스텝, 및 상기 프로세서 인터페이스 버스를 사용하여 전달될 데이터가 상기 프로세서 인터페이스 버스와 통신을 행하는 메인 메모리 제어기에 의해 메인 메모리에 기억되어 있는 지를 표시하는 제 2 신호를 상기 프로세서 인터페이스 버스 상에 표명하는 스텝을 포함하고 있다. 다음에, 데이터가 프로세서 인터페이스 버스와 슬래브 디바이스 간에 전달되고 있다.
또다른 실시예에서, 본 발명의 방법은 외부 소스로부터 복수의 디바이스와 통신을 행하는 프로세서 인터페이스 버스에 데이터를 전달하는 것에 관한 것이다. 본 발명의 방법은 프로세서 인터페이스 버스에 응답하여 외부 데이터 소스로부터 제어기에서 데이터와 관련 메모리 어드레스를 수신하는 스텝을 포함한다. 상기관련 메모리 어드레스가 복수 디바이스에 대한 메모리 범위 내에 있는 지를 판단한 후, 상기 프로세서 인터페이스 버스 상에 기록 트랜잭션이 초기화되고, 상기 복수의 디바이스로부터의 복수의 응답에 대해 상기 프로세서 인터페이스 버스가 모니터링 된다. 복수의 디바이스의 서브세트로부터 상기 프로세서 인터페이스 버스에 의해 데이터 준비 신호가 수신된다. 프로세서 인터페이스 버스가 제어되고 프로세서 인터페이스 버스에 복수의 디바이스의 서브세트에 대한 액세스가 허가된다. 다음에, 외부 데이터 소스로부터 수신되는 데이터가 상기 프로세서 인터페이스 버스에 전달된다.
본 발명의 일실시예에서, 본 발명의 장치는, 데이터 프로세싱 시스템으로서, 프로세서 인터페이스 버스와, 상기 프로세서 인터페이스 버스에 응답하는 메모리 제어기와, 상기 메모리 제어기에 응답하는 메모리 디바이스와, 마스터 디바이스로서 동작하는 상기 프로세서 인터페이스에 응답하는 제 1 디바이스, 및 제 2 디바이스를 포함하는 프로세싱 시스템이다. 제 2 디바이스는 슬래브로서 동작하는 상기프로세서 인터페이스 버스에 응답하여 상기 슬래브 디바이스가 데이터 전달 트랜잭션을 기능을 행하고 있는 지를 표시하는 제 1 신호를 상기 프로세서 인터페이스에 표명한다. 상기 제 2 디바이스는 상기 프로세서 인터페이스 버스를 사용하여 전달될 데이터가 상기 메인 메모리 제어기에 의해 상기 메모리 디바이스 내 기억되는 지를 표시하는 제 2 신호를 상기 프로세서 인터페이스 버스 상에 표명한다.
또다른 실시예에서, 본 발명의 장치는 프로세서 인터페이스 버스와, 상기 프로세서 인터페이스 버스에 응답하는 메모리 제어기와, 상기 메모리 제어기에 응답하는 메모리 디바이스, 및 프로세서 인터페이스 버스에 응답하며, 마스터 디바이스로서 동작하고 제 1 캐시를 가지고 있는 제 1 디바이스를 포함하는 데이터 프로세싱 시스템이다. 상기 데이터 프로세싱 시스템은 또한 프로세서 인터페이스 버스에 응답하며 슬래브 디바이스로서 동작하고 제 2 캐시를 가지고 있는 제 2 디바이스를 포함한다. 상기 프로세서 인터페이스 버스는 버스 프로토콜에 따라서 동작하며, 상기 버스 프로토콜은, 상기 제 1 디바이스의 제 1 캐시 메모리와 상기 제 2 디바이스의 제 2 캐시 메모리 간의 데이터 전달을 포함하는 제 1 동작과 상기 제 1 및 제 2 디바이스 중 1개와 상기 프로세서 인터페이스 버스에 결합된 로컬 버스 슬래브 디바이스 간의 데이터 전달을 포함하는 제 2 동작을 조정하고 있다.
도 1은 제 1 마이크로프로세서(12), 제 2 마이크로프로세서(14), (필요하다면) 추가 마이크로프로세서(16), 레벨3 캐시(18), 다른 슬래브 디바이스(20), 마스터 슬래브 디바이스(22), 및 칩 세트(32)를 포함하는 데이터 프로세싱 시스템(10)을 설명하며, 이들 전체는 프로세서 인터페이스 버스(34)에 결합되어 있다. 제 1마이크로프로세서(14)는 제1의 레벨2 캐시(24)에 결합되어 있고, 제 2 마이크로프로세서(14)는 제2의 레벨2 캐시(26)에 결합되어 있다. 마이크로프로세서(16)는 레벨2 캐시(28)에 결합되어 있다. 메모리(30)는 마스터 슬래브 디바이스(22)에 결합되어 있다. 메인 메모리(36)는 칩 세트(32)에 결합되어 있다. 칩 세트(32)는 어드레스 제어기(44), 데이터 제어기(46), 및 메인 메모리(36) 용 메모리 제어기(도시하지 않음)를 포함하고 있다. 칩 세트(32)는 또한 버스 중재 유닛(48)을 포함한다. 칩 세트(32)는 또한 입/출력 디바이스(40)와 다른 버스 모듈(42)에 버스938)를 통해서 결합되어 있다. 일실시예에서, 버스(38)는 주변 I/O 버스이다. 대안적인 실시예에서는 칩 세트(32)의 외측에 있는 개별 유닛으로서 어드레스, 데이터, 및 메모리 제어기를 포함하거나, 단일 제어기 내에 집적화된 그러한 제어기 전체를 포함할 수 있다. 칩 세트932)는 현재의 데스크 탑 컴퓨터 시스템에 주지되어 있는 칩 세트에 유리하게 기능하고 있다. 따라서, 칩 세트의 특정 기능 및 설계는 사용되고 있는 시스템에 의존하고 있다. 도 1에 도시된 데이터 시스템(10)의 동작은 도 2-7을 참조하여 후에 설명한다.
도 1의 버스(34)에 관한 특정 실시예가 도 2에 도시되어 있다. 일실시예에서, 버스(34)는 2개 부분, 즉 어드레스 버스(50)와, 그것과 관련된 콘트롤 비트 및 속성 비트, 및 데이터 버스(60)와 그것과 관련된 콘트롤 비트를 포함하고 있다. 본 예에서, 어드레스 및 데이터 버스 들은 결합되어 있지 않으나, 대안적인 실시예에서 이들 어드레스 버스와 데이터 버스는 단일 버스 구조로 결합될 수 있다. 대안적인 실시예는 또한 버스를 각종 상이한 부분으로 분할할 수 있는데, 여기서 콘트롤 비트와 속성 비트는 별개의 버스에 존재하거나 서로 연결되어 있다. 버스의 사이즈는 데이터 프로세싱 시스템(10)에 필요한 어드레스 비트, 데이터 비트, 및 콘트롤 및 속성 비트의 수에 의존하기 때문에, 시스템 마다 변할 수 있어 그에 알맞게 설계될 수 있다. 프로세서 버스(34)는 최근의 데스크 탑 컴퓨터 시스템에 주지되어 있는 버스 들과 유사하게 기능한다. 당업자라면 버스 설계가 데이터 프로세싱 시스템 요건에 따라 변한다는 것은 알 것이다. 예컨대, 필요한 버스 프로토콜을 구현하기 위해서는 프로세서 버스에 대해 상이한 제어 신호가 요구될 수 있다.
도 3은 도 1의 데이터 프로세싱 시스템(10)에 발생하는 고 레벨 트랜잭션 과정(100)을 설명한다. 이 트랜잭션 과정은 시간에 따라 상대적으로 발생하기 때문에 각종 버스 페이스(102,104,106,108,110)를 포함하고 있다. 어드레스 중재 페이스(102) 동안에는, 칩 세트 내 배치되어 있는 중재 유닛(48)이 어드레스 버스(50)를 요구하는 디바이스 중 어느 디바이스가 트랜잭션을 위한 어드레스 버스(50)의 오너쉽(ownership)을 수신하는 지를 판단한다. 대안적인 실시예에서, 중재 유닛(48)은 별개 유닛으로서 칩 세트(32)의 외측에 배치될 수 있다. 중재 유닛(48)이 판단을 행하면, 버스 오너쉽을 갖는 디바이스, 즉 마스터 디바이스가, 어드레스 전달 페이스(104) 동안, 관련 콘트롤 비트와 함께 어드레스 버스(50) 상에 마스터 어드레스를 전달한다. 어드레스(스누프:snoop) 응답 페이스(106) 동안, 버스(34)에 결합된 다른 디바이스 들은 마스터 어드레스에 응답할 필요가 있는 지를 결정하기 위해 어드레스 버스(50)를 감시한다(snoop 또는 monitor). 소정의 트랜잭션에 대해서, 이 트랜잭션을 요청하는 디바이스는 마스터가 되고, 마스터의 어드레스에 응답하는 디바이스는 마스터의 트랜잭션 요구를 행하는 슬래브가 된다.
다음에, 데이터 중재 페이스(108) 동안, 마스터 어드레스와 관련된 데이터를 포함하는 디바이스는, 데이터 버스(60)의 오너쉽을 요청한다. 데이터 버스(60)의 오너쉽은 데이터를 포함하는 디바이스가 트랜잭션 동안에 데이터 버스(60) 상의 정보를 제어할 수 있게 한다. 중재 유닛(48)이 데이터 버스(60)를 요청한 디바이스 또는 디바이스 들에 데이터 버스(60)를 허가하면, 데이터 전달 페이스(110)가 발생하고, 마스터 디바이스와 슬래브 디바이스 간에 데이터가 전달되게 된다. 대안적인 실시예에서는, 버스 페이스의 일부가, 데이터 프로세싱 시스템(10)의 설계에 의해 요청되는 바와같이, 시간 상 동시적으로 또는 순차적으로 발생할 수 있음을 유의하길 바란다. 또한, 대안적인 실시예에서는, 후속하는 트랜잭션의 버스 페이스가 이전 트랜잭션의 버스 페이스에 중첩될 수 있다(또는 계속적으로 연결될 수 있다). 또한, 상이한 트랜잭션에 대한 데이터 전달 페이스는 관련 어드레스 페이스에 관하여 기록될 수 있다.
도 4는 실예로서 칩 세트(32)를 사용하여 버스(34)를 통해 데이터를 전달하는 트랜잭션을 도시하는 흐름도(200)이다. 이 흐름도(200)는 도 3의 스누프 응답 페이스(106) 내에서 결정 스텝(202)에서 시작된다. 로컬 버스 디바이스는 디바이스(22,20,12,14,18) 등 버스(34)에 결합된 디바이스에 관계한다. 어떤 로컬 버스도 어드레스의 스누핑(snooping) 후 트랜잭션을 요청하지 않았다면, 다음에, 칩 세트(32)는 블록(204)에 도시된 바와같이 자체적으로 트랜잭션을 행한다. 한편, 마스터 슬래브 디바이스(22) 또는 다른 슬래브 디바이스(20) 등 로컬 버스 디바이스가 트랜잭션을 요구(claim)하고 있다면, 결정 블록(206)으로 진행하게 된다. 로컬 버스 디바이스가 트랜잭션을 요구하고 snarf 신호를 표명하는 경우에, 로컬 버스 디바이스는 트랜잭션을 받아들이고(이에 따라서 슬래브 디바이스가 된다), 메인 메모리(36)가 갱신될 필요가 있다고 칩 세트(32)에게 표명한다. 본 발명의 일실시예에서, 로컬 버스 슬래브 디바이스는 요구되고 있는 데이터를 수정한 때에 snarf 신호를 표명하고 이에 따라서 갱신된 데이터를 메인 메모리(36) 뿐만 아니라 요구 디바이스에 기록하기를 소망한다. 대안적인 실시예에서, 로컬 버스 슬래브 디바이스(예컨대, 기록 완료한 캐시)는 다른 디바이스로부터 데이터를 수신하는 때 snarf 신호를 표명할 수 있기 때문에 그 데이터가 메인 메모리(36)로 전송될 것이다. 또다른 실시예에서, 칩 세트(32)는 don't_snarf 신호가 슬래브 디바이스에 의해 표명되지 않으면 snarf 모드로 이행할 수 있다. 이 경우에, snarf 에 대한 나트(not:역논리)를 표시하는 신호가 표명되지 않는다면, 메인 메모리(36)에 데이터가 기록되게 된다
로컬 버스 슬래브 디바이스가 데이터를 전송할 준비가 되어 있다면, 그 로컬 버스 슬래브 디바이스는, 중재 유닛(48)에게, 데이터 버스(60)의 요청을 통지하는 데이터 준비 신호를 표명한다(블록(210)). 마스터에 의한 최초로 요청되는 트랜잭션 타입이 판독 이라면, 다음에 snarf 동작이 실행되고, 블록(212)에서, 로컬 버스 슬래브 디바이스와 마스터 간의 데이터 전달과 메인 메모리에 대한 데이터의 기록이 발생한다. 한편, 트랜잭션이 수정을 위한 판독(RWITM)이라면, 로컬 버스 슬래브 디바이스와 마스터 디바이스 간의 데이터 전달이 발생하나, 메인 메모리(36)에 대해 데이터가 기록되지는 않는다(블록 (218)).
판단 블록(206)에서, 슬래브 디바이스가 snarf 신호를 표명하지 않는다면, 이 트랜잭션에 대해서는 메인 메모리(36)에 대한 어떤 기록도 필요치 않게 된다. 데이터 버스(60)의 제어를 요청하는 데이터가 전송될 준비가 되면 로컬 버스 슬래브 디바이스는 데이터 준비 신호를 표명한다(판단 블록(214)). 블록(216)에서, 데이터 버스(60)의 제어가 허가되는 때, 블록(218)에서, 로컬 버스 슬래브 디바이스와 마스터 디바이스 간의 데이터 전달이 데이터 버스(60) 상에 발생한다.
본 발명의 일실시예에서, 마스터는 마이크로프로세서(12,14,16) 또는 마스터/슬래브 디바이스(22) 중 1개와 같은 마이크로프로세서일 수 있고, 슬래브는 다른 마이크로프로세서, 레벨3 캐시(18), 마스터/슬래브 디바이스(22), 또는 다른 슬래브 디바이스(20)일 수 있다. 특정한 실시예에서, 마스터/슬래브 디바이스(22)는 프레임 버퍼로서 메모리(30)를 구비하는 그래픽 제어기일 수 있다. 특정한 실시예에서, 상기 다른 슬래브 디바이스(30)는 캐시 제어기, 메인 메모리(36)의 외부의 어드레스를 갖는 메모리용 메모리 제어기, 또는 전용 부처리기일 수 있다. 대안적인 실시예에서는 또한 1개의 마이크로프로세서만을 포함하거나 마스터/슬래브 디바이스와 다른 슬래브 디바이스의 각종 결합을 포함할 수 있다.
도 5는 버스(34)를 사용하여 데이터를 전달하는 로컬 버스 디바이스의 흐름도이다. 로컬 버스 디바이스는, 블록(302)에서, 어드레스 버스(50)로부터의 마스터 어드레스를 감시(snoop)하고, 디바이스 타입(판단 블록(304))에 의존하여, 어드레스가 데이터 전달을 위한 것인지를 결정하는 특정 방법을 수행한다. 로컬 버스 디바이스가 캐시 제어기이면(캐시 기능을 가질 것이다), 로컬 버스 디바이스의 메모리는 메인 메모리(36)의 서브 세트이다. 예컨대, 도 1에서, 마이크로프로세서(12) 내에 알려진 레벨 2 캐시(24)와 레벨1 캐시가 메인 메모리(36)의 서브세트이다. 이 경우에, 메모리 코우히런시(coherency)는 메모리(36)와 레벨2 캐시(24) 또는 레벨1 캐시 등 메인 메모리(36)의 서브 세트 간의 관계이다. 디바이스가 데이터를 요구하면, 요구된 데이터를 포함하는 디바이스는 데이터의 최근 갱신된 버전을 표명할 필요가 있다.
그러나, 로컬 버스 디바이스가 별개의 메모리 범위 제어기인 경우에는, 메인 메모리(36)에서 알려지지 않은 별개의 메모리 범위를 포함한다. 예컨대, 도 1에서, 메모리(30)(그래픽 제어기용 프레임 버퍼 등)가 메인 메모리(36)에서 알려지지 않은 별개의 메모리 범위일 수 있다.
로컬 버스 디바이스가 캐시 제어기이고 어드레스 버스(50) 상에 감시된 어드레스가, 어드레스가 캐시 내의 태그와 일치하는 때와 같이, 그것의 관련 캐시 내에 존재하는 것이라면, 메모리 히트(hit:적중)가 발생한다. 판단 블록(306)에서, 메모리 히트가 발생되지 않는다면, 블록(302)으로 복귀한다. 일실시예에서, 버스(34) 용 인터벤션(intervention) 프로토콜은 캐시가 인터벤션을 캐시(cache)하도록 프로그램 가능하게 인에이블되거나 디스에이블될 수 있다. 대안적으로, 인터벤션은 하드웨어적으로 인에이블 될 수 있거나 디스에이블될 수 있다. 인에이블된 경우, 인터벤션 프로토콜은, 메인 메모리(36)에 대해서 데이터를 전달할 필요가 없이, 프로세서들 사이에서의 캐시간 전송 등과 같은 로컬 버스 디바이스 간에 직접적으로 데이터를 전송할 수 있게 한다.
인터벤션이 인에이블되지 않고 로컬 버스 슬래브 디바이스에 의해 요청되고 있는 데이터가 수정되어 있지 않은 경우(판단 블록(310)), 로컬 버스 슬래브 디바이스는 그것의 트랜잭션을 종료하고 마스터는 로컬 버스 슬래브 디바이스로부터가 아니라 메인 메모리(36)로부터 데이터를 수신할 것이다. 다음에 블록(302)으로 복귀한다. 그러나, 데이터가 수정된 경우에, 로컬 버스 슬래브 디바이스는 블록(312)에서 리트라이(retry) 요구를 나타내는 스누프 응답을 발행한다. 리트라이 요구는, 메인 메모리(36) 내의 데이터가 수정된 버전이 아니고 후에 그것의 트랜잭션 요구를 기다린 후 그것을 재심해야 한다고 마스터에게 통지한다. 다음에, 로컬 버스 슬래브 디바이스는, 블록(314)에서, 메인 메모리(36)에 수정된 데이터를 기록한다. 이 때에, 로컬 버스 디바이스는 그것의 트랜잭션을 종료하고, 로컬 버스 슬래브 디바이스 내의 데이터는 더 이상 수정된 것으로서 표시되지 않는다. 다음에, 블록(302)으로 복귀한다. 그리고, 마스터는 트랜잭션을 다시 요구할 수 있으며 또한 메인 메모리(36)로부터 갱신된 데이터를 판독할 것이다.
한편, 판단 블록(308)에서 인터벤션이 인에이블된 상태라면, 로컬 버스 디바이스들 간의 직접적으로 트랜잭션이 허가된다. 인터벤션이 인에이블되고 요구되고 있는 데이터가 로컬 버스 슬래브 디바이스에 의해 수정 완료된 경우(판단 블록(316)), 로컬 버스 슬래브 디바이스는, 블록(318)에서, 히트(hit) 신호로서 불리기도 하는 제 1 신호를 표명하여 해당 트랜잭션을 청구한다. 로컬 버스 디바이스는 또한 snarf 신호로서 불리기도 하는 제 2 신호를 표명하여, 수정된 데이터 값의 기록을 메인 메모리(36)에 행할 것이다(블록(320)). 따라서, 마스터가 로컬 버스 슬래브 디바이스에 대해 직접적으로 데이터를 전달하더라도, 메인 메모리(36)는 또한 데이터의 갱신된 카피를 수신할 것이다. 다음에, 블록(326)의 데이터 전달 스텝으로 진행되고, 이에 대해서는 도 6을 참조하여 이하에서 설명하기로 한다.
인터벤션(intervention) 프로토콜은 수정된 인터벤션을 고려할 뿐만 아니라, 판단 블록(322)에 의해 설명된 바와같이, 수정되지 않은 인터벤션도 고려하고 있다. 수정되지 않은 인터벤션은, 데이터가 로컬 버스 디바이스에 의해 수정되지 않았고 이에 따라 메인 메모리(36)로부터 검색될 수 있는 경우에도, 로컬 버스 디바이스 전달을 고려하고 있다. 데이터가 수정되지 않고 또한 수정되지 않은 인터벤션이 인에이블되지 않는다면, 로컬 버스 슬래브 디바이스는 그것의 트랜잭션을 종료하고, 마스터 디바이스는 메인 메모리(36)로부터 그것을 정보를 얻을 것이다. 다음에 다시 블록(302)으로 복귀한다. 그러나, 수정되지 않은 인터벤션이 인에이블되고 데이터가 로컬 버스 슬래브 디바이스에 의해 수정되지 않은 경우에는, 로컬 버스 슬래브 디바이스가 snarf 신호를 표명하지 않고 히트 신호만을 표명하기 때문에(블록(324)), 어떤 스나핑(snarfing)도 발생하지 않을 것이다. 이 경우에는, 데이터가 수정되지 않았기 때문에, 스나핑이 필요치 않다. 따라서, 메인 메모리(36)에 대해서는, 메인 메모리(36)가 데이터의 최근 버전을 이미 가지고 있으므로, 어떤 기록도 요구되지 않는다. 다음에 블록(326)의 데이터 전달로 진행한다.
판단 블록(304)에서 상술한 타입의 디바이스가 별개의 메모리 범위 제어기라면, 마스터 어드레스를 감시(snooping)하는 때, 로컬 버스 디바이스는, 판단 블록(328)에서, 마스터 어드레스가 그것의 메모리 범위 내에 있다면 메모리 히트를 발생시키는 것으로 결정한다. 메모리 히트가 발생하고 로컬 버스 슬래브 디바이스가 트랜잭션을 행할 책임이 있다면(판단 블록(330)), 다음에 로컬 버스 슬래브 디바이스는, 블록(324)에서, 히트 신호를 표명하여 트랜잭션을 의무로서 주장할 것이다. 다시 한 번, 로컬 버스 디바이스의 메모리 범위가 메인 메모리(36)에서 벗어나기 때문에, 어떤 스나핑도 요구되지 않는다. 이 때문에, 메인 메모리(36)에 대해서는, 어드레스 장소가 메인 메모리(36) 내에도 존재하지 않기 때문에, 어떤 기록도 요구되지 않고 또한 소망되지 않는다. 이러한 시점에서, 블록(326)의 데이터 잔달 스텝으로 진행하게 된다.
도 6은 로컬 버스 슬래브 디바이스에 대한 데이터 전달 스텝(326)을 설명하고 있다. 트랜잭션 타입이 판독이라면(판단 블록(350)), 로컬 버스 슬래브 디바이스는, 블록(352)에서, 마스터 디바이스에 전달되도록 데이터를 페치한다. 트랜잭션이 기록이라면, 로컬 버스 슬래브 디바이스는, 블록(354)에서, 마스터 디바이스로부터 데이터를 수신할 준비를 한다. 판독 트랜잭션에 있어서, 슬래브는 데이터를 제공할 디바이스가 되고, 기록 트랜잭션에 있어서는, 마스터가 데이터를 제공할 디바이스가 될 것이다. 슬래브 디바이스가 전달을 처리할 준비가 되면, 블록(356)에서, 데이터 준비 신호라 불리는 제 3 신호를 표명하여 데이터 버스(60)를 요구한다. 이 때에, 전달할 데이터를 제공하는 디바이스는 데이터 버스(60)에 대한 액세스를 기다린다(블록(358)), 데이터 버스(60)에 대해 오너십이 허가되면, 데이터를제공하고 있는 디바이스는, 블록(360)에서 도시된 바와같이, 수신 디바이스에 의해 수신될(그리고 그것의 메모리 또는 캐시에 기록될) 데이터를 데이터 버스(60) 상에 실어 데이터를 전달한다.
일실시예에서, 데이터 버스(60)와 어드레스 버스(50)는 (도 2에 도시된 바와같이) 분리되어 데이터 버스(60)는, 다른 디바이스에 의해 자유롭게 사용될 수 있고, 로컬 버스 슬래브 디바이스는 데이터를 페치하거나 데이터를 수신할 준비를 한다. 이렇게 함으로써, 데이터 버스(60)는, 데이터 준비 신호를 수신 완료한 후에, 중재 유닛(48)이 데이터 버스의 오너십을 로컬 버스 슬래브 디바이스에 허가할 때까지 다른 용도로 자유롭게 사용될 수 있다. 대안적인 실시예에서는, 슬래브 디바이스가, 기록 트랜잭션 동안, 마스터 디바이스로부터 데이터를 직접 수신할 수 있게 된다. 이러한 경우, 슬래브는, 마스터로부터 기록을 청구하는 때, 데이터 준비 신호를 표명할 필요가 없다.
본 발명의 일실시예에서는 상술한 바와같이 3개 신호의 결합을 사용하고 있다. 히트 신호는 메모리 히트가 발생하는 때 로컬 버스 슬래브 디바이스에 의해 표명되고, 데이터 준비 신호는, 데이터를 전달할 준비가 되어 있는 때에 전달되고 있으며, 또한 snarf 신호는 스나핑이 발생되는 때 표명됨으로써, 데이터가 메인 메모리(36)에 전송되게 된다. 이들 신호는 (도 2-6을 참조하여 설명된 바와같이) 캐시간 전달과 로컬 버스 슬래브 디바이스와 메인 메모리(36)를 수반하는 판독 및 기록을 지원하기 위하여 신호 프로토콜을 고려하고 있다. 이 예에서는 이러한 공통 프로토콜에 대해 3개 신호만이 요구되므로, 버스(34)는 데이터 프로세싱시스템(10)에서 프로토콜을 달성하기 위해서 3개 콘트롤 핀만을 필요로 하게 된다. 특정 실시예에는, 메인 메모리(36)에 대해 데이터가 스나프(snarf)될 필요가 없다는 것을 나타내기 위하여 스누프 응답 윈도우 후의 추가 사이클 동안에 히트 신호를 표명하여 단일 핀 상에 snarf 신호와 히트 신호를 시간 다중화함으로써 프로토콜을 구현하는 것에 2개 콘트롤 핀만을 사용하고 있다. 이것은 확장된 히트 프로토콜이라 불리고 있으며, 히트 신호와 snarf 신호는 1개 콘트롤 핀만이 필요한데, 그 이유는 이들 신호가 이 공통 핀 상에 순차적으로 표명될 수 있기 때문이다.
스누프 윈도우는, 칩 세트(32)가 마스터 어드레스를 스누핑(snooping)하는 슬래브 디바이스로부터 스누프 응답을 수신하는 데 얼마다 오랫 동안 기다려야 하는 지에 관해 나타내고 있다. 일실시예에서, 이 스누프 윈도우는 고정된 길이로 될 수 있으며 또한 유저에 의해 데이터 프로세싱 시스템(10) 내에 프로그램 될 수 있다. 대안적인 실시예에서, 히트 신호 또는 snarf 신호가 슬래브 디바이스의 어떤 것에 의해 표명된 때를 결정하기 위해 상이한 방법이 사용될 수 있다.
상술한 실시예 들은 수 가지 이점을 가지고 있다. 예컨대, 캐시간 전달을 제공하기 위해 2개 콘트롤 핀만을 사용하고 또한 메인 메모리에 대해서 선택적인 기록을 채택함으로써, 시스템 비용과 복잡성이 낮아지게 된다. 또한, 슬래브 디바이스와 프로세서와 캐시간 전달 등 각종 상이한 트랜잭션에 대한 단일 프로토콜의 사용은, 대응하는 상이한 각종 시스템과 소프트웨어 기능이, 그러한 프로토콜을 사용하는 데이터 프로세싱 시스템 상에 편리하고 비용이 저렴하게 실행될 수 있게 한다. 이에 따라서, 상술한 실시예는 캐시 간 전달 및 로컬 버스 슬래브 디바이스를수반하는 데이터 전달을 지원하는 저가의 효율적인 버스 프로토콜에 대한 필요를 제공하고 있다. 그렇지만, 당업자라면 대안적인 실시예에서는 많은 콘트롤 핀과 상이한 신호, 또는 공통 프로토콜을 달성하기 위해 신호의 상이한 부호화 그룹을 필요로 할 수 있다는 것을 알 수 있을 것이다.
도 7은 브로드캐스트(broadcast) 프로토콜을 고려하고 있는 본 발명의 또다른 실시예를 설명하고 있다. 이 예에서는, 블록(402)에서, 시스템 제어기가 I/O(40) 또는 버스(38) 상에 설치된 다른 버스 모듈(42) 중 1개로부터 외부 데이터를 수신하고 있다. 판단 블록(404)에서, 시스템 제어기가 외부 데이터가 메인 메모리(36) 또는 I/O 어드레스 범위 내에 거주하고 있는 것을 판단하면, 다음에 정상 트랜잭션이 이어지고(블록(406)), 브로드캐스트는 실행되지 않는다. 외부 데이터가 메인 메모리(36) 또는 I/O 어드레스 범위 내에 있지 않다면, 기록 트랜잭션을 브로드캐스트하는 디바이스는 버스(34) 상의 기록 어드레스를 마스터(master)한다(블록(408)). 대안적인 실시예에서, 브로드캐스트 디바이스는 데이터가 메인 메모리(36)에 카피되고 버스(34)에 의해 로컬 버스 디바이스에 브로드캐스트될 필요가 있는 어드레스 범위를 인식할 수 있다. 버스(34) 상의 디바이스 전체는, 마스터 또는 슬래브 디바이스인지에 무관하게, 어드레스가 메모리 범위 내에 있는지를 판단하기 위해(블록(410)), 버스를 모니터하여 어드레스를 감시한다. 그러한 경우에, 메모리 범위가 마스터 어드레스를 포함하는 디바이스 들은 스누프 응답으로서 히트 신호를 표명하여 트랜잭션을 청구할 것이다. 칩 세트(32)의 중재 유닛(48) 등 브로드캐스트를 생성한 디바이스는 히트 신호에 대해 다른 디바이스 전체로부터스누프 응답을 모니터한다.
일실시예에서는, 칩 세트(32)에 의해 브로드캐스트가 생성되고, 대안적인 실시예에서는, 버스(34) 상의 어떤 마스터 디바이스가 브로드캐스트를 생성할 수 있다. 버스(34) 상의 디바이스 들이 칩 세트(32)로부터 브로드캐스트 된 기록을 받아들일 준비가 되면, 이들 디바이스는 데이터 준비 신호를 표명하여 데이터 버스(60)의 오너십을 요구한다. 중재 유닛(48)은 이들 디바이스의 각각으로부터 히트 신호를 표명한 데이터 준비 신호 전체를 수신하게 되면(블록(412,414)), 중재 유닛(48)이 이들 디바이스 각각과 마스터 버스에 데이터 버스(60)의 오너십을 허가한다(블록(416)). 다음에, 데이터는 블록(418)에서 데이터 버스(60) 상에 전달되고 히트 신호를 표명한 디바이스들의 각각은 데이터를 싱크(sink)할 수 있게 된다(버스(34)로부터 데이터를 판독하고 메모리 또는 캐시에 데이터를 기록한다). 데이터가 슬래브 디바이스에 전달되게 되면, 트랜잭션은 종료된다.
본 발명에 의하면, 캐시간 전달을 제공하기 위해 2개 콘트롤 핀만을 사용하고 또한 메인 메모리에 대해서 선택적인 기록을 채택함으로써, 시스템 비용과 복잡성이 낮아지게 된다. 또한, 슬래브 디바이스와 프로세서와 캐시간 전달 등 각종 상이한 트랜잭션에 대한 단일 프로토콜의 사용은, 대응하는 상이한 각종 시스템과 소프트웨어 기능이, 그러한 프로토콜을 사용하는 데이터 프로세싱 시스템 상에 편리하고 비용이 저렴하게 실행될 수 있게 한다.

Claims (5)

  1. 마스터 디바이스와 통신을 행하는 프로세서 인터페이스 버스와 통신을 행하여 슬래브 디바이스 간에 데이터를 전달하는 방법에 있어서,
    프로세서 인터페이스 버스로부터 상기 마스터 디바이스에 의해 제공되는 어드레스를 수신하는 단계;
    상기 슬래브 디바이스가 데이터 전달 트랜잭션을 행하고 있는 지를 표시하는 제 1 신호를 상기 프로세서 인터페이스 버스 상에 표명하는 단계;
    상기 프로세서 인터페이스 버스를 사용하여 전달될 데이터가 상기 프로세서 인터페이스 버스와 통신을 행하는 메인 메모리 제어기에 의해 메인 메모리 내 기억되어 있는 지를 표시하는 제 2 신호를 상기 프로세서 인터페이스 버스 상에 표명하는 단계; 및
    상기 슬래브 디바이스와 상기 프로세서 인터페이스 버스 간에 데이터를 전달하는 단계를 포함하는 데이터 전달 방법.
  2. 데이터 프로세싱 시스템에 있어서,
    프로세서 인터페이스 버스;
    상기 프로세서 인터페이스 버스에 응답하는 메모리 제어기;
    상기 메모리 제어기에 응답하는 메모리 디바이스;
    상기 프로세서 인터페이스 버스에 응답하여 마스터 디바이스로서 동작하는제 1 디바이스; 및
    상기 프로세서 인터페이스 버스에 응답하여 슬래브 디바이스로서 동작하는 제 2 디바이스를 구비하며,
    상기 제 2 디바이스는 상기 슬래브 디바이스가 데이터 전달 트랜잭션을 행하고 있는 지를 표시하는 제 1 신호를 상기 프로세서 인터페이스 버스 상에 표명하고, 또한 상기 프로세서 인터페이스 버스를 사용하여 전달될 데이터가 상기 메인 메모리 제어기에 의해 상기 메인 메모리 내에 기억되는 지를 표시하는 제 2 신호를 상기 프로세서 인터페이스 상에 표명하는 데이터 프로세싱 시스템.
  3. 데이터 프로세싱 시스템에 있어서,
    프로세서 인터페이스 버스;
    상기 프로세서 인터페이스 버스에 응답하는 메모리 제어기;
    상기 메모리 제어기에 응답하는 메모리 디바이스;
    마스터 디바이스로서 동작하며 제 1 캐시를 갖는, 상기 프로세서 인터페이스 버스에 응답하는 제 1 디바이스; 및
    슬래브 디바이스로서 동작하며 제 2 캐시를 갖는, 상기 프로세서 인터페이스 버스에 응답하는 2 디바이스를 구비하며,
    상기 프로세서 인터페이스 버스는 버스 프로토콜에 따라서 동작하고, 상기 버스 프로토콜은 상기 제 1 디바이스의 제 1 캐시 메모리와 제 2 디바이스의 제 2 캐시 메모리 간의 데이터 전달을 포함하는 제 1 동작과, 상기 제 1 및 제 2 디바이스 중 1개와 상기 프로세서 인터페이스 버스에 결합된 로컬 버스 슬래브 디바이스 간의 데이터 전달을 포함하는 제 2 동작을 조정하는 데이터 프로세싱 시스템.
  4. 마스터 디바이스와 통신을 행하는 프로세서 인터페이스 버스와 통신을 행하여 슬래브 디바이스 간에 데이터를 전달하는 방법에 있어서,
    프로세서 인터페이스 버스로부터 상기 마스터 디바이스에 의해 제공되는 어드레스를 수신하는 단계;
    상기 슬래브 디바이스가 데이터 전달 트랜잭션을 행하고 있는 지를 표시하는 제 1 신호를 상기 프로세서 인터페이스 버스 상에 표명하는 단계;
    상기 프로세서 인터페이스 버스를 사용하여 전달될 데이터가 상기 프로세서 인터페이스 버스와 통신을 행하는 메인 메모리 제어기에 의해 메인 메모리 내 기억되어 있는 지를 표시하는 제 2 신호를 상기 프로세서 인터페이스 버스 상에 표명하는 단계;
    상기 슬래브 디바이스가 상기 데이터 전달 트랜잭션을 실행할 준비가 되어 있는 지를 표시하는 제 3 신호를 상기 프로세서 인터페이스 버스 상에 표명하는 단계; 및
    상기 슬래브 디바이스와 상기 프로세서 인터페이스 버스 간에 데이터를 전달하는 단계를 포함하는 데이터 전달 방법.
  5. 복수의 디바이스와 통신을 행하여 외부 소스로부터 프로세서 인터페이스 버스에 데이터를 전달하는 방법에 있어서,
    상기 프로세서 인터페이스 버스에 응답하는 제어기에서 데이터와 관련 메모리 어드레스를 외부 데이터 소스로부터 수신하는 단계;
    상기 관련 메모리 어드레스가 상기 복수의 디바이스에 대한 메모리 범위 내에 있는 지를 결정하는 단계;
    상기 프로세서 인터페이스 버스 상에 기록 트랜잭션을 초기화하는 단계;
    상기 복수의 디바이스로부터의 복수의 응답에 대해서 프로세서 인터페이스 버스를 모니터링하는 단계;
    상기 복수의 디바이스의 서브세트로부터 상기 프로세서 인터페이스 버스를 통해서 데이터 준비 신호를 수신하는 단계;
    상기 프로세서 인터페이스 버스를 제어하고 상기 프로세서 인터페이스 버스에 상기 복수의 디바이스의 서브세트에 대한 액세스를 허가하는 단계; 및
    상기 외부 데이터 소스로부터 수신 데이터를 상기 프로세서 인터페이스 버스에 전달하는 단계를 포함하는 데이터 전달 방법.
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