JPH0727432B2 - 入出力回路 - Google Patents

入出力回路

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JPH0727432B2
JPH0727432B2 JP63247996A JP24799688A JPH0727432B2 JP H0727432 B2 JPH0727432 B2 JP H0727432B2 JP 63247996 A JP63247996 A JP 63247996A JP 24799688 A JP24799688 A JP 24799688A JP H0727432 B2 JPH0727432 B2 JP H0727432B2
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孝 金子
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入出力回路に関し、特に複数のIC相互間でワイ
ヤド論理のデータ転送を行う入出力回路に関する。
〔従来の技術〕
従来、この種の入出力回路は、第3図に示すように、3
個のIC100,109,114間でワイヤド論理のデータ通信を行
っている。
第3図において、IC100,109,114の入出力端子104,108,1
13を共通接続してデータバス107とし、抵抗106を介して
第1の電源ライン105にプルアップした構成となってい
る。それぞれのIC100,109,114の内部回路は、それぞれ
入出力端子104,108,113の論理を、内部の論理回路101,1
10,115の入力端子101,110,115に入力するための
入力バッファ102,111,116と、内部の論理回路101,110,1
15の出力端子101,110,115の論理を各入出力端子1
04,108,113へ出力するための出力トランジスタ103,112,
117とを含んでそれぞれ構成される。
第4図は第3図の入出力回路の動作を説明するためのデ
ータ転送方向と真理値との関係を示す図である。
以下に、第4図を参照して第3図の入出力回路の動作に
ついて説明する。なお、第4図において、“1"は電源ラ
イン105の電位を、“0"は各出力トランジスタ103,112,1
17のソースの電位を示し、DATAは所望のデータ値を示
す。データの転送方向により、状態は7種に分類され、
第4図に示すようになる。
これから明らかなように、データを受信するICとデータ
転送に関与しないICは、その内部の論理回路により出力
トランジスタを非導通状態としてデータバス107を解放
し、データ送信を行うICのみがその内部の論理回路によ
り出力トランジスタを導通状態又は非導通状態とするこ
とでデータの転送が実行される。
即ち、データバス107の論理は、各入出力端子104,108,1
13がいずれもハイインピーダンスの状態で“1"、いずれ
か1つでも“0"を出力するときに“0"となるワイヤド・
アンド論理である。なお、第3図において、3個のICを
仮定したが、ICの数は複数であればよく、特に制限はな
い。
〔発明が解決しようとする課題〕
上述した従来の入出力回路は、データの送受信におい
て、具体的には、特定の通信規約、例えばフィリップス
社のIICバスの通信に関する規約に基いてデータの転送
を行う必要があるため、これら複数のICのうちの1つが
制御機能有するマイクロプロセッサが用いられる。
いま、第1のIC100がマイクロプロセッサであり、デー
タ通信の制御を行うとする。このとき、第1のIC100、
即ち、マイクロプロセッサは入力バッファ102と出力ト
ランジスタ103により構成されるいわゆるオープンドレ
インの入出力回路、又は、ハイインピーダンス状態を有
するいわゆる3ステートバッファを有していなければな
らない。
しかしながら、マイクロプロセッサがこのようなワイヤ
ド論理の通信制御が可能であるように、専用に設計され
たものであれば何ら問題ないが、汎用のマイクロプロセ
ッサを使用する場合、オープンドレインタイプの入出力
回路は一般には希であり、又、本数の制限のある3ステ
ートタイプの入出力ポートを使用することは応用上の制
限を生じるという欠点がある。
本発明の目的は、オープンドレインタイプの特殊な入出
力回路もしくは、3ステートバッファを用いることな
く、通常の入力端子及び出力端子のみでこの種のワイヤ
ド論理の通信を汎用のマイクロプロセッサで可能とする
入出力回路を提供することにある。
〔課題を解決するための手段〕
本発明の入出力回路は、入力端および出力端を有してデ
ータ処理する第1の論理回路と入力端子とこの入力端子
および前記入力端の間に接続される入力バッファとを備
え予め設定された制御機能を有する第1のICと、入力端
および出力端を有してデータ処理する第2の論理回路と
入出力端子と入力バッファと出力バッファとを備え前記
第1のICの前記制御機能により制御される第2のICと、
入力端および出力端を有してデータ処理する第3論理回
路と入出力端子と入力バッファと出力バッファとを備え
前記第1のICの前記制御機能により制御される第3のIC
と、前記第1のICの前記入力端子および前記第2のICの
前記入出力端子および前記第3のICの前記入出力端子を
接続するデータバスとを含む入出力回路において、 前記第1のICは、前記入力端子とは別の出力端子とこの
出力端子と前記第1の論理回路の前記出力端との間に接
続される出力バッフと前記出力端子と前記データバスと
の間に接続される抵抗とを有し、前記第1のICおよび前
記第2のICおよび前記第3のIC相互間でワイヤド論理の
データ転送を行う構成である。
〔実施例〕
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。
第1図に示すように、第1のIC1の入力端子5と第2のI
C10,14の入出力端子9,18とを共通接続してデータバス8
とし、更にIC1の出力端子6を抵抗7を介してデータバ
ス8に接続した構成となっている。
IC1の内部回路は入力端子5の論理を内部の論理回路2
の入力端子2に与える入力バッファ3と内部の論理回
路2の出力端子2の論理を出力端子6に出力する出力
バッファ4とを有している。
IC10,14はそれぞれ入出力端子9,18と入力バッファ12,16
と内部の論理回路11,15と出力トランジスタ13,17とを含
んで構成される。なお、IC10,14は前述した第3図のIC1
09,114と等価の動作を行う。
第2図は第1図の実施例の動作を説明するためのデータ
転送方向と真理値との関係を示す図である。以下に、第
2図を参照して第1図の実施例の動作について説明す
る。
第2図に示すように、前述した第4図の場合と同様にデ
ータの転送方向により7つの状態に分けられる。第2図
から明らかなように、各IC内の論理回路2,11,15の出力
端子2,11,15は、前述した第3図の入出力回路の
内部論理回路101,110,115の出力端子101,110,115
をまったく同様に制御され、目的の動作を行う。
ここで、従来例との動作の相違は、内部の論理回路2の
出力端子2の論理を出力バッファ4と抵抗7を介して
データバス8に与えている点にある。即ち、出力端子6
に“1"が出力されているときは、抵抗7は等価的にプル
アップの状態となり、IC1以外からのデータ転送もしく
はIC1からの“1"のデータ転送、あるいはデータ転送の
ない状態である。
この状態で、IC10,14の入出力端子のうち1つでも“0"
であるとデータバス8は“0"となる。又、出力端子6に
“0"が出力されているときは、IC10,14の入出力端子9,1
8の論理にかかわらず抵抗7を介してデータバス8は
“0"となり、IC1からの“0"のデータ転送となる。即
ち、第1図の実施例は第3図の入出力回路と同様にワイ
ヤド・アンド論理のデータ転送が可能である。
〔発明の効果〕
以上説明したように本発明は、データバスに第1のICの
入力端子及び抵抗を介して出力端子を接続することによ
り、特殊なオープンドレインタイプの入出力回路又は3
ステートの入出力回路を用いることなく、ワイヤド論理
のデータ通信を可能とする効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のブロック図、第2図は第1
図の実施例の動作を説明するためのデータ転送方向と真
理値との関係を示す図、第3図は従来の入出力回路の一
例のブロック図、第4図は第3図の入出力回路の動作を
説明するためのデータ転送方向と真理値との関係を示す
図である。 1,10,14,100,109,114……IC、2,11,15,101,110,115……
論理回路、3,12,16,102,111,116……入力バッファ、4
……出力バッファ、5……入力端子、6……出力端子、
9,18,104,108,113……入出力端子、7,106……抵抗、8,1
07……データバス、13,17,103,112,117……出力トラン
ジスタ、105……電源ライン。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】入力端および出力端を有してデータ処理す
    る第1の論理回路と入力端子とこの入力端子および前記
    入力端の間に接続される入力バッファとを備え予め設定
    された制御機能を有する第1のICと、入力端および出力
    端を有してデータ処理する第2の論理回路と入出力端子
    と入力バッファと出力バッファとを備え前記第1のICの
    前記制御機能により制御される第2のICと、入力端およ
    び出力端を有してデータ処理する第3論理回路と入出力
    端子と入力バッファと出力バッファとを備え前記第1の
    ICの前記制御機能により制御される第3のICと、前記第
    1のICの前記入力端子および前記第2のICの前記入出力
    端子および前記第3のICの前記入出力端子を接続するデ
    ータバスとを含む入出力回路において、 前記第1のICは、前記入力端子とは別の出力端子とこの
    出力端子と前記第1の論理回路の前記出力端との間に接
    続される出力バッフと前記出力端子と前記データバスと
    の間に接続される抵抗とを有し、前記第1のICおよび前
    記第2のICおよび前記第3のIC相互間でワイヤド論理の
    データ転送を行うことを特徴とする入出力回路。
JP63247996A 1988-09-30 1988-09-30 入出力回路 Expired - Lifetime JPH0727432B2 (ja)

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JP63247996A JPH0727432B2 (ja) 1988-09-30 1988-09-30 入出力回路

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JP63247996A JPH0727432B2 (ja) 1988-09-30 1988-09-30 入出力回路

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JPH0296210A JPH0296210A (ja) 1990-04-09
JPH0727432B2 true JPH0727432B2 (ja) 1995-03-29

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ID=17171638

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JP63247996A Expired - Lifetime JPH0727432B2 (ja) 1988-09-30 1988-09-30 入出力回路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5286727A (en) * 1975-12-23 1977-07-19 Okura Denki Co Ltd System for forming bus

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JPH0296210A (ja) 1990-04-09

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