JPH07273641A - 比較回路 - Google Patents
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- JPH07273641A JPH07273641A JP6087720A JP8772094A JPH07273641A JP H07273641 A JPH07273641 A JP H07273641A JP 6087720 A JP6087720 A JP 6087720A JP 8772094 A JP8772094 A JP 8772094A JP H07273641 A JPH07273641 A JP H07273641A
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Abstract
(57)【要約】
【目的】 アナログ、あるいは多値入力を直接多値論理
で比較することができると共に、負の電圧を発生させる
必要のない比較回路を提供することを目的とする。 【構成】 第２の入力電圧Ｙを補数回路１０を用いて所
定段階で量子化してその補数Ｙ’に相当する電圧を出力
させ、一方の入力電圧Ｙの補数に相当する電圧Ｙ’と他
方の入力電圧Ｘとをそれぞれ電圧の和が所定の閾値を越
えたときに出力が反転する２つの閾値回路２０，３０に
入力させると共に、２つの閾値回路２０，３０の出力の
組合せから入力電圧Ｘ，Ｙの大小関係を比較する。
で比較することができると共に、負の電圧を発生させる
必要のない比較回路を提供することを目的とする。 【構成】 第２の入力電圧Ｙを補数回路１０を用いて所
定段階で量子化してその補数Ｙ’に相当する電圧を出力
させ、一方の入力電圧Ｙの補数に相当する電圧Ｙ’と他
方の入力電圧Ｘとをそれぞれ電圧の和が所定の閾値を越
えたときに出力が反転する２つの閾値回路２０，３０に
入力させると共に、２つの閾値回路２０，３０の出力の
組合せから入力電圧Ｘ，Ｙの大小関係を比較する。
Description
【０００１】
【産業上の利用分野】この発明は、２つの入力信号の大
小関係を判定する比較回路に関し、特に、アナログある
いは多値の入力を直接比較することができる比較回路に
関する。
小関係を判定する比較回路に関し、特に、アナログある
いは多値の入力を直接比較することができる比較回路に
関する。
【０００２】
【従来の技術】２つの数値Ｘ，Ｙの大小を比較するため
には、Ｘ−Ｙの演算結果が正になるか、０になるか、負
になるかを判断すればよい。従来のディジタル技術で
は、２つのアナログ、多値の入力信号を一旦Ａ／Ｄ変換
器によりディジタル信号に変換し、ビット毎に比較演算
を行なうことによりＸ−Ｙの結果を求めていた。
には、Ｘ−Ｙの演算結果が正になるか、０になるか、負
になるかを判断すればよい。従来のディジタル技術で
は、２つのアナログ、多値の入力信号を一旦Ａ／Ｄ変換
器によりディジタル信号に変換し、ビット毎に比較演算
を行なうことによりＸ−Ｙの結果を求めていた。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の比較回路では回路規模が大きくなるという問
題がある。一方、上記の比較演算を多値論理で電圧レベ
ルの演算として実行しようとすると、比較結果によって
は負の電圧を発生させることとなり、電源の確保が繁雑
になるという問題がある。
うな従来の比較回路では回路規模が大きくなるという問
題がある。一方、上記の比較演算を多値論理で電圧レベ
ルの演算として実行しようとすると、比較結果によって
は負の電圧を発生させることとなり、電源の確保が繁雑
になるという問題がある。
【０００４】
【発明の目的】この発明は、上述した従来技術の課題に
鑑みてなされたものであり、アナログ、あるいは多値入
力を直接多値論理で比較することができると共に、負の
電圧を発生させる必要のない比較回路を提供することを
目的とする。
鑑みてなされたものであり、アナログ、あるいは多値入
力を直接多値論理で比較することができると共に、負の
電圧を発生させる必要のない比較回路を提供することを
目的とする。
【０００５】
【課題を解決するための手段】この発明にかかる比較回
路は、上記の目的を達成させるため、第１、第２の入力
電圧Ｘ，Ｙのうち少なくとも一方の電圧を補数回路を用
いて所定段階で量子化してその補数に相当する電圧を出
力させ、一方の入力電圧の補数に相当する電圧と他方の
入力電圧とをそれぞれ電圧の和が所定の閾値を越えたと
きに出力が反転する２つの閾値回路に入力させると共
に、２つの閾値回路の出力の組合せから入力電圧Ｘ，Ｙ
の大小関係を比較することを特徴とする。
路は、上記の目的を達成させるため、第１、第２の入力
電圧Ｘ，Ｙのうち少なくとも一方の電圧を補数回路を用
いて所定段階で量子化してその補数に相当する電圧を出
力させ、一方の入力電圧の補数に相当する電圧と他方の
入力電圧とをそれぞれ電圧の和が所定の閾値を越えたと
きに出力が反転する２つの閾値回路に入力させると共
に、２つの閾値回路の出力の組合せから入力電圧Ｘ，Ｙ
の大小関係を比較することを特徴とする。
【０００６】
【実施例】以下、この発明にかかる比較回路の実施例を
説明する。この発明では、２つの多値入力Ｘ，Ｙの大小
関係を比較するに当り、従来のようにＸ−Ｙの演算を行
なう代わりに、Ｒ進数で一方の入力Ｙの補数Ｙ’をＹ’
＝Ｒ−Ｙ−１により計算し、Ｘ＋Ｙ’の加算結果がＲ−
１より大きいときにＸ＞Ｙ、Ｒ−１に等しいときにＸ＝
Ｙ、Ｒ−１より小さいときにＸ＜Ｙと判断することを特
徴としている。補数を用いた加算とすることにより、演
算結果が負となることがなく、電圧レベルでの演算時に
も負の電源電圧を確保する必要がない。
説明する。この発明では、２つの多値入力Ｘ，Ｙの大小
関係を比較するに当り、従来のようにＸ−Ｙの演算を行
なう代わりに、Ｒ進数で一方の入力Ｙの補数Ｙ’をＹ’
＝Ｒ−Ｙ−１により計算し、Ｘ＋Ｙ’の加算結果がＲ−
１より大きいときにＸ＞Ｙ、Ｒ−１に等しいときにＸ＝
Ｙ、Ｒ−１より小さいときにＸ＜Ｙと判断することを特
徴としている。補数を用いた加算とすることにより、演
算結果が負となることがなく、電圧レベルでの演算時に
も負の電源電圧を確保する必要がない。
【０００７】以下、上記演算を実行するための具体的な
回路を２例説明する。実施例１，２では、８進数により
補数を計算しており、したがって、表１に示すＸ＋Ｙ’
の演算結果が７より大きいときにＸ＞Ｙ、７に等しいと
きにＸ＝Ｙ、７より小さいときにＸ＜Ｙと判断する。
回路を２例説明する。実施例１，２では、８進数により
補数を計算しており、したがって、表１に示すＸ＋Ｙ’
の演算結果が７より大きいときにＸ＞Ｙ、７に等しいと
きにＸ＝Ｙ、７より小さいときにＸ＜Ｙと判断する。
【０００８】
【表１】
【０００９】
【実施例１】実施例１の比較回路は、図１に示されるよ
うに、第１、第２の入力電圧Ｘ，Ｙのうち少なくとも一
方、この例では第２の入力電圧Ｙのみを所定段階で量子
化してその補数に相当する電圧を出力するよう設けられ
た補数回路１０と、一方の入力電圧Ｙの補数に相当する
電圧Ｙ’と他方の入力電圧Ｘとが入力され、これらの電
圧の和が所定の閾値を越えたときに出力が反転する第
１、第２の閾値回路２０，３０とを備えている。
うに、第１、第２の入力電圧Ｘ，Ｙのうち少なくとも一
方、この例では第２の入力電圧Ｙのみを所定段階で量子
化してその補数に相当する電圧を出力するよう設けられ
た補数回路１０と、一方の入力電圧Ｙの補数に相当する
電圧Ｙ’と他方の入力電圧Ｘとが入力され、これらの電
圧の和が所定の閾値を越えたときに出力が反転する第
１、第２の閾値回路２０，３０とを備えている。
【００１０】第１の閾値回路２０の閾値は、量子化段階
の最大レベルより一段高い値、この例では多値８に設定
され、第２の閾値回路３０の閾値は最大レベル、この例
では多値７に設定されている。
の最大レベルより一段高い値、この例では多値８に設定
され、第２の閾値回路３０の閾値は最大レベル、この例
では多値７に設定されている。
【００１１】閾値回路２０は、図２に示されるように、
並列接続された４つのキャパシタンスＣ20，Ｃ21，Ｃ2
2，Ｃ23と、これらのキャパシタンスの共通出力を入力
とする２つのＭＯＳ型トランジスタＴ01，Ｔ02から構成
されるソースフォロワーとを備えている。キャパシタン
スＣ20，Ｃ21，Ｃ22には、それぞれ入力電圧Ｘ，Ｙ’、
基準電圧Ｖｄが入力され、キャパシタンスＣ23は接地さ
れている。
並列接続された４つのキャパシタンスＣ20，Ｃ21，Ｃ2
2，Ｃ23と、これらのキャパシタンスの共通出力を入力
とする２つのＭＯＳ型トランジスタＴ01，Ｔ02から構成
されるソースフォロワーとを備えている。キャパシタン
スＣ20，Ｃ21，Ｃ22には、それぞれ入力電圧Ｘ，Ｙ’、
基準電圧Ｖｄが入力され、キャパシタンスＣ23は接地さ
れている。
【００１２】ｎＭＯＳ型トランジスタＴr01のドレイン
にはバイアス電圧Ｖｄが印加され、そのソースはｐＭＯ
Ｓ型トランジスタＴr02のドレインに接続されている。
両トランジスタのゲートは、互いに接続されてキャパシ
タンスの接続点に接続されており、ｐＭＯＳ型トランジ
スタＴr02のソースは接地されている。
にはバイアス電圧Ｖｄが印加され、そのソースはｐＭＯ
Ｓ型トランジスタＴr02のドレインに接続されている。
両トランジスタのゲートは、互いに接続されてキャパシ
タンスの接続点に接続されており、ｐＭＯＳ型トランジ
スタＴr02のソースは接地されている。
【００１３】閾値回路３０も同様に容量結合されたキャ
パシタンスとソースフォロワーとから構成されている。
これらの閾値回路２０，３０は、入力電圧の和が所定の
閾値レベルを越えない場合には非反転で０Ｖを出力し、
越えた場合に反転して基準電圧Ｖｄを出力する。
パシタンスとソースフォロワーとから構成されている。
これらの閾値回路２０，３０は、入力電圧の和が所定の
閾値レベルを越えない場合には非反転で０Ｖを出力し、
越えた場合に反転して基準電圧Ｖｄを出力する。
【００１４】２つの閾値回路２０，３０の出力Ａ，Ｂの
組合せは、以下の表２に示すとおりであり、第１、第２
の閾値回路の出力が共に反転したときにはＸ＞Ｙ、第２
の閾値回路のみが反転したときにはＸ＝Ｙ、共に非反転
のときにはＸ＜Ｙであると判断できる。実施例では、こ
れらの閾値回路の出力Ａ，Ｂを判定回路４０に入力し、
比較結果を表示、あるいは信号として他の回路に出力す
るよう構成されている。
組合せは、以下の表２に示すとおりであり、第１、第２
の閾値回路の出力が共に反転したときにはＸ＞Ｙ、第２
の閾値回路のみが反転したときにはＸ＝Ｙ、共に非反転
のときにはＸ＜Ｙであると判断できる。実施例では、こ
れらの閾値回路の出力Ａ，Ｂを判定回路４０に入力し、
比較結果を表示、あるいは信号として他の回路に出力す
るよう構成されている。
【００１５】
【表２】
【００１６】次に、上記の比較回路で使用されている補
数回路１０について説明する。補数回路１０は、閾値の
異なる閾値回路が複数並列に設けられて構成され、入力
電圧を各閾値回路に入力すると共に、各閾値回路の出力
を所定の重み付けで加算して補数を得る。
数回路１０について説明する。補数回路１０は、閾値の
異なる閾値回路が複数並列に設けられて構成され、入力
電圧を各閾値回路に入力すると共に、各閾値回路の出力
を所定の重み付けで加算して補数を得る。
【００１７】入力電圧は、段階的な多値でもよいし、連
続的なアナログ値でもよい。アナログ値で入力される場
合には、補数回路１０により所定段階に量子化されるこ
ととなる。
続的なアナログ値でもよい。アナログ値で入力される場
合には、補数回路１０により所定段階に量子化されるこ
ととなる。
【００１８】実施例の補数回路１０は、図３に示される
ように、それぞれ入力電圧が多値４，２，１となったと
きに出力が反転するよう接続された３つの閾値回路１
１，１２，１３と、それぞれの閾値回路の出力ａ，ｂ，
ｃを重み付けをして加算する加算回路１４とを備え、ア
ナログ入力電圧Ａを３ビット段階の多値電圧に量子化す
ると共に、量子化した信号に対して８進数における補数
に対応した信号電圧Ｙ'を出力する。
ように、それぞれ入力電圧が多値４，２，１となったと
きに出力が反転するよう接続された３つの閾値回路１
１，１２，１３と、それぞれの閾値回路の出力ａ，ｂ，
ｃを重み付けをして加算する加算回路１４とを備え、ア
ナログ入力電圧Ａを３ビット段階の多値電圧に量子化す
ると共に、量子化した信号に対して８進数における補数
に対応した信号電圧Ｙ'を出力する。
【００１９】アナログ入力電圧Ｙと量子化される多値デ
ータとの対応は、多値７に相当する最大レベルを基準電
圧Ｖｄとして以下の表３に示される通りとなる。
ータとの対応は、多値７に相当する最大レベルを基準電
圧Ｖｄとして以下の表３に示される通りとなる。
【００２０】
【表３】
【００２１】各閾値回路１１，１２，１３は、それぞれ
３，２，１の各ビットに対応しており、上位ビット相当
側の出力が下位ビット側の全ての閾値回路にアナログ入
力電圧Ｙと共に入力されるよう接続されている。また、
この接続には、各閾値回路がアナログ入力電圧Ｙの変化
に応じて段階的に反転、非反転を繰り返すよう所定の重
み付けがなされている。
３，２，１の各ビットに対応しており、上位ビット相当
側の出力が下位ビット側の全ての閾値回路にアナログ入
力電圧Ｙと共に入力されるよう接続されている。また、
この接続には、各閾値回路がアナログ入力電圧Ｙの変化
に応じて段階的に反転、非反転を繰り返すよう所定の重
み付けがなされている。
【００２２】各閾値回路は、最も段階の高い閾値回路を
除き、より上位の閾値回路の出力電圧と入力電圧Ｙとを
並列接続されたキャパシタンスにより容量結合してお
り、アナログ入力電圧と、より高い段階の閾値回路の出
力とを容量結合により加算し、入力の総和が閾値以下で
あると基準電圧Ｖｄを出力し、閾値を越えると発火して
０Ｖを出力する。
除き、より上位の閾値回路の出力電圧と入力電圧Ｙとを
並列接続されたキャパシタンスにより容量結合してお
り、アナログ入力電圧と、より高い段階の閾値回路の出
力とを容量結合により加算し、入力の総和が閾値以下で
あると基準電圧Ｖｄを出力し、閾値を越えると発火して
０Ｖを出力する。
【００２３】キャパシタンスの容量は、ｎ段階高い閾値
回路の出力に対して２nの重み付けをして入力させると
共に、入力電圧Ｙに対しては最も高い閾値回路の出力に
対する重み付けを２mとして、２m+1の重み付けをして入
力させるよう設定されている。
回路の出力に対して２nの重み付けをして入力させると
共に、入力電圧Ｙに対しては最も高い閾値回路の出力に
対する重み付けを２mとして、２m+1の重み付けをして入
力させるよう設定されている。
【００２４】閾値回路１１は、図４(ａ)に示されるよう
に、入力電圧Ｙが入力される２つのＭＯＳ型トランジス
タＴ11，Ｔ12から構成されるインバータを備えている。
インバータのスレッショルドレベルはＶｄ／２であり、
入力電圧が多値４に相当するレベルを越えると発火す
る。
に、入力電圧Ｙが入力される２つのＭＯＳ型トランジス
タＴ11，Ｔ12から構成されるインバータを備えている。
インバータのスレッショルドレベルはＶｄ／２であり、
入力電圧が多値４に相当するレベルを越えると発火す
る。
【００２５】ｐＭＯＳ型トランジスタＴ11のドレインに
はバイアス電圧Ｖｄが印加され、そのソースはｎＭＯＳ
型トランジスタＴ12のドレインに接続されている。両ト
ランジスタのゲートは、互いに接続されてキャパシタン
スの接続点に接続されており、ｎＭＯＳ型トランジスタ
Ｔ12のソースは接地されている。
はバイアス電圧Ｖｄが印加され、そのソースはｎＭＯＳ
型トランジスタＴ12のドレインに接続されている。両ト
ランジスタのゲートは、互いに接続されてキャパシタン
スの接続点に接続されており、ｎＭＯＳ型トランジスタ
Ｔ12のソースは接地されている。
【００２６】閾値回路１２は、図４(ｂ)に示されるよう
に、入力電圧Ｙと閾値回路１１の出力ａと基準電圧Ｖｄ
とが入力されるキャパシタンスＣ12a，Ｃ12b，Ｃ12c
と、接地されたキャパシタンスＣ12dと、これらのキャ
パシタンスの共通出力を入力とする２つのＭＯＳ型トラ
ンジスタＴ22，Ｔ22から構成されるインバータとを備え
ている。キャパシタンスＣ12a、Ｃ12b、Ｃ12c、Ｃ12dの
容量比は、４：２：１：１に設定されている。
に、入力電圧Ｙと閾値回路１１の出力ａと基準電圧Ｖｄ
とが入力されるキャパシタンスＣ12a，Ｃ12b，Ｃ12c
と、接地されたキャパシタンスＣ12dと、これらのキャ
パシタンスの共通出力を入力とする２つのＭＯＳ型トラ
ンジスタＴ22，Ｔ22から構成されるインバータとを備え
ている。キャパシタンスＣ12a、Ｃ12b、Ｃ12c、Ｃ12dの
容量比は、４：２：１：１に設定されている。
【００２７】同様にして閾値回路１３は、図４(ｃ)に示
されるように、入力電圧Ｙと閾値回路１１，１２の出力
ａ，ｂと基準電圧Ｖｄとが入力されるキャパシタンスＣ
13a，Ｃ13b，Ｃ13c，Ｃ13dと、接地されたキャパシタン
スＣ13eと、これらのキャパシタンスの共通出力を入力
とする２つのＭＯＳ型トランジスタＴ31，Ｔ32から構成
されるインバータとを備えている。キャパシタンスＣ13
a，Ｃ13b，Ｃ13c，Ｃ13d，Ｃ13eの容量比は、８：４：
２：１：１に設定されている。
されるように、入力電圧Ｙと閾値回路１１，１２の出力
ａ，ｂと基準電圧Ｖｄとが入力されるキャパシタンスＣ
13a，Ｃ13b，Ｃ13c，Ｃ13dと、接地されたキャパシタン
スＣ13eと、これらのキャパシタンスの共通出力を入力
とする２つのＭＯＳ型トランジスタＴ31，Ｔ32から構成
されるインバータとを備えている。キャパシタンスＣ13
a，Ｃ13b，Ｃ13c，Ｃ13d，Ｃ13eの容量比は、８：４：
２：１：１に設定されている。
【００２８】各キャパシタンスの静電容量をＣi、各キ
ャパシタンスに対する入力電圧をＶiとすると、閾値回
路内のキャパシタンスにより容量結合された電圧Ｖout
は、以下の式(１)で表される。
ャパシタンスに対する入力電圧をＶiとすると、閾値回
路内のキャパシタンスにより容量結合された電圧Ｖout
は、以下の式(１)で表される。
【００２９】
【数１】Ｖout＝(ΣＣi・Ｖi)／(ΣＣi) …(１)
【００３０】閾値回路１１，１２，１３の閾値は、すべ
てＶｄ／２で共通である。閾値回路１２，１３は、上記
の容量結合された電圧ＶoutがＶｄ／２を越えると発火
して出力が反転する。
てＶｄ／２で共通である。閾値回路１２，１３は、上記
の容量結合された電圧ＶoutがＶｄ／２を越えると発火
して出力が反転する。
【００３１】アナログ入力電圧Ｙに対する各閾値回路の
出力は、以下の表４に示される通りとなる。なお、電圧
については表内では数値のみで示しているが、実際の電
圧は全て表記される数値に基準電圧Ｖｄを乗じた値とな
る。また、Ｖout12，Ｖout13は、それぞれ閾値回路１
２，１３のインバータ前の容量結合による電圧を上記の
(１)式により計算した結果を示している。インバータの
反転、非反転は、この値Ｖout12，Ｖout13がＶｄ／２よ
り小さい場合には非反転でＶｄを出力し、大きい場合に
は反転して０を出力する。
出力は、以下の表４に示される通りとなる。なお、電圧
については表内では数値のみで示しているが、実際の電
圧は全て表記される数値に基準電圧Ｖｄを乗じた値とな
る。また、Ｖout12，Ｖout13は、それぞれ閾値回路１
２，１３のインバータ前の容量結合による電圧を上記の
(１)式により計算した結果を示している。インバータの
反転、非反転は、この値Ｖout12，Ｖout13がＶｄ／２よ
り小さい場合には非反転でＶｄを出力し、大きい場合に
は反転して０を出力する。
【００３２】
【表４】 閾値回路１１ 入力電圧Ｙ ０ 1/8 2/8 3/8 4/8 5/8 6/8 7/8 8/8 出力a １ １ １ １ ０ ０ ０ ０ 閾値回路１２ 入力電圧Ｙ×４ ０ 0.5 １ 1.5 ２ 2.5 ３ 3.5 ４ 入力ａ×２ ２ ２ ２ ２ ２ ０ ０ ０ ０ Ｖｄ １ １ １ １ １ １ １ １ １ Ｖout12 3/8 3.5/8 4/8 4.5/8 5/8 3.5/8 4/8 4.5/8 5/8 出力ｂ １ １ ０ ０ １ １ ０ ０ 閾値回路１３ 入力電圧Ｙ×８ ０ １ ２ ３ ４ ５ ６ ７ ８ 入力ａ×４ ４ ４ ４ ４ ４ ０ ０ ０ ０ 入力ｂ×２ ２ ２ ２ ０ ０ ２ ２ ０ ０ Ｖｄ １ １ １ １ １ １ １ １ １ Ｖout13 7/16 8/16 9/16 8/16 9/16 8/16 9/16 8/16 9/16 出力ｃ １ ０ １ ０ １ ０ １ ０
【００３３】閾値回路に接続された加算回路１４は、図
５に示されるように、並列接続されたキャパシタンスＣ
14a，Ｃ14b，Ｃ14c，Ｃ14d，Ｃ14eにより構成されてい
る。各閾値回路１１，１２，１３の出力ａ，ｂ，ｃは、
それぞれキャパシタンスＣ14a，Ｃ14b，Ｃ14cに入力さ
れると共に、キャパシタンスＣ14dには基準電圧Ｖｄが
入力され、キャパシタンスＣ14eは接地されている。
５に示されるように、並列接続されたキャパシタンスＣ
14a，Ｃ14b，Ｃ14c，Ｃ14d，Ｃ14eにより構成されてい
る。各閾値回路１１，１２，１３の出力ａ，ｂ，ｃは、
それぞれキャパシタンスＣ14a，Ｃ14b，Ｃ14cに入力さ
れると共に、キャパシタンスＣ14dには基準電圧Ｖｄが
入力され、キャパシタンスＣ14eは接地されている。
【００３４】キャパシタンスＣ14a，Ｃ14b，Ｃ14c，Ｃ1
4d，Ｃ14eの容量は、閾値回路１１，１２，１３の出力
に段階に応じた２nの重み付け、すなわちここでは４：
２：１の重み付けをするため、８：４：２：１：１の比
となるよう設定されている。各閾値回路の出力に重み付
けをして表すと、入力電圧Ｙと加算回路１４の出力との
関係は以下の表５の通りとなり、出力電圧Ｙ'が入力電
圧Ｙに対して８進数の補数となる。
4d，Ｃ14eの容量は、閾値回路１１，１２，１３の出力
に段階に応じた２nの重み付け、すなわちここでは４：
２：１の重み付けをするため、８：４：２：１：１の比
となるよう設定されている。各閾値回路の出力に重み付
けをして表すと、入力電圧Ｙと加算回路１４の出力との
関係は以下の表５の通りとなり、出力電圧Ｙ'が入力電
圧Ｙに対して８進数の補数となる。
【００３５】
【表５】 入力電圧Ｙ ０ 1/8 2/8 3/8 4/8 5/8 6/8 7/8 8/8 ａ×８ ８ ８ ８ ８ ０ ０ ０ ０ 入力ｂ×４ ４ ４ ０ ０ ４ ４ ０ ０ ｃ×２ ２ ０ ２ ０ ２ ０ ２ ０ Ｖｄ １ １ １ １ １ １ １ １ 出力Ｙ' 15/16 13/16 11/16 9/16 7/16 5/16 3/16 1/16
【００３６】出力電圧Ｙ'として表５に示すように境界
値の中間レベルの値を採用することにより、境界値をそ
のまま利用する場合と比較して、この出力Ｙ'を受ける
回路側での誤判断の可能性を減少させることができる。
境界値をそのまま利用する場合には、例えば出力電圧が
５Ｖｄ／８であった場合、ノイズによる微小な電圧変動
が生じた場合に、これを多値４と判断するか５と判断す
るかが微妙となり、論理に誤差が混入する可能性があ
る。
値の中間レベルの値を採用することにより、境界値をそ
のまま利用する場合と比較して、この出力Ｙ'を受ける
回路側での誤判断の可能性を減少させることができる。
境界値をそのまま利用する場合には、例えば出力電圧が
５Ｖｄ／８であった場合、ノイズによる微小な電圧変動
が生じた場合に、これを多値４と判断するか５と判断す
るかが微妙となり、論理に誤差が混入する可能性があ
る。
【００３７】なお、図５の加算回路１４では、容量結合
された電圧をそのまま出力している。前述した容量結合
に関する式(１)が成立するのは、出力側のインピーダン
スがほぼ無限大の場合であるため、この加算回路１４に
接続される回路の入力インピーダンスが無限大であれば
よいが、これが保証されない場合には、出力側にＣ−Ｍ
ＯＳソースフォロワを用いることが望ましい。
された電圧をそのまま出力している。前述した容量結合
に関する式(１)が成立するのは、出力側のインピーダン
スがほぼ無限大の場合であるため、この加算回路１４に
接続される回路の入力インピーダンスが無限大であれば
よいが、これが保証されない場合には、出力側にＣ−Ｍ
ＯＳソースフォロワを用いることが望ましい。
【００３８】上記の実施例では、全てのインバータのス
レッショルドレベルは、Ｖｄ／２で共通であり、また、
電圧０〜Ｖｄを８段階に等分割するため、上述したよう
なキャパシタンスの容量配分となっている。ただし、ス
レッショルドレベルを個々に異なる値に設定する場合
や、電圧を他の方法で分割する場合には、このキャパシ
タンスの容量配分も異なったものとなる。
レッショルドレベルは、Ｖｄ／２で共通であり、また、
電圧０〜Ｖｄを８段階に等分割するため、上述したよう
なキャパシタンスの容量配分となっている。ただし、ス
レッショルドレベルを個々に異なる値に設定する場合
や、電圧を他の方法で分割する場合には、このキャパシ
タンスの容量配分も異なったものとなる。
【００３９】
【実施例２】図６は、実施例２の比較回路を示す回路図
である。実施例２の回路は、入力電圧Ｘ，Ｙの両者につ
いて補数回路１０，１０が設けられ、第１の閾値回路２
０には、第１の入力電圧Ｘの補数Ｘ’と第２の入力電圧
Ｙとが入力され、第２の閾値回路３０には、第１の入力
電圧Ｘと第２の入力電圧Ｙの補数Ｙ’とが入力されてい
る。これらの第１、第２の閾値回路２０，３０の閾値
は、量子化段階の最大レベル、この例では多値７に設定
されている。
である。実施例２の回路は、入力電圧Ｘ，Ｙの両者につ
いて補数回路１０，１０が設けられ、第１の閾値回路２
０には、第１の入力電圧Ｘの補数Ｘ’と第２の入力電圧
Ｙとが入力され、第２の閾値回路３０には、第１の入力
電圧Ｘと第２の入力電圧Ｙの補数Ｙ’とが入力されてい
る。これらの第１、第２の閾値回路２０，３０の閾値
は、量子化段階の最大レベル、この例では多値７に設定
されている。
【００４０】上記の構成によると、以下の表５に示すよ
うに、第１、第２の閾値回路２０，３０の出力Ａ，Ｂが
共に反転したときにはＸ＝Ｙ、第１の閾値回路２０のみ
が反転したときにはＸ＜Ｙ、第２の閾値回路３０のみが
反転したときにはＸ＞Ｙであると判断することができ
る。この実施例では、閾値回路２０，３０の出力を判定
回路４０に入力し、判定回路４０内で上記の出力Ａ，Ｂ
の関係から比較結果を求め、これを表示し、あるいはデ
ータとして他の回路に出力する構成とされている。
うに、第１、第２の閾値回路２０，３０の出力Ａ，Ｂが
共に反転したときにはＸ＝Ｙ、第１の閾値回路２０のみ
が反転したときにはＸ＜Ｙ、第２の閾値回路３０のみが
反転したときにはＸ＞Ｙであると判断することができ
る。この実施例では、閾値回路２０，３０の出力を判定
回路４０に入力し、判定回路４０内で上記の出力Ａ，Ｂ
の関係から比較結果を求め、これを表示し、あるいはデ
ータとして他の回路に出力する構成とされている。
【００４１】
【表６】
【００４２】先に述べた実施例１の回路では、第１の閾
値回路２０の閾値を量子化レベルより一段高い値に設定
する必要があるため、第２の閾値回路３０の量子化段階
が３ビットで足りるのに対し、例えば４ビットの量子化
段階を用意しなければならず、回路規模が若干大きくな
る。これに対して実施例２では、第１、第２の閾値回路
のいずれも閾値７の同一の回路を用いることができ、回
路構成がより容易となる。
値回路２０の閾値を量子化レベルより一段高い値に設定
する必要があるため、第２の閾値回路３０の量子化段階
が３ビットで足りるのに対し、例えば４ビットの量子化
段階を用意しなければならず、回路規模が若干大きくな
る。これに対して実施例２では、第１、第２の閾値回路
のいずれも閾値７の同一の回路を用いることができ、回
路構成がより容易となる。
【００４３】図７は、図１と同様の比較回路を単一のブ
ロックとして考えた場合の回路図である。図１に示した
ように比較回路を複数の回路ブロックの組み合せとして
考えると、回路ブロックはそれぞれのブロック内で一定
の作用を持つ回路として完成されている必要がある。し
かしながら、比較回路として用いる場合には、必ずしも
各構成回路が単独で完成している必要はない。
ロックとして考えた場合の回路図である。図１に示した
ように比較回路を複数の回路ブロックの組み合せとして
考えると、回路ブロックはそれぞれのブロック内で一定
の作用を持つ回路として完成されている必要がある。し
かしながら、比較回路として用いる場合には、必ずしも
各構成回路が単独で完成している必要はない。
【００４４】図７の例では、補数回路に相当する部分の
出力を加算回路を通さずにパラレルで出力し、これらを
直接第１、第２閾値回路のキャパシタンスに印加してい
る。このような構成により、図１の回路と比較して全体
の部品数を削減することができる。
出力を加算回路を通さずにパラレルで出力し、これらを
直接第１、第２閾値回路のキャパシタンスに印加してい
る。このような構成により、図１の回路と比較して全体
の部品数を削減することができる。
【００４５】補数回路１０に相当する部分は、閾値回路
１１に相当するインバータＩＮＶ11、閾値回路１２に相
当するキャパシタンスＣ12a，Ｃ12b，Ｃ12c，Ｃ12dとイ
ンバータＩＮＶ12との組み合せ、閾値回路１３に相当す
るキャパシタンスＣ13a，Ｃ13b，Ｃ13c，Ｃ13d，Ｃ13e
とインバータＩＮＶ13との組み合せにより構成されてい
る。
１１に相当するインバータＩＮＶ11、閾値回路１２に相
当するキャパシタンスＣ12a，Ｃ12b，Ｃ12c，Ｃ12dとイ
ンバータＩＮＶ12との組み合せ、閾値回路１３に相当す
るキャパシタンスＣ13a，Ｃ13b，Ｃ13c，Ｃ13d，Ｃ13e
とインバータＩＮＶ13との組み合せにより構成されてい
る。
【００４６】また、第１閾値回路２０に相当する部分
は、並列接続された５つのキャパシタンスＣ20，Ｃ21，
Ｃ22，Ｃ23，Ｃ24と、これらの共通出力に接続されたイ
ンバータＩＮＶ20とから構成されている。キャパシタン
スＣ20にはＸ、Ｃ21にはインバータＩＮＶ11の出力、Ｃ
22にはＩＮＶ12の出力、Ｃ23にはＩＮＶ13の出力が印加
され、Ｃ24は接地されている。これらのキャパシタンス
Ｃ20，Ｃ21，Ｃ22，Ｃ23，Ｃ24の容量比は８：４：２：
１：１であり、インバータＩＮＶ20は入力電圧の合計が
多値の８を越えると反転する。
は、並列接続された５つのキャパシタンスＣ20，Ｃ21，
Ｃ22，Ｃ23，Ｃ24と、これらの共通出力に接続されたイ
ンバータＩＮＶ20とから構成されている。キャパシタン
スＣ20にはＸ、Ｃ21にはインバータＩＮＶ11の出力、Ｃ
22にはＩＮＶ12の出力、Ｃ23にはＩＮＶ13の出力が印加
され、Ｃ24は接地されている。これらのキャパシタンス
Ｃ20，Ｃ21，Ｃ22，Ｃ23，Ｃ24の容量比は８：４：２：
１：１であり、インバータＩＮＶ20は入力電圧の合計が
多値の８を越えると反転する。
【００４７】さらに、第２閾値回路３０に相当する部分
は、並列接続された５つのキャパシタンスＣ30，Ｃ31，
Ｃ32，Ｃ33，Ｃ34と、これらの共通出力に接続されたイ
ンバータＩＮＶ30とから構成されている。キャパシタン
スＣ30にはＸ、Ｃ31にはインバータＩＮＶ11の出力、Ｃ
32にはＩＮＶ12の出力、Ｃ33にはＩＮＶ13の出力が印加
され、Ｃ34には基準電圧Ｖｄが印加されている。これら
のキャパシタンスＣ30，Ｃ31，Ｃ32，Ｃ33，Ｃ34の容量
比も８：４：２：１：１であり、インバータＩＮＶ30は
入力電圧の合計が多値の７を越えると反転する。
は、並列接続された５つのキャパシタンスＣ30，Ｃ31，
Ｃ32，Ｃ33，Ｃ34と、これらの共通出力に接続されたイ
ンバータＩＮＶ30とから構成されている。キャパシタン
スＣ30にはＸ、Ｃ31にはインバータＩＮＶ11の出力、Ｃ
32にはＩＮＶ12の出力、Ｃ33にはＩＮＶ13の出力が印加
され、Ｃ34には基準電圧Ｖｄが印加されている。これら
のキャパシタンスＣ30，Ｃ31，Ｃ32，Ｃ33，Ｃ34の容量
比も８：４：２：１：１であり、インバータＩＮＶ30は
入力電圧の合計が多値の７を越えると反転する。
【００４８】図７の構成によっても、図１の回路と同様
にしてＸ，Ｙの大小関係に応じて出力Ａ，Ｂが表２の関
係により定まる。
にしてＸ，Ｙの大小関係に応じて出力Ａ，Ｂが表２の関
係により定まる。
【００４９】
【発明の効果】以上説明したように、この発明によれ
ば、補数の概念を導入することにより、入力電圧の大小
関係を電圧レベルで求める際に、負の電源を設ける必要
がなく、回路構成が容易となる。
ば、補数の概念を導入することにより、入力電圧の大小
関係を電圧レベルで求める際に、負の電源を設ける必要
がなく、回路構成が容易となる。
【図１】 この発明の実施例１にかかる比較回路の回路
図である。
図である。
【図２】 図１の閾値回路の回路図である。
【図３】 図１の補数回路の回路図である。
【図４】 図３の補数回路内の閾値回路の回路図であ
る。
る。
【図５】 図３の補数回路内の加算回路の回路図であ
る。
る。
【図６】 この発明の実施例２にかかる比較回路の回路
図である。
図である。
【図７】 実施例１の比較回路の変形例を示す回路図で
ある。
ある。
１０ 補数回路 １１，１２，１３ 閾値回路(補数回路内) １４ 加算回路 ２０ 閾値回路 ３０ 閾値回路 ４０ 判定回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/08 Ｚ Ｈ０３Ｍ 1/34 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内
Claims (7)
- 【請求項１】 第１、第２の入力電圧Ｘ，Ｙのうち少な
くとも一方の電圧を所定段階で量子化してその補数に相
当する電圧を出力するよう設けられた補数回路と、 一方の入力電圧の補数に相当する電圧と他方の入力電圧
とが入力され、これらの電圧の和が所定の閾値を越えた
ときに出力が反転する第１、第２の閾値回路とを備え、 前記２つの閾値回路の出力の組合せから入力電圧Ｘ，Ｙ
の大小関係を比較することを特徴とする比較回路。 - 【請求項２】 前記補数回路は、前記第２の入力電圧Ｙ
についてのみ設けられ、前記第１、第２の閾値回路に
は、それぞれ前記第１の入力電圧Ｘと前記第２の入力電
圧Ｙの補数Ｙ’とが入力されると共に、前記第１の閾値
回路の閾値は前記量子化段階の最大レベルより一段高く
設定され、第２の閾値回路の閾値は前記最大レベルに設
定されていることを特徴とする請求項１に記載の比較回
路。 - 【請求項３】 前記第１、第２の閾値回路の出力が共に
反転したときにはＸ＞Ｙ、第２の閾値回路のみが反転し
たときにはＸ＝Ｙ、共に非反転のときにはＸ＜Ｙである
と判断する判定手段を備えていることを特徴とする請求
項２に記載の比較回路。 - 【請求項４】 前記補数回路は、前記入力電圧Ｘ，Ｙの
両者について設けられ、前記第１の閾値回路には、前記
第１の入力電圧Ｘの補数Ｘ’と前記第２の入力電圧Ｙと
が入力され、前記第２の閾値回路には、前記第１の入力
電圧Ｘと前記第２の入力電圧Ｙの補数Ｙ’とが入力さ
れ、前記第１、第２の閾値回路の閾値は前記量子化段階
の最大レベルに設定されていることを特徴とする請求項
１に記載の比較回路。 - 【請求項５】 前記第１、第２の閾値回路の出力が共に
反転したときにはＸ＝Ｙ、第１の閾値回路のみが反転し
たときにはＸ＜Ｙ、第２の閾値回路のみが反転したとき
にはＸ＞Ｙであると判断する判定手段を備えていること
を特徴とする請求項４に記載の比較回路。 - 【請求項６】 前記補数回路は、閾値の異なる閾値回路
が複数並列に設けられて構成され、入力電圧を各閾値回
路に入力すると共に、各閾値回路の出力を所定の重み付
けで加算して補数を得ることを特徴とする請求項１に記
載の比較回路。 - 【請求項７】 ２つの多値入力Ｘ，Ｙに対し、Ｒ進数で
一方の入力Ｙの補数Ｙ’をＹ’＝Ｒ−Ｙ−１により求め
る補数計算手段と、Ｘ＋Ｙ’の加算結果がＲ−１より大
きいときにＸ＞Ｙ、Ｒ−１に等しいときにＸ＝Ｙ、Ｒ−
１より小さいときにＸ＜Ｙの判断をする判定手段とを備
えることを特徴とする比較回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087720A JPH07273641A (ja) | 1994-04-01 | 1994-04-01 | 比較回路 |
| US08/262,059 US5666080A (en) | 1993-06-17 | 1994-06-17 | Computational circuit |
| CN94115394A CN1117172A (zh) | 1993-06-17 | 1994-09-16 | 计算电路 |
| US08/468,762 US5617053A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/467,827 US5568080A (en) | 1993-06-17 | 1995-06-06 | Computational circuit |
| US08/487,154 US5563544A (en) | 1993-06-17 | 1995-06-07 | Computational circuit |
| US08/766,875 US5774008A (en) | 1993-04-01 | 1996-12-13 | Computational circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6087720A JPH07273641A (ja) | 1994-04-01 | 1994-04-01 | 比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273641A true JPH07273641A (ja) | 1995-10-20 |
Family
ID=13922752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6087720A Pending JPH07273641A (ja) | 1993-04-01 | 1994-04-01 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102955072A (zh) * | 2011-08-26 | 2013-03-06 | 马克西姆综合产品公司 | 用于电源的多模参数分析器 |
-
1994
- 1994-04-01 JP JP6087720A patent/JPH07273641A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102955072A (zh) * | 2011-08-26 | 2013-03-06 | 马克西姆综合产品公司 | 用于电源的多模参数分析器 |
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