JPH07273245A - Chip carrier - Google Patents
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- JPH07273245A JPH07273245A JP6063990A JP6399094A JPH07273245A JP H07273245 A JPH07273245 A JP H07273245A JP 6063990 A JP6063990 A JP 6063990A JP 6399094 A JP6399094 A JP 6399094A JP H07273245 A JPH07273245 A JP H07273245A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、プリント配線板を用い
たチップキャリアに関するもので、詳しくは、電子機
器、電気機器に利用されるＰＧＡのようなリードピンを
有するチップキャリアに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip carrier using a printed wiring board, and more particularly to a chip carrier having a lead pin such as PGA used in electronic equipment and electric equipment.
【０００２】[0002]
【従来の技術】従来のチップキャリアの一例としてＰＧ
Ａを例に挙げ、図６に基づいて説明する。PG as an example of a conventional chip carrier
A will be described as an example with reference to FIG.
【０００３】図６は周知のチップキャリアのＰＧＡの断
面図である。このＰＧＡは、半導体チップ（１３）を搭
載する搭載部（３）を有したプリント配線板（１０）の
底面に垂直に縦、横に格子状のリードピン（４）を取り
付けたチップキャリアである。上記リードピン（４）
は、プリント配線板（１０）の搭載部（３）を囲むよう
に、縦、横、格子状に形成された複数のバイアホール
（１１）に挿入されている。FIG. 6 is a sectional view of a PGA of a known chip carrier. The PGA is a chip carrier in which grid-like lead pins (4) are attached vertically and horizontally to the bottom surface of a printed wiring board (10) having a mounting portion (3) on which a semiconductor chip (13) is mounted. The lead pin (4)
Are inserted into a plurality of via holes (11) formed in a vertical, horizontal, and grid pattern so as to surround the mounting portion (3) of the printed wiring board (10).
【０００４】一般に上記リードピン（４）を挿入するバ
イアホール（１１）は、プリント配線板（１０）の底面
より上面まで貫通し、半田めっきされた穴で、その径は
リードピン（４）とほぼ同等の直径を有している。ま
た、このバイアホール（１１）に挿入されるリードピン
（４）は、プリント配線板（１０）の底面より上面に向
かって挿入され、リードピン（４）とバイアホール（１
１）の電気導通性を向上させるため、ディップソルダリ
ングやウェーブソルダリングにより半田付けが行われ
る。Generally, the via hole (11) into which the lead pin (4) is inserted is a hole which is penetrated from the bottom surface of the printed wiring board (10) to the top surface and is plated with solder, and its diameter is almost the same as that of the lead pin (4). Has a diameter of. Further, the lead pin (4) inserted into the via hole (11) is inserted from the bottom surface of the printed wiring board (10) toward the upper surface, and the lead pin (4) and the via hole (1) are inserted.
In order to improve the electric conductivity of 1), soldering is performed by dip soldering or wave soldering.
【０００５】しかし、近年、半導体チップ（１３）の高
集積化や高密度化にともなって、上記チップキャリアも
高密度化及び高密度化を図るために多層化が図られ、チ
ップキャリアを構成するプリント配線板（１０）も多層
プリント配線板が使用されるようになった。However, in recent years, as the semiconductor chips (13) have become highly integrated and highly densified, the above chip carriers have also been multi-layered in order to achieve higher densities and densities, thus forming chip carriers. As the printed wiring board (10), a multilayer printed wiring board has come to be used.
【０００６】ところが、上記チップキャリアに用いられ
る多層プリント配線板は、微細回路により高集積化や高
密度化を図ることができるが、上下の回路パターンを導
通するためにスルーホールを形成しなければならず、多
層化されたプリント配線板は、積層する際にずれが発生
することがあり、各層の導通を図れないことがあった。However, the multilayer printed wiring board used for the above chip carrier can be highly integrated and highly densified by a fine circuit, but through holes must be formed in order to connect the upper and lower circuit patterns. Of course, in a multilayer printed wiring board, a deviation may occur when laminating, and it may not be possible to achieve conduction between the layers.
【０００７】[0007]
【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたものであり、その目的とするところは、
リードピンを有するチップキャリアにおいて、プリント
配線板の導通を確実にし、容易に多層化を図ることがで
きるチップキャリアを提供することにある。The present invention has been made in view of the above circumstances, and its object is to:
It is an object of the present invention to provide a chip carrier having lead pins, which can ensure electrical continuity of a printed wiring board and can easily be multilayered.
【０００８】[0008]
【課題を解決するための手段】本発明の請求項１に係る
チップキャリアは、半導体チップを搭載する搭載部
（３）を有し、この搭載部（３）の周囲に格子状に並
び、下方を向いて垂直に立設しているリードピン（４）
を有する第２のプリント配線板（２）と、この第２のプ
リント配線板（２）の上に載せた第１のプリント配線板
（１）とを有し、これら第１及び第２のプリント配線板
（１）（２）が、第１のプリント配線板（１）と第２の
プリント配線板（２）の間に半田バンプ（６）を備えた
ことを特徴とする。A chip carrier according to claim 1 of the present invention has a mounting portion (3) on which a semiconductor chip is mounted, and the mounting portion (3) is arranged in a grid pattern around the mounting portion (3) and downward. Lead pin (4) standing upright vertically
A first printed wiring board (1) mounted on the second printed wiring board (2), and a first printed wiring board (1) mounted on the second printed wiring board (2). The wiring boards (1) and (2) are characterized by including solder bumps (6) between the first printed wiring board (1) and the second printed wiring board (2).
【０００９】本発明の請求項２に係るチップキャリア
は、上記第１のプリント配線板（１）が、開孔（７）を
有することを特徴とする。The chip carrier according to claim 2 of the present invention is characterized in that the first printed wiring board (1) has an opening (7).
【００１０】本発明の請求項３に係るチップキャリア
は、上記第１及び第２のプリント配線板（１）（２）
が、開孔（７）を有することを特徴とする。A chip carrier according to claim 3 of the present invention is the first and second printed wiring boards (1) and (2).
Has an opening (7).
【００１１】本発明の請求項４に係るチップキャリア
は、上記第１のプリント配線板（１）が、縦、横、格子
状に並び、下方を向いて垂直に立設しているリードピン
（５）を有し、第２のプリント配線板（２）が、第１の
プリント配線板（１）のリードピン（５）の位置と対向
した透孔（８）を穿設してることを特徴とする。According to a fourth aspect of the present invention, in the chip carrier, the first printed wiring boards (1) are arranged vertically, horizontally, in a grid pattern, and lead pins (5) are vertically erected downward. ), And the second printed wiring board (2) has a through hole (8) facing the position of the lead pin (5) of the first printed wiring board (1). .
【００１２】本発明の請求項５に係るチップキャリア
は、上記第１及び第２のプリント配線板（１）（２）
が、接着剤（９）により接続されることを特徴とする。A chip carrier according to a fifth aspect of the present invention is the first and second printed wiring boards (1) and (2).
Are connected by an adhesive (9).
【００１３】[0013]
【作用】本発明の請求項１に係るチップキャリアによる
と、チップキャリアを構成する第１及び第２のプリント
配線板（２）が、第１のプリント配線板（１）の下面に
固着した半田バンプ（６）を備えているので、第１及び
第２のプリント配線板（２）の間にずれが生じても半田
バンプ（６）により、ずれを吸収し一体とすることがで
きる。According to the chip carrier of the first aspect of the present invention, the solder having the first and second printed wiring boards (2) constituting the chip carrier fixed to the lower surface of the first printed wiring board (1). Since the bumps (6) are provided, even if the first and second printed wiring boards (2) are misaligned, the solder bumps (6) can absorb the misalignment and integrate them.
【００１４】また、本発明の請求項２に係るチップキャ
リアによると、上記第１のプリント配線板（１）が開孔
（７）を有するので、第２のプリント配線板（２）の半
導体チップ（１３）の搭載部（３）に半導体チップ（１
３）を容易に設置するとともに、半導体チップ（１３）
とワイヤーボンディング（１２）により接続される回路
パターンを第１のプリント配線板（１）にも形成するこ
とができる。Further, according to the chip carrier of claim 2 of the present invention, since the first printed wiring board (1) has the opening (7), the semiconductor chip of the second printed wiring board (2). The semiconductor chip (1
3) The semiconductor chip (13) can be installed easily.
A circuit pattern connected to the first printed wiring board (1) by wire bonding (12) can be formed on the first printed wiring board (1).
【００１５】また、本発明の請求項３及び請求項４に係
るチップキャリアによると、上記第１のプリント配線板
（１）が、縦、横、格子状に並び、下方を向いて垂直に
立設しているリードピン（５）を有し、第２のプリント
配線板（２）が、第１のプリント配線板（１）のリード
ピン（５）の位置と対向した透孔（８）を穿設している
ので、第１及び第２のプリント配線板（１）（２）が独
立してリードピンを有するチップキャリアを形成し、一
方の立設しているリードピンを、他方に穿設された透孔
（８）に挿入することにより容易に一体化を図ったチッ
プキャリアを得ることができる。Further, according to the chip carrier according to claims 3 and 4 of the present invention, the first printed wiring boards (1) are arranged vertically, horizontally, in a grid pattern, and stand vertically facing downward. The second printed wiring board (2) has a lead pin (5) provided therein, and a through hole (8) is formed opposite to the position of the lead pin (5) of the first printed wiring board (1). Therefore, the first and second printed wiring boards (1) and (2) independently form a chip carrier having a lead pin, and one of the standing lead pins is transparent to the other. By inserting the chip carrier into the hole (8), an integrated chip carrier can be easily obtained.
【００１６】以下、本発明を添付した図面に沿って詳細
に説明する。Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
【００１７】[0017]
実施例１ 図２は本発明の一実施例に係るチップキャリアの斜視図
で、図１は、図２で示した実施例に係るチップキャリア
をＡ−Ａで破断した断面図である。Embodiment 1 FIG. 2 is a perspective view of a chip carrier according to an embodiment of the present invention, and FIG. 1 is a sectional view of the chip carrier according to the embodiment shown in FIG.
【００１８】図１、図２に示す如く、本実施例に係るチ
ップキャリアは、半導体チップ（１３）を搭載する搭載
部（３）を有する第２のプリント配線板（２）と、上記
第２のプリント配線板（２）の上に載せた第１のプリン
ト配線板（１）と、リードピン（４）より構成されてい
る。、上記第２のプリント配線板（２）の上下の面に
は、回路パターンが形成され、下面には、半導体チップ
（１３）を搭載する凹状の搭載部（３）を有し、この搭
載部（３）の周囲に縦、横ともに直線的に格子状に並
び、下方を向いて上記第２のプリント配線板（２）に対
し垂直にリードピン（４）が立設されている。搭載部
（３）に搭載した半導体チップ（１３）は、ワイヤーボ
ンディング（１２）により下面に形成された回路パター
ンに接続され、上記リードピン（４）はこの回路パター
ンを介して導通している。As shown in FIGS. 1 and 2, the chip carrier according to this embodiment includes a second printed wiring board (2) having a mounting portion (3) for mounting a semiconductor chip (13) and the second printed wiring board (2). The first printed wiring board (1) placed on the printed wiring board (2) and the lead pin (4). Circuit patterns are formed on the upper and lower surfaces of the second printed wiring board (2), and a concave mounting portion (3) for mounting a semiconductor chip (13) is provided on the lower surface. Around the periphery of (3), the vertical and horizontal lines are linearly arranged in a grid pattern, and the lead pins (4) are erected downward and perpendicular to the second printed wiring board (2). The semiconductor chip (13) mounted on the mounting portion (3) is connected to a circuit pattern formed on the lower surface by wire bonding (12), and the lead pin (4) is electrically connected through this circuit pattern.
【００１９】上記第２のプリント配線板（２）の上に載
せた第１のプリント配線板（１）は、上下の面に回路パ
ターンが形成され、下面には半田バンプ（６）が固着さ
れている。この第１のプリント配線板（１）の半田バン
プ（６）は、第２のプリント配線板（２）の上面に形成
された回路パターンと接し、第１のプリント配線板
（１）の回路パターンを導通している。この半田バンプ
（６）は、従来の多層プリント配線板の機能と比べると
実質的に同一である。The first printed wiring board (1) placed on the second printed wiring board (2) has circuit patterns formed on the upper and lower surfaces, and solder bumps (6) are fixed on the lower surface. ing. The solder bumps (6) of the first printed wiring board (1) are in contact with the circuit pattern formed on the upper surface of the second printed wiring board (2), and the circuit patterns of the first printed wiring board (1). Is conducting. The solder bumps (6) have substantially the same function as that of the conventional multilayer printed wiring board.
【００２０】上記半田バンプ（６）は、第２のプリント
配線板（２）の下面に縦、横ともに直線的に格子状に形
成されるものや単独で存在するものがある。The solder bumps (6) may be formed on the lower surface of the second printed wiring board (2) linearly in both the vertical and horizontal directions, or may be present independently.
【００２１】上記第１のプリント配線板（１）と第２の
プリント配線板（２）を接続するには、これらのプリン
ト配線板を載せ、第１のプリント配線板（１）の下面の
半田バンプ（６）を溶融し、再固着することにより接続
できる。In order to connect the first printed wiring board (1) and the second printed wiring board (2), these printed wiring boards are placed and the solder on the lower surface of the first printed wiring board (1) is used. The bumps (6) can be connected by melting and re-adhering.
【００２２】上記第１のプリント配線板（１）は、図３
に示す如く、上面に半導体チップの搭載部（３）に半導
体チップ（１３）を搭載したものでもよい。The first printed wiring board (1) is shown in FIG.
As shown in FIG. 3, the semiconductor chip (13) may be mounted on the semiconductor chip mounting portion (3) on the upper surface.
【００２３】図４は本発明の他の一実施例に係るチップ
キャリアの断面図である。本実施例に係るチップキャリ
アは、第１のプリント配線板（１）が中心部に開孔
（７）を有するものであり、第２のプリント配線板
（２）の半導体チップの搭載部（３）が、該プリント配
線板の上面に形成され、この搭載部（３）に半導体チッ
プ（１３）が搭載されている。FIG. 4 is a sectional view of a chip carrier according to another embodiment of the present invention. In the chip carrier according to the present embodiment, the first printed wiring board (1) has an opening (7) at the center thereof, and the semiconductor chip mounting portion (3) of the second printed wiring board (2). ) Is formed on the upper surface of the printed wiring board, and the semiconductor chip (13) is mounted on the mounting portion (3).
【００２４】第１のプリント配線板（１）が上述のよう
に開孔（７）を有することにより、半導体チップ（１
３）を開孔（７）から第２のプリント配線板（２）に搭
載することができる。Since the first printed wiring board (1) has the holes (7) as described above, the semiconductor chip (1
3) can be mounted on the second printed wiring board (2) through the opening (7).
【００２５】図５は本発明の他の一実施例に係るチップ
キャリアの断面図である。このチップキャリアは、開孔
（７）を有する第１のプリント配線板（１）と、半導体
チップを搭載する搭載部（３）を有する第２のプリント
配線板（２）と、第１と第２のプリント配線板（１）
（２）を導通する半田バンプ（６）から構成されてい
る。FIG. 5 is a sectional view of a chip carrier according to another embodiment of the present invention. This chip carrier comprises a first printed wiring board (1) having an opening (7), a second printed wiring board (2) having a mounting portion (3) for mounting a semiconductor chip, first and second printed wiring boards (2). 2 printed wiring boards (1)
It is composed of a solder bump (6) that conducts (2).
【００２６】上記第１のプリント配線板（１）は、上下
の面には回路パターンが形成され、下面には、上記開孔
（７）の周囲に縦、横ともに直線的に格子状に並び、下
方を向いて上記第１のプリント配線板（１）に対し垂直
にリードピン（５）が立設され、このリードピン（５）
は、第２のプリント配線板（２）に形成された複数の透
孔（８）を通し、第２のプリント配線板（２）の下面に
突き出している。In the first printed wiring board (1), circuit patterns are formed on the upper and lower surfaces, and on the lower surface, both the vertical and horizontal directions are linearly arranged in a grid pattern around the openings (7). , A lead pin (5) is erected vertically downward with respect to the first printed wiring board (1), and the lead pin (5) is provided.
Pass through a plurality of through holes (8) formed in the second printed wiring board (2) and project to the lower surface of the second printed wiring board (2).
【００２７】上記第２のプリント配線板（２）は、第１
のプリント配線板（１）のように、上下の面には回路パ
ターンが形成され、下面には、上記開孔（７）の周囲に
縦、横ともに直線的に格子状に並び、下方を向いて上記
第１のプリント配線板（１）に対し垂直にリードピン
（４）が立設されている。この透孔（８）は、上記第１
のプリント配線板（１）に立設したリードピン（５）の
位置に対向して形成されている。The second printed wiring board (2) has the first
Like the printed wiring board (1) of FIG. 1, circuit patterns are formed on the upper and lower surfaces thereof, and the lower surface of the printed wiring board (1) is lined up in a grid pattern in the vertical and horizontal directions around the opening (7) and faces downward. Lead pins (4) are erected vertically to the first printed wiring board (1). This through hole (8) is the first
Is formed so as to face the position of the lead pin (5) standing on the printed wiring board (1).
【００２８】第２のプリント配線板（２）の搭載部
（３）に搭載した半導体チップ（１３）は、ワイヤーボ
ンディング（１２）により第１及び第２のプリント配線
板（１）（２）に形成された回路パターンに接続され、
それぞれのリードピン（４）（５）を介してこれらの回
路パターンが導通している。The semiconductor chip (13) mounted on the mounting portion (3) of the second printed wiring board (2) is bonded to the first and second printed wiring boards (1) and (2) by wire bonding (12). Connected to the formed circuit pattern,
These circuit patterns are conducted through the respective lead pins (4) and (5).
【００２９】上記プリント配線板としては、基材に樹脂
ワニスを含浸し乾燥して得られるプリプレグの樹脂を硬
化した絶縁樹脂基板、またはアルミナ等のセラミック系
の絶縁基板が用いられる。この絶縁樹脂基板の基材とし
ては、特に限定するものではないが、ガラス繊維やアラ
ミド繊維等の無機材料の方が耐熱性、耐湿性などに優れ
て好ましい。また、耐熱性に優れる有機繊維の布やこれ
らの混合物を基材として用いることもできる。上記基材
に含浸する樹脂ワニスとしては、エポキシ樹脂、ポリイ
ミド樹脂、フッ素樹脂、フェノール樹脂、ポリエステル
樹脂、ポリフェニレンオキサイド樹脂等の単独、変性
物、混合物等が用いられ、一層のプリント配線板、多層
プリント配線板でもよく、スルーホールを有したもので
もよい。As the printed wiring board, an insulating resin substrate obtained by hardening a resin of a prepreg obtained by impregnating a base material with a resin varnish and drying, or a ceramic insulating substrate such as alumina is used. The base material of the insulating resin substrate is not particularly limited, but an inorganic material such as glass fiber or aramid fiber is preferable because it is excellent in heat resistance and moisture resistance. Also, a cloth of organic fibers having excellent heat resistance or a mixture thereof can be used as a substrate. As the resin varnish for impregnating the above-mentioned substrate, epoxy resin, polyimide resin, fluororesin, phenol resin, polyester resin, polyphenylene oxide resin, etc. are used alone, modified products, mixtures, etc. It may be a wiring board or one having a through hole.
【００３０】上述のように、第１及び第２のプリント配
線板（１）（２）がリードピンを有し、第２のプリント
配線板（２）が第１のプリント配線板（１）に立設した
リードピン（５）に対向する透孔（８）を有することに
より、上下層状に配設したプリント配線板が構成されて
いる。As described above, the first and second printed wiring boards (1) and (2) have lead pins, and the second printed wiring board (2) stands on the first printed wiring board (1). By having the through hole (8) facing the provided lead pin (5), the printed wiring boards arranged in upper and lower layers are configured.
【００３１】[0031]
【発明の効果】以上、述べたように、本発明のチップキ
ャリアによると、チップキャリアを構成するプリント配
線板とプリント配線板との間に半田バンプを有するの
で、上下の回路パターンの位置がずれても半田バンプに
よりそのずれを吸収することができ、容易に多層化を図
ったチップキャリアを形成することができる。As described above, according to the chip carrier of the present invention, since the printed wiring boards forming the chip carrier have the solder bumps, the positions of the upper and lower circuit patterns are displaced. However, the solder bumps can absorb the deviation, and a chip carrier having a multilayer structure can be easily formed.
【図１】本発明に係る一実施例のチップキャリアの断面
図である。FIG. 1 is a cross-sectional view of a chip carrier according to an embodiment of the present invention.
【図２】本発明に係る実施例のチップキャリアの斜視図
である。FIG. 2 is a perspective view of a chip carrier according to an embodiment of the present invention.
【図３】本発明に係る他の一実施例のチップキャリアの
断面図である。FIG. 3 is a sectional view of a chip carrier of another embodiment according to the present invention.
【図４】本発明に係る他の一実施例のチップキャリアの
断面図である。FIG. 4 is a cross-sectional view of a chip carrier according to another embodiment of the present invention.
【図５】本発明に係る他の一実施例のチップキャリアの
断面図である。FIG. 5 is a sectional view of a chip carrier according to another embodiment of the present invention.
【図６】従来例のチップキャリアの断面図である。FIG. 6 is a cross-sectional view of a conventional chip carrier.
１ 第１のプリント配線板 ２ 第２のプリント配線板 ３ 搭載部 ４ リードピン ５ リードピン ６ 半田バンプ ７ 開孔 ８ 透孔 1 First Printed Wiring Board 2 Second Printed Wiring Board 3 Mounting Part 4 Lead Pin 5 Lead Pin 6 Solder Bump 7 Open Hole 8 Through Hole
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｑ Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display area Q
Claims (4)
有し、この搭載部（３）の周囲に格子状に並び、下方を
向いて垂直に立設しているリードピン（４）を有する第
２のプリント配線板（２）と、この第２のプリント配線
板（２）の上に載せた第１のプリント配線板（１）とを
有し、これら第１及び第２のプリント配線板（１）
（２）が、第１のプリント配線板（１）と第２のプリン
ト配線板（２）の間に半田バンプ（６）を備えたことを
特徴とするチップキャリア。1. A mounting portion (3) on which a semiconductor chip is mounted is provided, and a lead pin (4) is arranged around the mounting portion (3) in a grid pattern and vertically stands downward. A second printed wiring board (2) and a first printed wiring board (1) mounted on the second printed wiring board (2), and the first and second printed wiring boards. (1)
(2) A chip carrier characterized in that a solder bump (6) is provided between the first printed wiring board (1) and the second printed wiring board (2).
孔（７）を有することを特徴とする請求項１記載のチッ
プキャリア。2. The chip carrier according to claim 1, wherein the first printed wiring board (1) has an opening (7).
（１）（２）が、開孔（７）を有することを特徴とする
請求項１記載のチップキャリア。3. A chip carrier according to claim 1, wherein the first and second printed wiring boards (1) (2) have openings (7).
縦、横、格子状に並び、下方を向いて垂直に立設してい
るリードピン（５）を有し、第２のプリント配線板
（２）が、第１のプリント配線板（１）のリードピン
（５）の位置と対向した透孔（８）を穿設してることを
特徴とする請求項１乃至請求項３記載のチップキャリ
ア。4. The first printed wiring board (1),
The second printed wiring board (2) has lead pins (5) arranged vertically, horizontally, and in a grid pattern and vertically erected downward, and the second printed wiring board (2) is a lead pin of the first printed wiring board (1). The chip carrier according to claim 1, wherein a through hole (8) facing the position (5) is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063990A JPH07273245A (en) | 1994-03-31 | 1994-03-31 | Chip carrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6063990A JPH07273245A (en) | 1994-03-31 | 1994-03-31 | Chip carrier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273245A true JPH07273245A (en) | 1995-10-20 |
Family
ID=13245236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6063990A Withdrawn JPH07273245A (en) | 1994-03-31 | 1994-03-31 | Chip carrier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273245A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018190784A (en) * | 2017-04-28 | 2018-11-29 | 新光電気工業株式会社 | Board module |
-
1994
- 1994-03-31 JP JP6063990A patent/JPH07273245A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018190784A (en) * | 2017-04-28 | 2018-11-29 | 新光電気工業株式会社 | Board module |
| JP2021158361A (en) * | 2017-04-28 | 2021-10-07 | 新光電気工業株式会社 | Substrate module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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