JPH07262092A - 仮想メモリ管理システム、変換索引バッファ管理方法、及び変換索引バッファパージオーバーヘッド最小化方法 - Google Patents

仮想メモリ管理システム、変換索引バッファ管理方法、及び変換索引バッファパージオーバーヘッド最小化方法

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JPH07262092A
JPH07262092A JP5066620A JP6662093A JPH07262092A JP H07262092 A JPH07262092 A JP H07262092A JP 5066620 A JP5066620 A JP 5066620A JP 6662093 A JP6662093 A JP 6662093A JP H07262092 A JPH07262092 A JP H07262092A
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Abstract

(57)【要約】 【目的】 変換索引バッファ（ＴＬＢ）を最小とし、か
つ有効アドレスを常に生じるためのアドレス分解アクセ
スを確実とするシステムを提供すること。 【目的】 本発明による新しいＴＬＢ管理手順は、図５
に示されているように、オペレーティングシステム２４
０から割当てアドレス空間要求を受け取る。次いで、ア
ドレスブロック待ち行列３００は、ステップ２４２でア
クセスされる。ＰＴＬＢ（パージ変換索引バッファ）が
ステップ２４４で検出された場合、ステップ２４６でＰ
ＴＬＢ命令が出される。ステップ２４８でこの命令が多
重プロセッサコンプレックスである場合、ＰＴＬＢメッ
セージが他の複数のＣＰＵ２５０へ送られる。いずれの
ケースにおいても、ＰＴＬＢマーカーは、アドレス待ち
行列２５２の最下列に配置され、コントロールはステッ
プ２４２ヘ戻り、次のアドレス空間ブロックにアクセス
する。ＰＴＬＢマーカーが検出されなかった場合、ステ
ップ２５４でアドレス空間が割り当てられる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子的ディジタル処理
システムに係り、特に、仮想メモリアドレッシングを用
いるデータ処理システムに関する。殊に、本発明は、変
換索引バッファパージングを生じるオペレーティングシ
ステムオーバーヘッドを短縮するための方法に向けられ
ている。
【０００２】
【従来の技術】コンピュータシステムは、コンピュータ
タスクのための実コンピュータメモリを、もっと効率的
に管理するために仮想メモリシステムを実行する。仮想
メモリは、例えば、４０９６バイトの固定サイズを有す
る一連のメモリページとして、一般に編成されている。
次いで、メモリページは、複数のセグメントのグループ
に分けられる。図１に示されるように仮想メモリアドレ
スは三つのフィールドを備えている。セグメントインデ
ックス１００は、数ページを含むセグメントの実際の位
置を決定するように、セグメントテーブルをアクセスす
るために用いられる。ページインデックス１０２は、こ
のセグメント内の特定ページをアクセスするためのイン
デックスであり、オフセット１０４は、この特定ページ
内のデータの位置を提供する。
【０００３】タスク処理が行われている間は、メモリア
クセスが生じるように、仮想アドレスは実アドレスへ変
換されなければならない。図２に示されているように、
仮想から実へのアドレス変換は、動的アドレス変換メカ
ニズム２０２によって実行される。動的アドレス変換
は、実アドレスが計算され、かつデータメモリがアクセ
スされることができる前に、一般に、セグメントテーブ
ルとぺージテーブルの二つのメモリアクセスを必要とす
る。動的アドレス変換の結果は、実メモリにアクセスす
るために、プロセッサによって使用されることができる
実アドレスである。
【０００４】各仮想メモリアクセスのための動的アドレ
ス変換を実行することによって、オーバーヘッド処理は
非常に増大する。アドレス変換に必要とされるメモリア
クセスの数及び命令パスの長さを減少させることは非常
に望ましい。コンピュータシステムの設計者は、変換索
引バッファ（ＴＬＢ）を導入することによって、アドレ
ス分解プロセスをもっと効率的にした。変換索引バッフ
ァ（図２の参照番号２０８）は、例えば、２５６ビット
などの固定数の入力を一般に含んでいる。各ＴＬＢ入力
は、仮想アドレスから実アドレスへの直接変換を提供す
る。一般的なＴＬＢ入力は図３に示されている。第１の
フィールド２３０は、割り当てられたセグメントテーブ
ルの起点（オリジン）を示すセグメントテーブルオリジ
ン（ＳＴＯ）である。図１に示されるように、仮想アド
レス２３２は、セグメントインデックス（ｓｘ）、ペー
ジインデックス（ｐｘ）、及びオフセット（ｂｘ）を含
む。実アドレス２３４はデータをアクセスするために使
用される実メモリアドレスを含む。
【０００５】動作において、プロセッサは、特定の仮想
アドレスのための実アドレスを決定するために、最初
に、動的アドレス変換を実行する。次いで、分解された
入力は変換索引バッファ（ＴＬＢ）２０８に付け加えら
れる。将来のアドレス分解が要求された時には、ＴＬＢ
は、ＴＬＢがその特定の仮想アドレスを分解する入力を
含むか否かを決定するために最初にチェックされる。仮
想アドレスがＴＬＢ内にまだ存在していない場合には、
次いで、動的アドレス変換が実行されなければならな
い。即ち、新しいＴＬＢ入力が生成されかつ既存のＴＬ
Ｂに付け加えられることによって、次に新しい入力は恐
らく放棄される。
【０００６】ＴＬＢ入力は特定のセグメントテーブル内
での変換のみに有効である。異なるセグメントテーブル
は、異なる仮想から実への変換を生じ得る。異なるセグ
メントテーブルのＴＬＢ入力同士を識別するメカニズム
を有さないならば、無効なアドレス変換を阻止するため
に、ＴＬＢは、各タスクディスパッチにおいて、パージ
（消去）されなければならない。一般に、セグメントテ
ーブルオリジンは、仮想から実への変換を適したセグメ
ントテーブルに対応させるようにＴＬＢ内で保持され
る。
【０００７】セグメントテーブルオリジン（ＳＴＯ）は
アドレス空間を定義付ける。アドレス空間は、一般に、
一つ以上のディスパッチを介して残存する。アドレス空
間がディスパッチされるごとに、ＴＬＢは、アドレス空
間の前もって行われた実行から残存するいくつかの入力
を有することもあり、従って、初期アドレス変換が必要
とされないので、性能が改良される。アドレス空間は後
から再使用されることもあるが、アドレス空間の使用は
徐々に終了する。ＴＬＢにおける仮想から実への変換は
アドレス空間の引き続いての使用には有効ではない。
【０００８】各アドレス空間のディスパッチにおいて、
アドレス空間が、当該アドレス空間がディスパッチされ
た最終回以降に再使用されたか否かによって、ＴＬＢの
内容が有効な場合と無効な場合がある。
【０００９】ＴＬＢをパージするために費やされるオー
バーヘッド処理コストは、パージする時間とコンピュー
タシステムで実行されるタスクの長さを比較することに
よって決定される。タスク初期化の前にＴＬＢをパージ
するためのオーバーヘッドは、非常に長い実行タスクに
とっては重要ではない。しかしながら、非常に短い実行
タスクにとって、パージＴＬＢオーバーヘッドは、タス
ク動作経過時間の重要な部分を構築し得る。従って、Ｔ
ＬＢを頻繁にパージするための要求によって、所望され
ないオーバーヘッドをシステムに加えることになり、こ
れによりプロセッサの処理能力が低下する。この欠点は
短いタスクのトランザクション処理システムにおいて特
に著しい。
【００１０】変換索引バッファ（ＴＬＢ）をパージする
ための要求を削減するために種々の方法が提案されてい
る。米国特許番号第4,525,778 号は各ＴＬＢ入力による
タグビットと処理識別子の使用を提示している。ＴＬＢ
へのアドレス分解アクセスは、このＴＬＢ入力がアクセ
スプロセスに対して有効か無効かを決定するためにタグ
ビットと処理識別子を比較しなければならない。無効で
ある場合、この入力は無効化される。ＴＬＢアクセスの
時に比較されるＴＬＢへマーキングビットを付け加える
ために、他のこの種のシステムが提案される。
【００１１】各ＴＬＢ入力をマークするために付加的な
ビットを用いることによって、論理オーバーヘッドが処
理システムに追加されることになる。付加的なフラグを
セットし、かつテストするためにハードウェア又はソフ
トウェアを増やすことを避けることは望ましい。従っ
て、ＴＬＢアクセス回路にハードウェアを追加せずに、
変換索引バッファパージの要求を削減するＴＬＢ管理シ
ステムを開発することが望ましい。
【００１２】
【発明が解決しようとする課題】解決されるべき技術的
な問題は、ＴＬＢを最小限とすると共に、有効アドレス
を常に生じるためのアドレス分解アクセスを確実とする
システムを提供することにある。
【００１３】
【課題を解決するための手段】本発明は、パージの要求
数を削減する、改良されたＴＬＢパージシステムを提供
することに向けられている。本発明は、パージ（purge)
ＴＬＢ命令の数を削減するために、ＴＬＢ管理メカニズ
ムと結合して、アドレス空間割当てメカニズムを用い
る。アドレス空間は、アドレス空間のＦＩＦＯ方式管理
リストから割り当てられる。割当て解除されたアドレス
空間ブロックはフリー（空き）アドレス空間のリストの
最下列に配置される。マーカーはシステムの初期化の時
に空きアドレス空間リストの最下列に配置される。その
マーカーが待ち行列の最上列に到達した時にはＴＬＢは
パージされ、このマーカーはリストの最下列に移動す
る。アドレス空間割当てに割り込んでいる間はＴＬＢパ
ージは全く生じない。
【００１４】本発明の一つの態様は、少なくとも一つの
プロセッサと、複数のアドレス空間を有するメモリとを
有するコンピュータシステムのための仮想メモリ管理シ
ステムであって、前記プロセッサが、仮想アドレス参照
を使って、各々が前記複数のアドレス空間のうちの一つ
における位置を引用する複数のタスクを実行する前記仮
想メモリ管理システムにおいて、前記複数のアドレス空
間のうちの一つを前記複数のタスクのうちの一つに割り
当てるためのアドレス空間割当て手段であって、前記ア
ドレス空間割当て手段が、各使用可能なアドレス空間の
ための入力を有する使用可のアドレス空間ブロックのＦ
ＩＦＯ方式管理テーブルを含み、かつ前記アドレス空間
割当て手段が、タスク初期化の時に、前記複数のタスク
のうちの一つのタスクに次の使用可能なアドレス空間を
割り当てる手段と、仮想アドレス参照を実アドレス参照
へ変換するためのアドレス変換手段であって、有限数で
ある複数の仮想アドレスのために、仮想から実へのアド
レス変換を含む変換索引バッファを含む手段と、前記変
換索引バッファをパージするための変換索引バッファパ
ージ手段であって、前記索引バッファがパージされた時
はいつでも前記アドレス空間ブロックテーブル内にパー
ジマーカーを挿入する手段と、前記パージマーカーが前
記アドレス空間割当て手段によって検出された時はいつ
でも、前記変換索引バッファパージ手段を作動させるよ
うに前記アドレス空間割当て手段と結合して動作するパ
ージ要求手段と、を備える仮想メモリ管理システムであ
る。
【００１５】本発明の他の態様は、少なくとも一つのプ
ロセッサ及び実メモリを有するコンピュータシステムに
おける変換索引バッファを管理するための方法であっ
て、前記実メモリを前記コンピュータシステムの初期化
の時に複数のアドレス空間の各々へ分割するステップ
と、アドレス空間リスト内の前記アドレス空間の各々へ
ポインタを記憶するステップと、前記アドレス空間リス
トの終わりに変換索引バッファパージマーカーを配置す
るステップと、前記アドレス空間リスト内に次の入力を
アクセスするステップと、前記入力をテストするステッ
プと、を備え、前記入力が変換索引バッファパージマー
カーである場合には、パージ変換索引バッファ命令を送
るステップと、変換索引バッファパージマーカーを前記
アドレス空間リスト内の終わりに配置するステップと、
前記アクセスステップへ戻るステップと、全てのケース
において、前記アドレス空間テーブル入力によって指定
された前記アドレス空間を割り当てるステップと、を実
行することを備える変換索引バッファ管理方法である。
【００１６】本発明のさらに他の態様は、複数のプロセ
ッサと、実メモリと、仮想アドレスを実メモリアドレス
へ変換するための変換索引バッファとを有するコンピュ
ータシステムにおいて、変換索引バッファパージオーバ
ーヘッドを最小とする方法であって、前記実メモリから
アドレス空間をタスクに割当てるステップと、前記アド
レス空間が最後の変換索引バッファパージ以降に再使用
されているか否かを決定するためにテストし、再使用さ
れている場合には前記変換索引バッファをパージし、次
いで前記パージが実行された時を示すインジケータを設
定するステップと、を備える変換索引バッファパージオ
ーバーヘッド最小化方法である。
【００１７】
【実施例】図２に示され、かつ上記に詳しく説明されて
いるように、仮想アドレス分解は、仮想アドレスに対す
る、セグメントテーブル、ページテーブル、及びオフセ
ットの位置に基づく実アドレスの決定を必要とする。セ
グメントテーブルオリジン（ＳＴＯ）は、アドレス空間
アロケーション（割当て）プロセスの間に確立される。
図４に示されているように、アドレス空間は、空きアド
レス空間ブロックのリストからオペレーティングタスク
へ割当てられる。あるアドレス空間は、プログラム又は
タスクが使用し得るアドレスの範囲を指している。仮想
メモリシステムにおいて、特定プログラムのアドレス空
間は、異なる物理システム又は他のプログラムを指し得
る。オペレーティングシステムは、一般に、システムの
初期化の時に固定数の潜在的アドレス空間を構築する。
これらの予め構築されたアドレス空間は、必要に応じ
て、使用可能なアドレス空間のリストから動的に割当て
られる。
【００１８】アドレス空間が用いられる時はいつでも、
そのアドレス空間ブロックが使用中である。空間オリジ
ン（起点）をアドレスするためのポインタを有する空き
アドレス空間ブロックは、アドレス空間ブロック待ち行
列３００内で保持される。アドレス割当てプロセス３０
２は、アドレス空間ブロックリストから第１のブロック
を取り除き、そのアドレス空間オリジンを、オペレーテ
ィングタスクのためのセグメントテーブルオリジンとし
て使用する。あるアドレス空間が割当て解除された時に
は、このアドレス空間ブロックは待ち行列の最下列に戻
される。
【００１９】ＴＬＢ入力テーブル２０８は、特定のアド
レス空間内のみにおいて有効である。ＴＬＢ入力は、デ
ィスパッチされようとするアドレス空間が前に使用され
ており、かつＴＬＢ内に入力を残した場合においてのみ
問題を生じさせ得る。この場合、ＳＴＯ及び仮想アドレ
スはＴＬＢ入力を適合させ得るが、無効な実アドレスを
指すこともある。アドレス空間が異なるタスクによって
使用された場合、仮想アドレスから絶対アドレスへの無
効変換が生じることもある。従って、システムは、アド
レス空間が再使用される前に、ＴＬＢが消去（パージ）
されることを確実としなければならない。要求に応じて
ＴＬＢがパージされる場合、システムは、ＴＬＢが有効
であることを確実とし得る。
【００２０】本発明によれば、アドレス空間割当てメカ
ニズムは、ＴＬＢパージの数を最小限とするために用い
られる。本発明は、アドレス空間が再使用される前に、
ＴＬＢがパージされたことを確実とすることをチェック
するためのプロセスを付け加える。このプロセスは、初
期化の時とＴＬＢがパージされた時は必ずアドレス空間
待ち行列内にマーカーを配置することによって、実行さ
れる。このマーカーは待ち行列の最下列に配置され、次
いでアドレス空間が割当てられ、そして割当て解除され
るごとに、待ち行列の最上列へと徐々に上がって行く。
待ち行列の最上列において、アドレス空間割当てメカニ
ズムがこのマーカーを検出した時には、”purge ＴＬ
Ｂ”（ＴＬＢをパージせよ）（ＰＬＴＢ）の命令が実行
される。
【００２１】好ましい実施例は、使用可能なアドレス空
間のリストにフルワード（全語）０をマーカーとして配
置する。使用可能なアドレス空間のリストから除去され
た各ブロックは、０か否かを決定するためにテストされ
る。０であった場合は、アドレス空間のリストを管理す
るプロセスが、ＰＬＴＢロジックを実行し、リストの最
下列にマーカーを戻し、かつリストから次の項目を取り
出す。アドレスリスト処理ロジックは、マーカーのみを
含むリストが空リストであることを認識するように変更
されなければならない。
【００２２】他の実施例においては、マーカーは、アド
レス空間リストに任意の明確な値を配置すること、又は
マーカーを表す余分のフィールドを含むようにアドレス
空間の待ち行列のストラクチュア（構造）を変えること
によって、形成され得る。マーカーをリストへ付け加え
るための多数の公知の技術のいづれが使用されてもよ
く、かつその全てが本発明の範囲を逸脱するものではな
い。
【００２３】複数の密結合型ＣＰＵ（中央処理装置）を
有する多重処理システムは、これらのＣＰＵが、たと
え、共有記憶装置へアクセスしたとしても、各ＣＰＵ内
でＴＬＢを保持する。従って、多重処理システムにおい
て、purge ＴＬＢ（ＴＬＢをパージせよ）命令は、多重
プロセッサコンプレックス（複合装置）内の他のプロセ
ッサヘ伝搬されなければならない。
【００２４】上記のプロセスは、ほとんどの状態におい
て作動するが、このプロセスの使用を使用することがで
きないいくつかの例がある。共通のセグメントが生成さ
れる所では、矛盾した仮想から実へのマッピングが発生
することもあり、これにより、ＴＬＢは、ディスパッチ
された各タスクにおいてパージされなければならない。
共通のセグメントが、いくつかのオペレーティングシス
テム内に具備され、これによって、一つの仮想から実へ
のアドレス変換を、複数の異なるアドレス空間から複数
の仮想アドレスへ提供する。このシステムは、一貫性を
確実とするためにこれらの変換を管理するか、又は矛盾
した共通の領域を有するアドレス空間のディスパッチの
合間にＴＬＢをパージするかのいづれかを行わなければ
ならない。
【００２５】本発明による新しいＴＬＢ管理手順は、図
５に示されているプロセスに応じて動作する。まず、オ
ペレーティングシステム２４０から割当てアドレス空間
要求（allocate address space request）を受け取る。
この要求は、処理されるメッセージ、当該特定システム
サービス自体のアドレス空間を要求する特定システムサ
ービスに対する要求、明示的アドレス空間割当てのため
のアプリケーションによる要求、又は、他のタイミング
（時間割付け）された若しくはタイミングされないアド
レス空間空きリスト、の受入れによって行われ得る。ア
ドレス空間の割当ては、個々のオペレーティングシステ
ムのデザインに依存する。
【００２６】アドレスブロック待ち行列３００は、ステ
ップ２４２においてアクセスされる。ＰＴＬＢマーカー
がステップ２４４で検出された場合、ステップ２４６に
おいて、purge ＴＬＢ（ＴＬＢをパージせよ）命令が出
される。ステップ２４８において、この命令がＭＰ（多
重プロセッサ）コンプレックス（複合装置）である場
合、ＰＴＬＢメッセージがその他の複数のＣＰＵ２５０
へ送られる。いづれのケースにおいても、ＰＴＬＢマー
カーは、アドレス待ち行列２５２の最下列に配置され、
次いで、コントロールはステップ２４２へ戻り、ここ
で、次のアドレス空間ブロックがアクセスする。ＰＴＬ
Ｂマーカーが検出されなかった場合、ステップ２５４で
アドレス空間が割当てられる。アドレス空間の割当て解
除は、ステップ６０２において、アドレス空間を空ける
のに必要な作業を実行する（図６）。この作業は、算出
データの収集と、プロセスによって使用される資源をシ
ステムに戻すこととを含む。一旦割当て解除作業が完了
すると、ステップ６０４において、上記のように、コン
タクトブロックマーカーが空き空間のリスト内に配置さ
れる（ＦＩＦＯ（先入れ先出し）方式のアドレス待ち行
列）。
【００２７】
【発明の効果】本発明は、ＴＬＢ（変換索引バッファ）
を最小限とすると共に、有効アドレスを常に生じるため
のアドレス分解アクセスを確実とするシステムを提供す
る。
【図面の簡単な説明】
【図１】仮想アドレスのストラクチュアを示す図であ
る。
【図２】コンピュータシステムにおける仮想アドレス解
像度ロジックを示すブロック図である。
【図３】変換索引バッファ入力の例を示す図である。
【図４】アドレス及び空間割当てロジックを示すブロッ
ク図である。
【図５】本発明による割当てプロセスの図である。
【図６】本発明による割当て解除プロセスの図である。
【符号の説明】
１００ セグメントインデックス １０２ ページインデックス １０４ オフセット ２０２ 動的アドレス変換メカニズム ２０４ セグメントテーブル ２０８ 変換索引バッファ ２３０ ＳＴＯ ２３２ 仮想アドレス ２３４ 実アドレス ２４０ オペレーショナルシステム ３００ アドレスブロック待ち行列

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つのプロセッサと、複数の
    アドレス空間を含むメモリとを有するコンピュータシス
    テムのための仮想メモリ管理システムであって、前記プ
    ロセッサが、仮想アドレス参照を使って、各々が前記複
    数のアドレス空間のうちの一つにおける位置を引用する
    複数のタスクを実行する前記仮想メモリ管理システムに
    おいて、 前記複数のアドレス空間のうちの一つを前記複数のタス
    クのうちの一つに割り当てるためのアドレス空間割当て
    手段であって、前記アドレス空間割当て手段が、各使用
    可能なアドレス空間のための入力を有する使用可能なア
    ドレス空間ブロックのＦＩＦＯ方式管理テーブルを含
    み、かつタスク初期化の時に前記複数のタスクのうちの
    前記一つのタスクに次の使用可能なアドレス空間を割り
    当てるアドレス空間割当て手段と、 仮想アドレス参照を実アドレス参照へ変換するためのア
    ドレス変換手段であって、有限数の複数の仮想アドレス
    のために、仮想から実へのアドレス変換を含む変換索引
    バッファを有するアドレス変換手段と、 前記変換索引バッファをパージするための変換索引バッ
    ファパージ手段であって、前記索引バッファがパージさ
    れた時は必ず、前記アドレス空間ブロックテーブル内に
    パージマーカーを挿入する変換索引バッファパージ手段
    と、 前記パージマーカーが、前記アドレス空間割当て手段に
    よって検出された時は必ず、前記変換索引バッファパー
    ジ手段を作動させるために、前記アドレス空間割当て手
    段と結合して動作するパージ要求手段と、 を備える仮想メモリ管理システム。
  2. 【請求項２】 変換索引バッファパージ要求を他の接続
    プロセッサへ連絡する中央プロセッサ連絡手段をさらに
    備える請求項１に記載のシステム。
  3. 【請求項３】 アドレス空間の割当てを解除し、かつア
    ドレス空間ブロックの前記テーブルの終わりに入力を付
    け加えるアドレス空間割当て解除手段をさらに備える請
    求項１に記載のシステム。
  4. 【請求項４】 少なくとも一つのプロセッサと実メモリ
    とを有するコンピュータシステムにおける変換索引バッ
    ファを管理するための方法であって、 前記実メモリを前記コンピュータシステムの初期化の時
    に複数のアドレス空間へ分割するステップと、 アドレス空間リスト内の前記アドレス空間の各々へポイ
    ンタを記憶するステップと、 前記アドレス空間リストの終わりに変換索引バッファパ
    ージマーカーを配置するステップと、 前記アドレス空間リスト内に次の入力をアクセスするス
    テップと、 前記入力をテストするステップと、 を備え、 前記入力が変換索引バッファパージマーカーである場合
    には、 パージ変換索引バッファ命令を送るステップと、 変換索引バッファパージマーカーを前記アドレス空間リ
    スト内の終わりに配置するステップと、 前記アクセスステップへ戻るステップと、 全てのケースにおいて、前記アドレス空間テーブル入力
    によって指定された前記アドレス空間を割り当てるステ
    ップと、 を実行することを備える変換索引バッファ管理方法。
  5. 【請求項５】 前記アドレス空間の割当てを解除し、か
    つ前記割当てが解除されたアドレス空間に対するポイン
    タを前記アドレス空間リストへ付け加えるステップをさ
    らに有する請求項４に記載の方法。
  6. 【請求項６】 前記パージ変換索引バッファパージを前
    記実メモリを共有する全ての他のプロセッサへ送るステ
    ップをさらに備える請求項４に記載の方法。
  7. 【請求項７】 複数のプロセッサと、実メモリと、仮想
    アドレスを実メモリアドレスへ変換するための変換索引
    バッファとを有するコンピュータシステムにおいて、変
    換索引バッファパージオーバーヘッドを最小とする方法
    であって、 前記実メモリからアドレス空間をタスクに割当てるステ
    ップと、 前記アドレス空間が最後の変換索引バッファパージ以
    降、再使用されているか否かを決定するためにテスト
    し、再使用されている場合には前記変換索引バッファを
    パージし、次いで前記パージが実行された時を示すイン
    ジケータを設定するステップと、 を備える変換索引バッファパージオーバーヘッド最小化
    方法。
  8. 【請求項８】 前記コンピュータシステム内でメモリを
    共有する各プロセッサへ前記プロセッサに該プロセッサ
    の変換索引バッファをパージすることを命令するメッセ
    ージを送るステップをさらに含む請求項７に記載の方
    法。
JP5066620A 1992-04-29 1993-03-25 仮想メモリ管理システム、変換索引バッファ管理方法、及び変換索引バッファパージオーバーヘッド最小化方法 Expired - Lifetime JP2613001B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/875,514 US5428757A (en) 1992-04-29 1992-04-29 Method for reducing translation look aside buffer purges in a multitasking system
US875514 1992-04-29

Publications (2)

Publication Number Publication Date
JPH07262092A true JPH07262092A (ja) 1995-10-13
JP2613001B2 JP2613001B2 (ja) 1997-05-21

Family

ID=25365941

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