JPH07253824A - 動作速度自動補正回路及び通信制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 温度変化等によりチップの状態の変化に対し
ても、常に最高性能を引き出すことのできる動作速度自
動補正回路を提供することにある。 【構成】 同一チップ内にクロックを供給するクロック
生成回路と、前記チップ内の回路の遅延を計測する回路
遅延計測回路と、前記遅延計測の結果から前記クロック
生成回路のクロックの周波数を制御するクロック補正回
路を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、オンチップＬＳＩ回路
の高性能化、及び高速チップ間通信を実現することがで
きる回路に関し、特に、ＬＳＩの状態に応じて最適な動
作速度にて実行することができる自動補正回路、及び、
チップ間通信において、配線遅延によるデータの衝突を
回避することができる通信制御回路に関する。

【０００２】

【従来の技術】近年、プロセッサなどの処理の高速化を
目的として、供給されるクロックの周波数が大きくなっ
ている。最近では動作周波数が２００ＭＨｚをこえるプ
ロセッサも登場しており、より複雑な計算も短時間で処
理が行えるようになった。

【０００３】しかしながら、動作周波数が大きくなる
と、比例して動作時の消費電力も上昇し、発熱量も増加
する。この発熱量の増加はプロセッサなどＬＳＩの回路
の速度遅延を引き起す。図９は上記回路の温度と動作遅
延の関係を示した図である。この表は温度が上昇する
と、アクセス時間は増加し、反転電圧は減少することを
示している。これにより、温度の変化により回路の動作
速度に影響を及ぼすことが分かる。前記回路の動作速度
への影響は回路の正常動作に支障を生じる虞があり、最
近では低消費電力を特徴とするＣＭＯＳにおいても、動
作周波数の増加による発熱に対する冷却方法の問題がで
てきている。一方、ＬＳＩへの供給電圧の変化も動作速
度への影響が大きい。そのため、供給電圧が変化する場
合の速度の保証が問題となる。

【０００４】そこで、従来よりＬＳＩの動作保証値は上
記速度遅延の変化分を含めて決定され、システムを設計
する際は、同マージンを見込んだ動作保証値でシステム
のタイミング設計を行い、供給するクロックの上限を決
めている。例えば高速回路実現の一手法であるwavepipe
linning と呼ばれる方法で、回路の遅延時間を見込ん
で、データの投入ピッチを決定する際、投入可能なピッ
チに加え、これらの変化分のマージンを考慮しての最高
投入ピッチと、投入ピッチが回路の遅延を下回らないだ
けの最低投入ピッチを決定することで供給するクロック
の上限を決めなければならない。

【０００５】またその一方でシステムを組む際には、前
記クロック周波数の増大により複数のチップ間の通信が
問題となる。該通信はプロセッサ−メモリ間、プロセッ
サ−プロセッサ間等が挙げられ、これらの通信にはハン
ドシェイクで行われる事が多い。ハンドシェークとは、
データ伝送部とは別にハンドシェイク線と呼ばれる伝送
を制御する線を用いてデータの送受信を非同期に行うチ
ップ間通信方法である。前記ハンドシェイクは要求を受
けたチップの処理時間および動作タイミングに柔軟性を
持たせることができ、システムを構築する際、使用でき
るチップの選択の幅が広がり、システムの構成に柔軟性
ができるという点で優れている。

【０００６】しかし、ハンドシェイクによる通信方法で
は、Busy-wait,arbitration 等により一方のチップが待
ち状態になる場合があり、処理速度が犠牲になる場合が
多い。そのため、動作の処理時間が確定しているなどの
条件が揃っている場合は同期型通信の方が処理速度の高
速化という点では有利となる。特に、ＲＩＳＣ型プロセ
ッサの場合は、通信処理が１クロックあるいは複数クロ
ックのパイプライン処理で実行でき、処理の終了時間が
確定しているため比較的同期型通信が実現しやすく、更
に、ＲＩＳＣ型パイプラインで細かく区切られた動作の
場合、ハンドシェイクに比べシステム構築の自由度は損
なわれるが、転送効率の高い同期型の方が処理の高速化
という点で有利である。

【０００７】そこで高速度のＲＩＳＣ型プロセッサ等に
は同期型のチップ間通信方法が用いられている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
従来技術では以下の問題があった。上述のように、wave
pipelinning による動作保証値の決定方法は回路の遅延
時間を見込んで、データの投入ピッチを決定する際、投
入可能なピッチに加え、これらの変化分のマージンを考
慮しての最高投入ピッチと、投入ピッチが回路の遅延を
下回らないだけの最低投入ピッチを決めなければならな
いが、変化マージンのため、前記決定を非常に難しいも
のにしている。対応策として、クロック信号もデータと
共に遅延回路を通すことより、パイプラインのラッチの
前段と後段とのタイミングを調節する方法も提唱されて
いるが、パイプラインの制御、特にデータ依存関係のあ
る複数の命令の関係を考慮した制御が非常に難しくな
る。

【０００９】そこで、第１の発明は上記従来の事情に鑑
みて成されたものであり、その目的とするところは、温
度変化や供給電圧の変化等によりチップの状態の変化に
対しても、常に最高性能を引き出すことのできる動作速
度自動補正回路を提供することにある。

【００１０】また、チップ間通信を高速に行う際、問題
となるのは、チップ間の配線による遅延である。通常遅
延が不明な場合は汎用性を持たせるため、バスマスタ側
からの要求信号と、スレーブチップ側からのａｃｋ信号
によるハンドシェイクで通信を行うか、チップ設計の際
に遅延を考慮して設計する。しかしながら、設計の段階
で、それらのスペックを決めてしまうと、汎用性が失わ
れてしまう。

【００１１】特に、高速度の通信を行う場合、マスタチ
ップ側からの信号が、スレーブチップ側に到達するまで
の遅延、あるいはその逆方向の遅延が問題となる。例え
ば、双方向バスの制御に関して、マスタチップから見て
読み出しのあとに書き込みが連続した場合、バス方向制
御信号が書き込みデータと同時にマスタチップ側から出
たのでは、制御信号がスレーブチップ側に到達するまで
の間、データの衝突があり、速度の遅延になりうる。

【００１２】そこで、第２の発明は上記従来の事情に鑑
みて成されたものであり、その目的とするところは、前
記遅延によるデータの衝突を回避することにより、処理
速度を向上することができる制御回路を提供することに
ある。

【００１３】

【課題を解決するための手段】上記問題を解決するた
め、第一発明に係る動作速度自動補正回路の特徴は、同
一チップ内にクロックを供給するクロック生成回路と、
前記チップ内回路の遅延を計測する回路遅延計測回路
と、前記遅延計測の結果から前記クロック生成回路のク
ロックの周波数を制御するクロック補正回路を有するこ
とである。

【００１４】また、好ましくは、クロック生成回路に
は、オシレータを用いる。また、好ましくは、回路遅延
計測回路はクリティカルパスと同等の回路の遅延時間を
計測する。また、好ましくは、クロック補正回路は、前
記回路遅延計測回路から得られる遅延時間と、クロック
生成回路から得られるクロック長を比較し、クロック生
成回路を制御して同一チップ内の回路への供給クロック
の周波数を制御する。

【００１５】ここで、前記動作速度自動補正回路はクロ
ックを生成する回路としても用いることができる。

【００１６】また第二発明の特徴は、第１チップと第２
チップを跨ぐ双方向通信を制御する回路において、第１
チップの動作クロックを計測するクロック計測回路と、
第１チップ側からの方向制御信号が第２チップ側に到達
するまでのチップ間の伝幡遅延を計測するチップ間遅延
計測回路と、前記クロック幅計測回路及びチップ間遅延
計測回路より得られた値から、通信信号を先出しする時
間を決定するチップ間信号制御回路を備えることであ
る。

【００１７】ここで、第１チップはバスマスタ及び第２
チップはスレーブチップとすることが、チップ間の制御
の容易性という点で好ましい。

【００１８】

【作用】第１発明の作用については、上記動作速度制御
回路において、チップ内に設けた回路遅延測定回路によ
り、温度変化その他の要因による速度変化をチップ内で
測定し、回路の遅延が大きくなった場合は遅延の増大分
をクロック生成回路にフィードバックし、その遅延を満
たすだけの幅を持った周波数のクロックをクロック生成
回路により生成することで、その時の条件に従って遅延
変動のマージンをできるだけ削って可能な限り高速に動
作する周波数のクロックを回路に供給する。

【００１９】また、第２発明の作用については、上記通
信回路においては、クロック幅測定回路により自チップ
のクロック長すなわちパイプラインの１段分の時間１を
計測する。また、第１チップ側のチップから第２チップ
側のチップにテストパルスを発信し、同テストパルスが
第２チップチップを経由して、再び第１チップまで戻っ
てくるまでの１／２の時間２をチップ間遅延計測回路に
より計測する。通信制御回路では、前記時間１と時間２
との差である時間３を計算し、本来制御信号を送る通信
ステージの１つ前のステージの始まりから時間３だけた
った時点から制御信号を先出しし、通信ステージの始ま
りのタイミングで第２チップ側に先出し制御信号が到着
することが可能なように調節する。

【００２０】また、上記回路遅延測定回路と、クロック
幅測定回路を共有化した場合、すなわち動作周波数が可
変のチップで同期通信を行う場合、上記クロック幅測定
回路と、上記チップ間遅延計測回路により、クロック幅
とチップ間遅延をある程度定期的に計測し、上記通信制
御回路に前記時間１および前記時間２に変化が生じた事
を通知し、制御信号の出力タイミングを変更する。ま
た、前記時間２が前記時間１よりも長くなりそうな場
合、前記動作速度制御回路において，出力クロックの周
波数が上がらないようにロックをかけるか、第１チップ
の処理制御回路に処理のロックを掛けるように通知す
る。

【００２１】

【実施例】以下、図面を参照しながら本特許の実施例を
説明する。 第１実施例 図１は第１発明に係る動作周波数制御回路を示したもの
である。該動作周波数制御回路は、オシレータ１と、予
め設定した遅延時間に違反したパス（以下クリティカル
パスという）の１／２の遅延と同じ、或いはそれ以上の
遅延を持つインバータチェーン３と、オシレータからの
クロックをインバータチェインに通した後のクロックと
を比較する比較回路としてのＤフリップフロップ（以下
ＤＦＦ）５と、前記ＤＦＦ５からの値により増減するカ
ウンタ７と、前記カウンタの値をＤ／Ａ変換し、オシレ
ータに入力するＤ／Ａコンバータ９とからなり、これら
が図１に示すようにリング状に繋がっている。また前記
オシレータ１からの出力は、内部クロック及びＤＦＦ５
のＤ入力に接続されている。更にインバータチェーン３
内の１つのインバータを通した信号からカウンタ７に接
続されている。

【００２２】次に、前記動作周波数制御回路の動作につ
いて説明する。初期状態として、カウンタ７のカウンタ
値には小さい値がセットされる。該カウンタ７のカウン
タ値を参照したＤ／Ａコンバータ９は低電圧を出力し、
オシレータ１は低周波数のクロックを出力する。インバ
ータチェイン３はクリティカルパスの半分の遅延をより
も長い遅延回路とし、インバータを複数段つらね、オシ
レータ１からのクロックを入力として、該入力の遅延し
た信号を出力する。比較回路にはＤＦＦ５を用い、クロ
ック入力にオシレータ１からのクロックをクロック入力
として、またインバータチェイン３の出力を前記ＤＦＦ
５のＤ入力に接続することにより比較を行う。該比較に
ついては、インバータチェイン３がクリティカルパスの
遅延よりも短い場合は、オシレータ１からのクロックの
立ち上がりと、インバータチェイン３を通って出てくる
遅延したオシレータ１のクロックの立ち下がりを比較す
ることになる。また、前記比較についてインバータチェ
イン３がクリティカルパスの遅延よりも長い場合は、オ
シレータ１からのクロックの立ち上がりと、インバータ
チェイン３を通って出てくる約１クロック前のオシレー
タ１のクロックの立ち上がりを比較することになる。

【００２３】インバータを奇数段並べてインバータチェ
イン３の遅延をクリティカルパスの１／２の遅延に設定
した時、オシレータ１からのクロックの立ち上がりより
インバータチェイン３からの信号の立ち上がりの方が速
い場合、すなわち回路のクリティカルパスの遅延よりも
クロック長が長い場合、ＤＦＦ５は値１をフェッチし、
逆の場合、すなわちインバータチェイン３の遅延よりも
クロック長が短い場合は値０をフェッチする。カウンタ
７は同ＤＦＦ５の出力値が１であればＵｐ、０であれば
Ｄｏｗｎする。カウンタ値の変更はオシレータ１からの
クロックの反転入力で、ＤＦＦ５のフェッチタイミング
に対し、１／２クロックずれた位置で行うカウンタ値は
Ｄ／Ａコンバータ９により電圧に変換され、オシレータ
への入力となる。

【００２４】すなわちクロック長がクリティカルパス長
よりも長ければ、動作に余裕があるとしてカウントアッ
プし、オシレータへの入力電圧を上げて周波数を上げ、
クロック長がクリティカルパス長よりも短ければ、動作
に余裕を持たせるようカウントダウンして、オシレータ
１への入力電圧を下げ、動作周波数を低くする。これに
より、カウンタ値は一定値に近付き、クロック長とクリ
ティカルパス長とがほぼ同等となると、カウンタ値が０
／１を繰り返すようになる（例えば、ＰＬＬのLock-up
状態のようになることであり、以下この状態をLock-up
という）。

【００２５】以上のような回路を付加する事により、デ
バイスの遅延変化を反映したクロック制御回路が実現で
きる。

【００２６】他の実施例としては、リングオシレータを
用いることができる。前記リングオシレータ内の遅延等
の正確な調節を要するが、該リングオシレータは一番単
純な構成の動作周波数制御回路である。また、前記リン
グオシレータは自らが発振回路であり、インバータの繋
がりであるので、遅延回路にもなる。例えば熱により遅
延が大きくなると、発信周波数も小さくなるため、供給
するクロック長がクリティカルパスの遅延長より短くな
る事はない。そのため、遅延による回路の異常動作を回
避することができるという特徴を有する。

【００２７】第２実施例 次に、第２発明に係る高速同期式通信回路について説明
する。まず、実現したい転送回路のモデルを図２に示
す。マスタチップ１１側をプロセッサ等の処理装置と
し、スレーブチップ１３側をメモリ等の記憶装置とす
る。マスタチップ１１−スレーブチップ１３間を接続し
たバスは、read/write信号などの制御信号を送る制御信
号用バス１５と、アドレス信号用バス１７と、データを
送るデータ送信用バス１９とからなる。ここで、制御信
号用バス１５及びアドレス信号用バス１７は単一方向バ
スであり、また、データ送信用バス１９は双方向バスで
ある。また、転送ピッチが高いため、システムクロック
長ではせいぜいチップ間の転送分の時間しかないものと
する。この場合、チップ間バスの入口と出口には各々レ
ジスタ２１を置き、転送部分をパイプラインの１段分と
みなすように設計する。

【００２８】前記パイプラインにおけるデータ転送にお
ける部分のみを図３に示す。転送用のパイプラインは、
CT(Control Transfer)ステージと、MA(Memory Access)
ステージと、DT(Data Transfer) ステージと、WB(Write
Back)ステージとの４段とする。CTステージの前のステ
ージでプロセッサ側でセットされた制御信号はCTステー
ジでメモリ側に転送される。転送された制御信号によ
り、MAステージでアクセス（キャッシュならばＴＡＧ比
較等）を行い、readならばデータ読みだしを行う。DTス
テージでチップ間のデータ転送を行い、書き込みならば
WBステージでメモリへの書き込みを行う。ここで問題と
なるのが、いかにしてマスタチップとスレーブチップ間
のステージの遅延によるずれを無くするかである。例え
ば、DTステージにおいて、データバスが双方向であるた
め、それぞれに方向を切り替えるバッファがある。前記
遅延により、この切り替えタイミングがずれていると、
読みだし／書き込みが連続して起こったときに、読みだ
しデータと書き込みデータが衝突するなどの危険があ
る。そこで、制御信号にてマスタチップ１１及びスレー
ブチップ１３の出力するタイミングを調節することによ
り、前記データの衝突を回避する。

【００２９】図４に本実施例に係るタイミングを調節す
るチップ間通信制御回路の概要図を示す。前記チップ間
通信制御回路は、外部クロックと補正後の内部クロック
とを入力とし、補正後の内部クロックと、自プロセッサ
に供給されるクロックの長さを出力するクロック長計測
回路２３と、計測用クロックと、スレーブチップチップ
までの遅延を含んだクロックを入力とし、チップ間の遅
延を出力するチップ間遅延計測回路２５と、上記回路２
３の自プロセッサに供給されるクロックの長さと、上記
回路２５とチップ間の遅延を入力とし、上記入力の差分
を出力する引算回路２９と、上記回路２９により出力さ
れた差分と内部クロックを入力とし、出力タイミングが
調整されたチップ通信制御信号を出力する通信制御信号
生成部２７とから構成される。また図４中の線分は、信
号線を示し、その矢印の向きは信号の方向を示す。クロ
ック長計測回路２３と、チップ間遅延計測回路２５は、
前記第１実施例と同様インバータチェインを構成要素と
して利用し、図７に示すようなDigital-PLL の様な遅延
計測回路を使用する。

【００３０】図７において、遅延測定回路は、複数個用
意されたインバータチェーン３と、前記インバータチェ
ーン内のインバータ３を２個づつに区切り、その区切っ
た点のそれぞれをの信号を入力とするマルチプレクサ３
１と、前記マルチプレクサ３１の出力と、外部参照クロ
ックを入力とするＤＦＦ５と、前記ＤＦＦ５の出力と、
反転外部参照クロックを入力とするカウンタ７とから構
成され、カウンタ７は外部クロックからの差分を出力す
る。

【００３１】前記遅延計測回路の動作について説明す
る。前記回路の動作原理は前記第１実施例とほぼ同じで
ある。まず、初期値としてカウンタには小さい値をセッ
トする。外部からのクロックあるいは測定信号はＤＦＦ
５とインバータチェイン３に送られる。インバータチェ
イン３からは初段のインバータ１つをおいて、２段おき
に出力してバッファのチェインとし各出力は入力クロッ
クの負論理を出力するようにし、該出力を、前記カウン
タの値を選択信号とするマルチプレクサ３１に入力す
る。次に、ＤＦＦ５でマルチプレクサ３１からの出力が
外部からの入力に対し、１／２クロック以上遅れたかど
うかを判定する。前記ＤＦＦ５の値により、マルチプレ
クサ３１からの出力が外部からの入力に対し、１／２ク
ロック以上遅れた場合はカウンタ７のカウントをＤｏｗ
ｎし、逆の場合、つまり、１／２クロック以上進んだ場
合はカウントをＵｐする。マルチプレクサ３１からの出
力と外部からの入力とを比較してカウンタ値をｕｐ／ｄ
ｏｗｎし、インバータチェイン３の出力から、バッファ
の遅延が１／２クロック長となるように段数を変動、及
び収束させる。収束したときのカウンタの値が遅延の計
測値として使用できる。

【００３２】次に、図８を用いて通信制御信号生成部２
７について説明する。前記通信制御信号生成部２７は、
複数個用意されたインバータチェーン３と、前記インバ
ータチェーン内のインバータ３を２個づつに区切り、そ
の区切った点のそれぞれをの信号、及びディレイ差分を
入力とし、先出し制御信号を出力するマルチプレクサ３
１と、前記先出し制御信号及び各制御信号を入力とし、
前記先出し制御信号により調節された各制御信号を出力
するレジスタ２１とからなる。

【００３３】次に前記通信制御信号生成部２７の動作に
ついて説明する。クロック長計測回路２３（図示せず）
により調節された内部クロックをインバータチェイン３
に入力し、前記内部クロックを引算回路２９（図示せ
ず）により算出された遅延差分だけマルチプレクサ３１
により遅延する。この遅延したクロックで先だし制御信
号をレジスタ２１にラッチすることで、制御信号の出力
タイミングを調節する。なお、前記インバータチェイン
３はチップ間遅延測定回路２５に使用したインバータチ
ェインと同じものを使用すればよい。

【００３４】次に第２実施例の全体の動作について図面
を用いて説明する。まず、図４においてクロック長計測
回路２３により、供給されているクロックの長さを測定
する。自プロセッサに供給されるクロックの長さは、入
力クロックと、その反転クロックとを図４に示す回路２
３に入れ、lock-up した時のバッファの段数で計測す
る。得られた段数の倍の値を１クロックの長さとする。
（図４及び後に説明する図５において、前記クロック長
さをで示す。）次に、マスタチップからスレーブチッ
プまでの遅延測定回路であるチップ間遅延計測回路２５
に、マスタチップから送ったテスト信号をスレーブチッ
プで折り返して再びマスタチップに入力し、計測用クロ
ック信号とマスタチップ−スレーブチップ間を往復させ
た信号を入力することにより遅延を測定する。lock-up
した遅延の段数のうち、半分の値（片道分）がチップ間
の遅延となる。（図４及び後に説明する図５において、
前記チップ間の遅延をで示す。）ここで、テスト用の
通信経路は、純粋にチップ間の遅延を計測するためにあ
るので、スレーブチップ側チップに入った後すぐに折り
返し出力するようにしてもよいが（図６．（ａ））、好
ましくは、図６．（ｂ）のように制御の精度を増すた
め、スレーブチップ側で通信処理に必要な時間をバッフ
ァチェイン３３で表し、制御に反映するようにする。ま
た、遅延測定用通信経路は、専用に設けてもよいが、他
の通信制御信号線と併用してもよい。他の通信制御用信
号線と併用した場合、遅延の測定は、システムの立ち上
がり当初に行うのみか、定期的あるいはcache miss ref
ill などの処理wait時に計測し直すように設定する必要
がある。

【００３５】更に、先出しを行う通信制御信号の例とし
て、データバスの方向制御信号に付いて述べる。前に述
べたように、先出しを行わず、データバスの方向を変更
した場合、readの次にwrite を行うと、スレーブチップ
側は前命令に従い出力にし、マスタチップ側も次命令の
write によりバスを出力にする。スレーブチップ側に方
向制御信号が伝わるまで、マスタチップ−スレーブチッ
プの各出力が衝突することになる。そこで、通信制御部
は実際にデータを送り出すステージからチップ間遅延分
だけ方向制御信号を早出しする。つまり、マスタチップ
側からデータが出力される瞬間に、例えば入出力バッフ
ァの方向を切り替える信号がマスタチップからスレーブ
チップに届いているように、データに対し制御信号を早
出しすることにより、上記各衝突を回避することができ
る。

【００３６】次に前記早出しを行うタイミングについて
図５を用いて説明する。早出しはデータを送り出す１ク
ロック前のステージで制御信号を送り出すことになる
が、そのタイミングはチップ間遅延分（図５中の部
分）だけ早く送り出せば、マスタチップ側のクロックが
立ち上がる時点でスレーブチップ側に制御信号が到達す
ることになる。また、前記チップ間遅延分（図５中の
部分）だけ早く送り出す時点の算出は、図４においてク
ロック長計測回路２３にて得られるクロック長（）か
らチップ間遅延計測回路２５にて得られるチップ間遅延
（）の差分を引算回路２９で求めることにより、早出
しを行う時間（）を算出することができる。以上によ
り算出された前記早出しを行う時間（）を通信制御信
号生成部２７に出力する。

【００３７】次に、前記通信制御信号生成部２７を用
い、MAステージのはじめから、遅延の差分だけ遅れた時
点から、方向切り替え信号をスレーブチップ側に送るこ
とで、マスタチップ側とスレーブチップ側で同時にバッ
ファの方向を切り替えることができる。

【００３８】もし、チップ間遅延が１クロック長を越え
る場合には、１つの転送データが１クロック以上データ
バスを占有することになり、１クロックでデータ転送が
完了することを仮定しているパイプラインでは問題とな
る。制御の方法としては、供給クロック部分に上記クロ
ック制御回路を使用し、前記回路の制御を変更する方法
や、パイプラインの制御を変更する方法が考えられる。

【００３９】クロックの制御変更で対処する場合、チッ
プ間遅延が１クロック長を越えるかどうかを判定する信
号を、クロック供給部でのカウンタのUp/Down 信号に反
映させ、チップ間遅延が１クロック長を越える場合はカ
ウンタをDownするように、Up/Down 信号を生成する。具
体的回路としては、チップ間遅延が１クロック長を越え
るかどうかを判定する回路として、比較回路を用いて１
クロック長から、チップ間遅延値と遅延値以外の処理時
間例えばラッチのためのセットアップ時間などを引いた
値が負かどうかを判定する信号を生成し、同負である事
を示す信号と、カウンタ値のＤｏｗｎ要求信号との論理
和をとって、カウンタへのＤｏｗｎ要求信号とする。

【００４０】パイプラインの制御で対処する場合は、デ
ータの転送が１クロック以上必要とする旨を制御部にフ
ィードバックし、通信を２クロックあるいは３クロック
かかるものとして制御を行う必要がでてくる。この場
合、一番簡単な方法は、転送のためのクロックの間、転
送命令以降の命令をstall し、転送のために複数クロッ
クかけるようにする。このとき、stall をかける対象と
して、全体をstall する方法、後続命令全てをstall す
る方法、実行終了をout of orderとして転送命令のみを
stall する方法が考えられ、さらに同一方向への転送動
作は１クロック毎に出来るとして転送方向が異なる場合
にのみstall をかける制御方法も考えられる。どれをst
all するかなどは、パイプライン制御部に依存する。

【００４１】また、温度変化による各部の遅延の変化
も、上記クロック制御回路と、上記通信制御回路を併用
し、遅延をリアルタイムに観測する事により、動的に制
御方式を変化させる事で対応可能である。

【００４２】

【発明の効果】以上のように、第１発明によれば、回路
遅延を監視し、ＬＳＩの状態変化をフィードバックする
事により、実行速度を可変にし、常にＬＳＩの最高性能
を引き出すようにできる。

【００４３】また、第２発明によれば、チップ間の遅延
を測定し、ハンドシェイクなしに双方向通信での制御を
最適化するため、常に最高性能を引き出す事ができ、定
期的に遅延を測定し直す事で、温度変化などによる遅延
変化にも対応でき、なおかつ厳密なシステムの設計が必
要なくなり、ボード上レイアウト設計においても選択幅
が広がる。

【図面の簡単な説明】

【図１】本発明に係る動作周波数制御回路である。

【図２】チップ間通信モデル図である。

【図３】チップ間通信の実行パイプラインである。

【図４】本発明に係るチップ間通信制御回路である。

【図５】本発明に係るチップ間通信制御回路を説明する
ために制御信号を示した図である。

【図６】本発明に係るチップ間遅延計測のための経路図
である。

【図７】本発明に係る遅延測定回路図である。

【図８】本発明に係る通信制御信号生成部である。

【図９】温度とメモリのアクセス速度の変化の相関図で
ある。

【符号の説明】

１ オシレータ ３ インバータチェイン ５ Ｄフリップ・フロップ ７ カウンタ ９ Ｄ／Ａコンバータ １１ マスタチップ １３ スレーブチップ １５ 制御信号用バス １７ アドレス信号用バス １９ データ送信用バス ２１ レジスタ ２３ クロック長計測回路 ２５ チップ間遅延計測回路 ２７ 通信制御信号生成部 ２９ 引算回路 ３１ マルチプレクサ ３３ バッファチェイン

Claims (3)

【特許請求の範囲】
1. 【請求項１】 同一チップ内にクロックを供給するクロ
   ック生成回路と、 前記チップ内の回路の遅延を計測する回路遅延計測回路
   と、 前記遅延計測の結果から前記クロック生成回路のクロッ
   クの周波数を制御するクロック補正回路を有することを
   特徴とする動作速度自動補正回路。
2. 【請求項２】 第１チップと第２チップとを跨ぐ双方向
   通信を制御する回路において、 第１チップの動作クロックを計測するクロック計測回路
   と、 第１チップ側からの方向制御信号が第２チップ側に到達
   するまでのチップ間の伝幡遅延を計測するチップ間遅延
   計測回路と、 前記クロック幅計測回路及びチップ間遅延計測回路より
   得られた値から、通信信号を先出しする時間を決定する
   チップ間信号制御回路を備えることを特徴とする通信制
   御回路。
3. 【請求項３】 遅延計測用のテスト経路を有し、定期的
   に遅延計測を行うことにより逐次的に上記チップ間信号
   制御回路にフィードバックをかけることを特徴とする請
   求項２記載の通信制御回路。