JPH07250113A - 搬送波発生回路 - Google Patents
搬送波発生回路Info
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- JPH07250113A JPH07250113A JP6042157A JP4215794A JPH07250113A JP H07250113 A JPH07250113 A JP H07250113A JP 6042157 A JP6042157 A JP 6042157A JP 4215794 A JP4215794 A JP 4215794A JP H07250113 A JPH07250113 A JP H07250113A
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- Japan
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- circuit
- output
- signal
- frequency
- phase
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、ＬＳＩに内蔵できて実装が容
易であり、位相差などのばらつきが少なく、精度の高い
位相シフト回路を提供し、高周波帯においても特性の良
好な直交変調回路を実現することにある。 【構成】掛け算回路で２逓倍した信号の正逆両相出力
を、ＨＰＦを介してＦＦ回路に与えて目的の二つの搬送
波を生成する。掛け算回路には動作状態での双方の出力
のＤＣ中心を一致させるよう、電流源でのＤＣシフトを
行なう。
易であり、位相差などのばらつきが少なく、精度の高い
位相シフト回路を提供し、高周波帯においても特性の良
好な直交変調回路を実現することにある。 【構成】掛け算回路で２逓倍した信号の正逆両相出力
を、ＨＰＦを介してＦＦ回路に与えて目的の二つの搬送
波を生成する。掛け算回路には動作状態での双方の出力
のＤＣ中心を一致させるよう、電流源でのＤＣシフトを
行なう。
Description
【０００１】
【産業上の利用分野】本発明は直交変調回路の搬送波発
生回路に係り、特に移動体通信に用いるような、100MHz
級から2GHz級といった周波数の高い、互いに直交した搬
送波を発生するに適したものに関する。
生回路に係り、特に移動体通信に用いるような、100MHz
級から2GHz級といった周波数の高い、互いに直交した搬
送波を発生するに適したものに関する。
【０００２】
【従来の技術】自動車電話，携帯電話の分野ではディジ
タル変調方式により伝送する、ディジタルセルラ電話が
実用化された。日本では送信する際の変調方式として、
π／４ＤＱＰＳＫ変調が用いられる。これはハードウェ
ア的には、２ビット毎の変調シンボルを一組として差動
符号化した後のＩ，Ｑデータを、規格で定められた周波
数の搬送波で直交変調することで実現される。この搬送
波の周波数は800MHz帯および1.5GHz帯の２箇所で規格化
されている。これらの事項の詳細は、（財）電波システ
ム開発センター；デジタル方式自動車電話システム標準
規格 ＲＣＲ ＳＴＤ−27Ｂ；p.17〜19（平成４年12
月）に書かれている。
タル変調方式により伝送する、ディジタルセルラ電話が
実用化された。日本では送信する際の変調方式として、
π／４ＤＱＰＳＫ変調が用いられる。これはハードウェ
ア的には、２ビット毎の変調シンボルを一組として差動
符号化した後のＩ，Ｑデータを、規格で定められた周波
数の搬送波で直交変調することで実現される。この搬送
波の周波数は800MHz帯および1.5GHz帯の２箇所で規格化
されている。これらの事項の詳細は、（財）電波システ
ム開発センター；デジタル方式自動車電話システム標準
規格 ＲＣＲ ＳＴＤ−27Ｂ；p.17〜19（平成４年12
月）に書かれている。
【０００３】直交変調回路にはこの高周波の変調信号
を、同じ周波数の搬送波を用いて直接発生させる直接変
調方式によるものと、1/10程度の周波数の搬送波で一旦
変調した後、規格の周波数にアップコンバートするＩＦ
変調方式によるものとがある。
を、同じ周波数の搬送波を用いて直接発生させる直接変
調方式によるものと、1/10程度の周波数の搬送波で一旦
変調した後、規格の周波数にアップコンバートするＩＦ
変調方式によるものとがある。
【０００４】直交変調する際には、互いに90度位相のず
れた二つの搬送波が必要であるが、低周波ではＬＣフィ
ルタ，オールパス移相回路等を用いて、与えられた一つ
の搬送波から位相シフトした信号を生成することが多
い。また上記セルラー電話機のような高周波帯では、方
向性結合器で位相シフトすることもあった。
れた二つの搬送波が必要であるが、低周波ではＬＣフィ
ルタ，オールパス移相回路等を用いて、与えられた一つ
の搬送波から位相シフトした信号を生成することが多
い。また上記セルラー電話機のような高周波帯では、方
向性結合器で位相シフトすることもあった。
【０００５】
【発明が解決しようとする課題】一般に上記二つの搬送
波間の位相差（90度）ならびに振幅差（０）は、厳しく
おさえる必要がある。これらにずれがあると、イメージ
妨害を発生する。ディジタルセルラーにおいても、たと
えば位相差では最低３度、できれば１度以内におさえた
い。しかし、方向性結合器は一般に実装が難しく、位相
差，振幅差ともに管理は容易ではない。またこのような
高周波帯では、個別に調整することも困難である。この
ため、発生したイメージ妨害により変調精度が劣化する
などの問題があり、ばらつきの少ない実装の容易な位相
シフト回路が望まれていた。
波間の位相差（90度）ならびに振幅差（０）は、厳しく
おさえる必要がある。これらにずれがあると、イメージ
妨害を発生する。ディジタルセルラーにおいても、たと
えば位相差では最低３度、できれば１度以内におさえた
い。しかし、方向性結合器は一般に実装が難しく、位相
差，振幅差ともに管理は容易ではない。またこのような
高周波帯では、個別に調整することも困難である。この
ため、発生したイメージ妨害により変調精度が劣化する
などの問題があり、ばらつきの少ない実装の容易な位相
シフト回路が望まれていた。
【０００６】本発明の目的は上記問題点に鑑みて、ＬＳ
Ｉに内蔵できて実装が容易であり、位相差などのばらつ
きが少なく、精度の高い位相シフト回路を提供し、高周
波帯においても特性の良好な直交変調回路を実現するこ
とにある。
Ｉに内蔵できて実装が容易であり、位相差などのばらつ
きが少なく、精度の高い位相シフト回路を提供し、高周
波帯においても特性の良好な直交変調回路を実現するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の最も代表的な実施例においては、互いに９
０度の位相差をもつ搬送波の発生回路において、入力さ
れた目的とする搬送波の周波数を有する信号をその二つ
の入力端子に加えられ、２逓倍して互いに逆相の関係に
ある二つの出力を得る掛け算回路と、この掛け算回路の
二つの出力の動作状態におけるＤＣ中心を一致させる電
流源回路と、二つの出力のうち一方のＤＣ成分を除去す
る第１のＨＰＦと、第１のＨＰＦの出力をタイミングク
ロックとして、その周波数を１／２にカウントダウンす
る第１のＤタイプフリップフロップ回路と、さきの二つ
の出力のうち残る一方のＤＣ成分を除去する第２のＨＰ
Ｆと、第２のＨＰＦの出力をタイミングクロックとし、
さきの第１のＤタイプフリップフロップ回路のＱ出力を
データとして、そのＱ出力にデータよりも９０度位相が
遅れた同一周波数の信号を得る第２のＤタイプフリップ
フロップ回路で構成される。目的とした二つの搬送波は
各々、第１および第２のＤタイプフリップフロップ回路
のＱ出力端子に得られる。
に、本発明の最も代表的な実施例においては、互いに９
０度の位相差をもつ搬送波の発生回路において、入力さ
れた目的とする搬送波の周波数を有する信号をその二つ
の入力端子に加えられ、２逓倍して互いに逆相の関係に
ある二つの出力を得る掛け算回路と、この掛け算回路の
二つの出力の動作状態におけるＤＣ中心を一致させる電
流源回路と、二つの出力のうち一方のＤＣ成分を除去す
る第１のＨＰＦと、第１のＨＰＦの出力をタイミングク
ロックとして、その周波数を１／２にカウントダウンす
る第１のＤタイプフリップフロップ回路と、さきの二つ
の出力のうち残る一方のＤＣ成分を除去する第２のＨＰ
Ｆと、第２のＨＰＦの出力をタイミングクロックとし、
さきの第１のＤタイプフリップフロップ回路のＱ出力を
データとして、そのＱ出力にデータよりも９０度位相が
遅れた同一周波数の信号を得る第２のＤタイプフリップ
フロップ回路で構成される。目的とした二つの搬送波は
各々、第１および第２のＤタイプフリップフロップ回路
のＱ出力端子に得られる。
【０００８】
【作用】上記構成をとることにより、位相シフト回路の
ＬＳＩ化が可能となり、実装上の性能出しが容易とな
る。また二つの搬送波の間の振幅差はもちろん、９０度
の位相差も容易に出せるようになり、ばらつきも低減で
きる。特に上記電流源回路は、最も位相誤差の原因とな
りやすい掛け算回路の出力でのデューティを大幅に改善
し、位相差を正確に保ち、直交変調器でのイメージ妨害
の発生を低減するように作用する。
ＬＳＩ化が可能となり、実装上の性能出しが容易とな
る。また二つの搬送波の間の振幅差はもちろん、９０度
の位相差も容易に出せるようになり、ばらつきも低減で
きる。特に上記電流源回路は、最も位相誤差の原因とな
りやすい掛け算回路の出力でのデューティを大幅に改善
し、位相差を正確に保ち、直交変調器でのイメージ妨害
の発生を低減するように作用する。
【０００９】
【実施例】以下、本発明の実施例を図面を用いながら説
明する。
明する。
【００１０】90度の位相差をもつ二つの搬送波を生成す
るには、まず目的とした周波数の４倍の周波数の信号を
発生した後、信号処理して生成することが考えられる。
図８はこのような場合の、本発明の実施例を示す回路ブ
ロック図である。また図９の（ａ）から（ｅ）は、図８
の中の同じ記号で示した点の信号波形を示している。ま
ずこれらに基づきその動作を説明する。
るには、まず目的とした周波数の４倍の周波数の信号を
発生した後、信号処理して生成することが考えられる。
図８はこのような場合の、本発明の実施例を示す回路ブ
ロック図である。また図９の（ａ）から（ｅ）は、図８
の中の同じ記号で示した点の信号波形を示している。ま
ずこれらに基づきその動作を説明する。
【００１１】図８において、１は入力端子、２および１
０は掛け算回路、３および１１はＨＰＦ（High Pass Fi
lter）、５，６および１２はＤタイプＦＦ（Flip Flo
p） 回路、７Ａ，７Ｂは出力端子である。入力端子１か
らは、目的とした搬送波の周波数の信号が入力される。
これはセルラ電話機の場合、基地局からの指令に基づき
決められた単一周波数の信号をＰＬＬ（Phase Locked L
oop） 回路で発生することにより得られる。これは掛け
算回路２の二つの入力端子に同時に与えられ、自乗演算
がなされる。掛け算回路２は、公知のフルバランス型回
路で実現できる。その出力には、周波数がもとの信号の
２倍となった信号と直流成分とが現れる。そのうち直流
成分は、次段のＨＰＦ３（単なるコンデンサで良い）で
除去され、さらに掛け算回路１０の二つの入力端子に同
時に与えられる。掛け算回路１０とＨＰＦ１１とで、さ
らに周波数が２倍とされる。したがいＦＦ回路１２のク
ロック入力端子には、入力端子１での信号の４倍の周波
数の信号が与えられる。矩形波状に整形されていたとし
て、その波形は図９（ａ）に示すようになる。ＦＦ回路
１２はＱ Ｂａｒ端子がデータ端子に戻される１／２カ
ウントダウン回路である。正エッジトリガとして、Ｑ端
子には図９（ｂ）、Ｑ Ｂａｒ端子には図９(ｄ）に示
す波形を得る。Ｑ端子の出力はＦＦ回路５のクロック入
力端子に与えられ、さらにその周波数が１／２にカウン
トダウンされる。その波形を図９（ｃ）に示す。これは
目的とした周波数の信号であって、出力端子７ＡとＦＦ
回路６のデータ入力端子に与えられる。ＦＦ回路６のク
ロック入力端子には、さきのＦＦ回路１２のＱ Ｂａｒ
出力が接続されているから、そのＱ出力には、その周波
数は目的としたものであって、位相はさきの出力端子７
Ａに得るものより９０度遅れた信号が得られ、出力端子
７Ｂに与えられる。その波形を図９（ｅ）に示す。以上
により、目的とした周波数の互いに９０度位相のシフト
した二つの搬送波信号を得る。
０は掛け算回路、３および１１はＨＰＦ（High Pass Fi
lter）、５，６および１２はＤタイプＦＦ（Flip Flo
p） 回路、７Ａ，７Ｂは出力端子である。入力端子１か
らは、目的とした搬送波の周波数の信号が入力される。
これはセルラ電話機の場合、基地局からの指令に基づき
決められた単一周波数の信号をＰＬＬ（Phase Locked L
oop） 回路で発生することにより得られる。これは掛け
算回路２の二つの入力端子に同時に与えられ、自乗演算
がなされる。掛け算回路２は、公知のフルバランス型回
路で実現できる。その出力には、周波数がもとの信号の
２倍となった信号と直流成分とが現れる。そのうち直流
成分は、次段のＨＰＦ３（単なるコンデンサで良い）で
除去され、さらに掛け算回路１０の二つの入力端子に同
時に与えられる。掛け算回路１０とＨＰＦ１１とで、さ
らに周波数が２倍とされる。したがいＦＦ回路１２のク
ロック入力端子には、入力端子１での信号の４倍の周波
数の信号が与えられる。矩形波状に整形されていたとし
て、その波形は図９（ａ）に示すようになる。ＦＦ回路
１２はＱ Ｂａｒ端子がデータ端子に戻される１／２カ
ウントダウン回路である。正エッジトリガとして、Ｑ端
子には図９（ｂ）、Ｑ Ｂａｒ端子には図９(ｄ）に示
す波形を得る。Ｑ端子の出力はＦＦ回路５のクロック入
力端子に与えられ、さらにその周波数が１／２にカウン
トダウンされる。その波形を図９（ｃ）に示す。これは
目的とした周波数の信号であって、出力端子７ＡとＦＦ
回路６のデータ入力端子に与えられる。ＦＦ回路６のク
ロック入力端子には、さきのＦＦ回路１２のＱ Ｂａｒ
出力が接続されているから、そのＱ出力には、その周波
数は目的としたものであって、位相はさきの出力端子７
Ａに得るものより９０度遅れた信号が得られ、出力端子
７Ｂに与えられる。その波形を図９（ｅ）に示す。以上
により、目的とした周波数の互いに９０度位相のシフト
した二つの搬送波信号を得る。
【００１２】図８の実施例において優れている点は、出
力端子７Ａ，７Ｂに得る信号の立上り，立下がりはとも
にＦＦ回路１２に与えられるクロックの立上りエッジの
タイミングで決まっており、そのデューティに依存しな
いことである。したがい９０度の位相差は精度が高く、
直交変調器においてイメージ妨害を発生する要因は極め
て少ない。しかし、周波数を一度４倍にするため、この
部分の回路に対する負担が大きくなるという問題があ
る。
力端子７Ａ，７Ｂに得る信号の立上り，立下がりはとも
にＦＦ回路１２に与えられるクロックの立上りエッジの
タイミングで決まっており、そのデューティに依存しな
いことである。したがい９０度の位相差は精度が高く、
直交変調器においてイメージ妨害を発生する要因は極め
て少ない。しかし、周波数を一度４倍にするため、この
部分の回路に対する負担が大きくなるという問題があ
る。
【００１３】この問題を軽減した本発明の実施例を図１
の回路ブロック図を用いて説明する。なお図２の（ａ）
から（ｄ）は、図１の同じ記号で表した点における波形
を示している。また図１で、さきの図８と同一でも良い
構成要素は、同じ番号を付してある。
の回路ブロック図を用いて説明する。なお図２の（ａ）
から（ｄ）は、図１の同じ記号で表した点における波形
を示している。また図１で、さきの図８と同一でも良い
構成要素は、同じ番号を付してある。
【００１４】その動作を説明すれば、入力端子１より目
的とした搬送波の周波数の信号が入力され、掛け算回路
２の二つの入力端子に同時に与えられ、自乗演算がなさ
れる。その出力には、周波数がもとの信号の２倍となっ
た信号と直流成分とが現れる。出力は掛け算回路２を構
成するフルバランス型回路の正逆両相から取り出され
る。そのうち直流成分は、次段のＨＰＦ３および４で除
去される。したがいＤタイプＦＦ回路５および６のクロ
ック入力端子には、入力端子１での信号の２倍の周波数
で互いに逆相の信号が与えられる。矩形波状に整形され
ていたとして、その波形は図２（ａ）および（ｃ）に示
すようになる。ＦＦ回路５は１／２カウントダウン回路
として動作し、正エッジトリガとすればＱ端子には図２
（ｂ）に示す波形を得る。これは目的とした周波数の信
号であって、出力端子７ＡとＦＦ回路６のデータ入力端
子に与えられる。ＦＦ回路６のＱ出力には、その周波数
は目的としたものであって、位相はさきの出力端子７Ａ
に得るものより９０度遅れた信号が得られ、出力端子７
Ｂに与えられる。その波形を図２（ｄ）に示す。以上に
より、目的とした周波数の互いに９０度位相のシフトし
た二つの搬送波信号を得る。
的とした搬送波の周波数の信号が入力され、掛け算回路
２の二つの入力端子に同時に与えられ、自乗演算がなさ
れる。その出力には、周波数がもとの信号の２倍となっ
た信号と直流成分とが現れる。出力は掛け算回路２を構
成するフルバランス型回路の正逆両相から取り出され
る。そのうち直流成分は、次段のＨＰＦ３および４で除
去される。したがいＤタイプＦＦ回路５および６のクロ
ック入力端子には、入力端子１での信号の２倍の周波数
で互いに逆相の信号が与えられる。矩形波状に整形され
ていたとして、その波形は図２（ａ）および（ｃ）に示
すようになる。ＦＦ回路５は１／２カウントダウン回路
として動作し、正エッジトリガとすればＱ端子には図２
（ｂ）に示す波形を得る。これは目的とした周波数の信
号であって、出力端子７ＡとＦＦ回路６のデータ入力端
子に与えられる。ＦＦ回路６のＱ出力には、その周波数
は目的としたものであって、位相はさきの出力端子７Ａ
に得るものより９０度遅れた信号が得られ、出力端子７
Ｂに与えられる。その波形を図２（ｄ）に示す。以上に
より、目的とした周波数の互いに９０度位相のシフトし
た二つの搬送波信号を得る。
【００１５】図１の実施例においてさきの図８によるも
のより優れている点は、周波数を目的のものの２倍にす
るだけであるから、回路的な負担が少ない点である。し
かし、９０度の位相差の精度は、掛け算回路２の正逆両
相出力のデューティに依存しており、これが１／２から
ずれていれば精度が保たれず、直交変調器でイメージ妨
害を発生する問題がある。
のより優れている点は、周波数を目的のものの２倍にす
るだけであるから、回路的な負担が少ない点である。し
かし、９０度の位相差の精度は、掛け算回路２の正逆両
相出力のデューティに依存しており、これが１／２から
ずれていれば精度が保たれず、直交変調器でイメージ妨
害を発生する問題がある。
【００１６】そこで本発明においては掛け算回路２を、
以下図３から図７の回路図に示すような構成とする。
以下図３から図７の回路図に示すような構成とする。
【００１７】まず図３において１Ａより１Ｄまでは、さ
きの図１の１に対応した入力端子である。１Ａと１Ｂ、
１Ｃと１Ｄは互いに逆相の関係にある。ここでは掛け算
回路の双方の入力に同じ信号が与えられるから、たとえ
ば１Ａと１Ｃ、１Ｂと１ＤはＤＣ中心が異なるだけで、
その信号成分は全く同じである。８Ａと８Ｂは互いに逆
相の関係となる出力端子であり、図１の場合、例えば８
Ａの出力はＨＰＦ３に、８Ｂの出力はＨＰＦ４に与えら
れる。Ｖｃｃは電源の、ＧＮＤは接地のラインを示す。
Ｑ１からＱ６はトランジスタ、二つのＲＬは互いに値の
等しいコレクタ負荷の抵抗、ＲＥはエミッタ間の抵抗、
ＩｏおよびＩｏ／２はそれぞれの値の電流源を示す。
きの図１の１に対応した入力端子である。１Ａと１Ｂ、
１Ｃと１Ｄは互いに逆相の関係にある。ここでは掛け算
回路の双方の入力に同じ信号が与えられるから、たとえ
ば１Ａと１Ｃ、１Ｂと１ＤはＤＣ中心が異なるだけで、
その信号成分は全く同じである。８Ａと８Ｂは互いに逆
相の関係となる出力端子であり、図１の場合、例えば８
Ａの出力はＨＰＦ３に、８Ｂの出力はＨＰＦ４に与えら
れる。Ｖｃｃは電源の、ＧＮＤは接地のラインを示す。
Ｑ１からＱ６はトランジスタ、二つのＲＬは互いに値の
等しいコレクタ負荷の抵抗、ＲＥはエミッタ間の抵抗、
ＩｏおよびＩｏ／２はそれぞれの値の電流源を示す。
【００１８】ここでＩｏ／２で示した二つの電流源を除
けば、公知のフルバランス型回路と全く同じである。基
本的にはその場合も二倍の周波数の信号を得るという目
的は達成できる。しかしこの場合、出力端子８Ａ，８Ｂ
におけるデューティ確保が困難である。入力端子１Ａお
よび１Ｃでの信号をＣＯＳωｃｔとすれば、出力端子８
Ａでの信号は、回路の利得を２倍として（１＋ＣＯＳ２
ωｃｔ）、出力端子８Ｂでは−（１＋ＣＯＳ２ωｃｔ）
となる。これは８Ａでは無信号時のＤＣ中心より高電位
側に、８Ｂでは低電位側にのみドライブされることを意
味する。したがい、動作しているときの実際のＤＣ中心
は、ＲＬ×Ｉｏ／２だけ８Ａ側は高く、８Ｂ側は低いこ
とになる。トランジスタＱ１、Ｑ３およびＱ２、Ｑ４で
バイアス条件が異なり、双方のデューティを１／２とす
ることが難しくなる。そこで図３では値がＩｏ／２の電
流源を二個、図示の位置に入れ、動作しているときの実
際のＤＣ中心を８Ａ側と８Ｂ側とで一致させている。こ
れでデューティの精度が大幅に向上し、直交変調器での
イメージ妨害の発生を低減できる効果がある。
けば、公知のフルバランス型回路と全く同じである。基
本的にはその場合も二倍の周波数の信号を得るという目
的は達成できる。しかしこの場合、出力端子８Ａ，８Ｂ
におけるデューティ確保が困難である。入力端子１Ａお
よび１Ｃでの信号をＣＯＳωｃｔとすれば、出力端子８
Ａでの信号は、回路の利得を２倍として（１＋ＣＯＳ２
ωｃｔ）、出力端子８Ｂでは−（１＋ＣＯＳ２ωｃｔ）
となる。これは８Ａでは無信号時のＤＣ中心より高電位
側に、８Ｂでは低電位側にのみドライブされることを意
味する。したがい、動作しているときの実際のＤＣ中心
は、ＲＬ×Ｉｏ／２だけ８Ａ側は高く、８Ｂ側は低いこ
とになる。トランジスタＱ１、Ｑ３およびＱ２、Ｑ４で
バイアス条件が異なり、双方のデューティを１／２とす
ることが難しくなる。そこで図３では値がＩｏ／２の電
流源を二個、図示の位置に入れ、動作しているときの実
際のＤＣ中心を８Ａ側と８Ｂ側とで一致させている。こ
れでデューティの精度が大幅に向上し、直交変調器での
イメージ妨害の発生を低減できる効果がある。
【００１９】次に図４では、ダイオード接続のトランジ
スタＱ７が加わっている点が図３と異なっている。図３
では回路設計上、トランジスタＱ１のコレクタ側に設け
る電流源には直流バイアスをあまりかけられない。そこ
で電源電圧に余裕のある場合は、図４のようにトランジ
スタＱ７を挿入して、電流源に充分なバイアスがかかる
ようにすると良い。
スタＱ７が加わっている点が図３と異なっている。図３
では回路設計上、トランジスタＱ１のコレクタ側に設け
る電流源には直流バイアスをあまりかけられない。そこ
で電源電圧に余裕のある場合は、図４のようにトランジ
スタＱ７を挿入して、電流源に充分なバイアスがかかる
ようにすると良い。
【００２０】図５では負荷抵抗のあった位置にトランジ
スタＱ８とＱ９、およびＱ１０とＱ１１からなるカレン
トミラー回路を設け、ＲＬに任意のバイアス電圧ＶＡ，
ＶＢ（電圧値としては同じで良い）を与えている。ここ
でも出力端子８Ａと８Ｂでの実際の使用状態でのＤＣ中
心を合わせるための、電流値Ｉｏ／２の電流源が設けて
ある。各々の電流源にかかるＤＣバイアスは、ＶＡ，Ｖ
Ｂにより決まるが設計の自由度は極めて広い。したがい
電流増幅率と遮断周波数の高いＰＮＰトランジスタが得
られる場合に有効である。
スタＱ８とＱ９、およびＱ１０とＱ１１からなるカレン
トミラー回路を設け、ＲＬに任意のバイアス電圧ＶＡ，
ＶＢ（電圧値としては同じで良い）を与えている。ここ
でも出力端子８Ａと８Ｂでの実際の使用状態でのＤＣ中
心を合わせるための、電流値Ｉｏ／２の電流源が設けて
ある。各々の電流源にかかるＤＣバイアスは、ＶＡ，Ｖ
Ｂにより決まるが設計の自由度は極めて広い。したがい
電流増幅率と遮断周波数の高いＰＮＰトランジスタが得
られる場合に有効である。
【００２１】図６では図５の電流源回路をより具体的に
示し、さらに電流値の調整ができるようにしてある。抵
抗Ｒ１，Ｒ６、トランジスタＱ１４から構成される電源
に各電流源は接続されており、Ｑ１６、Ｒ３およびＱ１
７、Ｒ４で値Ｉｏの電流源が、Ｑ１５、Ｒ２およびＱ１
２，Ｑ１３，Ｑ１８、Ｒ５で値Ｉｏ／２の電流源が構成
されている。さらに、トランジスタＱ１８のエミッタが
ＩＣピン９に接続されている。これにより、二つのＩｏ
／２の電流源回路のアンバランスなどにより、出力信号
のデューティが崩れた場合においても、ＩＣピン９を適
当な値の高抵抗で電源ないしグランドに接続することに
より、そのデューティを調整し、改善することができ
る。具体的には直交変調器出力におけるイメージ妨害を
最小にするよう、上記の高抵抗を変えれば良く容易に調
整できる。
示し、さらに電流値の調整ができるようにしてある。抵
抗Ｒ１，Ｒ６、トランジスタＱ１４から構成される電源
に各電流源は接続されており、Ｑ１６、Ｒ３およびＱ１
７、Ｒ４で値Ｉｏの電流源が、Ｑ１５、Ｒ２およびＱ１
２，Ｑ１３，Ｑ１８、Ｒ５で値Ｉｏ／２の電流源が構成
されている。さらに、トランジスタＱ１８のエミッタが
ＩＣピン９に接続されている。これにより、二つのＩｏ
／２の電流源回路のアンバランスなどにより、出力信号
のデューティが崩れた場合においても、ＩＣピン９を適
当な値の高抵抗で電源ないしグランドに接続することに
より、そのデューティを調整し、改善することができ
る。具体的には直交変調器出力におけるイメージ妨害を
最小にするよう、上記の高抵抗を変えれば良く容易に調
整できる。
【００２２】図７では出力端子は８で示すもの一つだけ
である。すなわち、さきの図１のＨＰＦ３にはこの出力
をそのまま与え、ＨＰＦ４にはこれを反転して与える
か、またはＦＦ回路６を負エッジトリガ型とする。この
場合は図１のものと比べ、互いに９０度位相シフトした
二つの出力信号の生成経路の対称性が悪くなる。これが
イメージ妨害をおこすならば、これを最小とするように
トランジスタＱ１９と抵抗Ｒ７で構成される電流源の電
流値を定めるようにする。またトランジスタＱ１９のエ
ミッタをＩＣピンに接続し、外部で調整できるようにし
ても良い。
である。すなわち、さきの図１のＨＰＦ３にはこの出力
をそのまま与え、ＨＰＦ４にはこれを反転して与える
か、またはＦＦ回路６を負エッジトリガ型とする。この
場合は図１のものと比べ、互いに９０度位相シフトした
二つの出力信号の生成経路の対称性が悪くなる。これが
イメージ妨害をおこすならば、これを最小とするように
トランジスタＱ１９と抵抗Ｒ７で構成される電流源の電
流値を定めるようにする。またトランジスタＱ１９のエ
ミッタをＩＣピンに接続し、外部で調整できるようにし
ても良い。
【００２３】
【発明の効果】以上述べたとおり本発明は、セルラ電話
機等に用いる直交変調器の特性の良好な搬送波発生回路
を実現するものである。これにより、ＬＳＩ内蔵が可能
となって実装が容易となり、また位相差の精度が良くば
らつきの少ない二つの搬送波を得られるために、直交変
調器でのイメージ妨害の発生が低減できるなどの効果が
ある。
機等に用いる直交変調器の特性の良好な搬送波発生回路
を実現するものである。これにより、ＬＳＩ内蔵が可能
となって実装が容易となり、また位相差の精度が良くば
らつきの少ない二つの搬送波を得られるために、直交変
調器でのイメージ妨害の発生が低減できるなどの効果が
ある。
【図１】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図２】図１の各点の波形図である。
【図３】本発明で用いる掛け算回路の一実施例を示す回
路図である。
路図である。
【図４】本発明で用いる掛け算回路の一実施例を示す回
路図である。
路図である。
【図５】本発明で用いる掛け算回路の一実施例を示す回
路図である。
路図である。
【図６】本発明で用いる掛け算回路の一実施例を示す回
路図である。
路図である。
【図７】本発明で用いる掛け算回路の一実施例を示す回
路図である。
路図である。
【図８】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図９】図８の各点の波形図である。
１，１Ａ，１Ｂ，１Ｃ，１Ｄ…入力端子、２…掛け算回
路、３，４…ＨＰＦ(Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅ
ｒ）、５，６…ＤタイプＦＦ（Ｆｌｉｐ Ｆｌｏｐ）回
路、７Ａ，７Ｂ，８，８Ａ，８Ｂ…出力端子、９…ＩＣ
ピン。
路、３，４…ＨＰＦ(Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅ
ｒ）、５，６…ＤタイプＦＦ（Ｆｌｉｐ Ｆｌｏｐ）回
路、７Ａ，７Ｂ，８，８Ａ，８Ｂ…出力端子、９…ＩＣ
ピン。
Claims (2)
- 【請求項１】二つのデータで変調された直交変調信号を
生成するための、互いに９０度位相シフトした二つの搬
送波を発生する回路において、 目的とする搬送波の周波数を有する信号をその二つの入
力端子に加えられ、周波数を二逓倍して互いに逆相の関
係にある二つの出力を得る掛け算回路と、 上記掛け算回路の二つの出力各々に対して設けられ、双
方の出力の動作状態における直流中心電位を一致させる
ための第１および第２の電流源回路と、 上記掛け算回路の二つの出力のうち、一方の出力の直流
成分を除去するための第１の高域通過回路と、 上記第１の高域通過回路の出力をタイミングクロックと
して、その周波数を１／２にカウントダウンする第１の
フリップフロップ回路と、 上記掛け算回路の二つの出力のうち、残る一方の出力の
直流成分を除去するための第２の高域通過回路と、 上記第２の高域通過回路の出力をタイミングクロックと
し、上記第１のフリップフロップ回路のＱ出力をデータ
として、そのＱ出力にデータよりも９０度位相の異なる
同一周波数の信号を得る第２のフリップフロップ回路と
から構成されたことを特徴とする搬送波発生回路。 - 【請求項２】上記第１ないし第２の電流源回路のうち、
少なくも一方の電流値が調整可能であることを特徴とす
る請求項１記載の搬送波発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042157A JPH07250113A (ja) | 1994-03-14 | 1994-03-14 | 搬送波発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6042157A JPH07250113A (ja) | 1994-03-14 | 1994-03-14 | 搬送波発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07250113A true JPH07250113A (ja) | 1995-09-26 |
Family
ID=12628121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6042157A Pending JPH07250113A (ja) | 1994-03-14 | 1994-03-14 | 搬送波発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07250113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008067398A (ja) * | 2003-12-10 | 2008-03-21 | Hewlett-Packard Development Co Lp | 直角位相クロックを生成する方法および装置 |
-
1994
- 1994-03-14 JP JP6042157A patent/JPH07250113A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008067398A (ja) * | 2003-12-10 | 2008-03-21 | Hewlett-Packard Development Co Lp | 直角位相クロックを生成する方法および装置 |
| JP4700668B2 (ja) * | 2003-12-10 | 2011-06-15 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 直角位相クロックを生成する方法および装置 |
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