JPH07240684A - Phase locked loop circuit - Google Patents

Phase locked loop circuit

Info

Publication number
JPH07240684A
JPH07240684A JP6030511A JP3051194A JPH07240684A JP H07240684 A JPH07240684 A JP H07240684A JP 6030511 A JP6030511 A JP 6030511A JP 3051194 A JP3051194 A JP 3051194A JP H07240684 A JPH07240684 A JP H07240684A
Authority
JP
Japan
Prior art keywords
output
input terminal
phase
circuit
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6030511A
Other languages
Japanese (ja)
Other versions
JP2735092B2 (en
Inventor
Toshiaki Kobayashi
利秋 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP6030511A priority Critical patent/JP2735092B2/en
Publication of JPH07240684A publication Critical patent/JPH07240684A/en
Application granted granted Critical
Publication of JP2735092B2 publication Critical patent/JP2735092B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Abstract

PURPOSE:To obtain a highly stable self-running frequency by applying temperature compensation to the self-running frequency control for a PLL circuit. CONSTITUTION:When an input signal 11 is interrupted, an output of an interrupt detection circuit 5 is inverted and a selector 6 selects an output of a variable delay circuit 7 whose delay is controlled by an output of a memory 8. An output of a phase comparator 1 is a pulse having a duty ratio proportional to the delay of the variable delay circuit 7, the pulse is smoothed by a filter 2 to be a control input voltage of a voltage controlled oscillator 3. A temperature detection circuit 9 detects a change in an ambient temperature and temperature compensation data corresponding to its output are outputted to the memory 8 and its output controls a delay in the variable delay circuit 7 to control a control input voltage of the voltage controlled oscillator 3. Thus, the temperature compensation for the self-running frequency is realized by storing the temperature compensation data to the memory 8 in advance.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、各種伝送及び通信装置
に使用され、基準信号に同期した発振信号を出力するフ
ェーズロックドループ(PLL)回路に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop (PLL) circuit which is used in various transmission and communication devices and which outputs an oscillation signal synchronized with a reference signal.

【0002】[0002]

【従来の技術】従来のフェーズロックドループ回路の一
例を図4に示す。入力信号11は、フェーズロックドル
ープ回路入力端子に接続された位相比較器1の第1の比
較器入力端子に入力される。この入力信号11は、位相
比較器1の第2の比較器入力端子に入力された分周回路
4の分周出力12と、位相比較器1により位相比較さ
れ、その結果は両者の位相差に対するPWM波として出
力される。このPWM波は、フィルタ2によりろ波され
て、電圧制御発振器3の制御入力となる。電圧制御発振
器3は、その制御入力の電圧値により、出力周波数が変
化する。電圧制御発振器3の出力は、分周回路4によ
り、入力信号11と等しい周波数まで分周されて、位相
比較器1の第2の比較器入力端子に与えられる。電圧制
御発振器3の出力端子からフェーズロックドループ出力
信号が取り出される。
2. Description of the Related Art An example of a conventional phase locked loop circuit is shown in FIG. The input signal 11 is input to the first comparator input terminal of the phase comparator 1 connected to the phase locked loop circuit input terminal. This input signal 11 is phase-compared by the frequency-divided output 12 of the frequency-dividing circuit 4 input to the second comparator input terminal of the phase comparator 1 by the phase comparator 1, and the result is compared with the phase difference between the two. It is output as a PWM wave. This PWM wave is filtered by the filter 2 and becomes the control input of the voltage controlled oscillator 3. The output frequency of the voltage controlled oscillator 3 changes according to the voltage value of its control input. The output of the voltage controlled oscillator 3 is frequency-divided by the frequency dividing circuit 4 to a frequency equal to that of the input signal 11 and applied to the second comparator input terminal of the phase comparator 1. The phase locked loop output signal is taken out from the output terminal of the voltage controlled oscillator 3.

【0003】以上のフェーズロックドループ回路は一種
のサーボ系を構成しており、定常状態では位相比較器1
の2入力の位相差は一定で、かつその周波数は一致して
いる。そのため本回路は、入力信号11の周波数を、分
周回路4の分周比倍に逓倍する回路を構成している。
The above phase-locked loop circuit constitutes a kind of servo system, and in the steady state, the phase comparator 1
The phase difference between the two inputs is constant and their frequencies match. Therefore, this circuit constitutes a circuit that multiplies the frequency of the input signal 11 by the frequency division ratio of the frequency dividing circuit 4.

【0004】[0004]

【発明が解決しようとする課題】フェーズロックドルー
プ回路を実際に使用する場合には、入力信号11が断と
なった時にも、それ以前の定常状態の出力周波数に出来
るだけ近い周波数で自走する事が要求される場合が多
い。図1の例では入力信号11の断時、位相比較器1の
出力はある一定のデューティ比のパルスしか出力できな
くなる。該デューティ比がどれくらいに設定されるかは
位相比較器1の回路構成に依存する。
When the phase-locked loop circuit is actually used, even when the input signal 11 is disconnected, the phase-locked loop circuit is self-propelled at a frequency as close as possible to the output frequency in the steady state before that. Often things are required. In the example of FIG. 1, when the input signal 11 is cut off, the output of the phase comparator 1 can only output a pulse having a certain duty ratio. How much the duty ratio is set depends on the circuit configuration of the phase comparator 1.

【0005】この一定デューティ比のパルスはフィルタ
2で平滑化され、一定の直流電圧として電圧制御発振器
3に入力する。通常、この直流電圧は、入力信号11が
断以前の定常状態における電圧制御発振器3の制御入力
電圧値と一致するように設定する事が望ましく、またそ
れに対応したデューティ比のパルスを、自走時に出力す
るように位相比較器1は設計される。
The pulse having the constant duty ratio is smoothed by the filter 2 and input to the voltage controlled oscillator 3 as a constant DC voltage. Normally, it is desirable to set the DC voltage so that the input signal 11 matches the control input voltage value of the voltage controlled oscillator 3 in the steady state before the disconnection, and a pulse having a duty ratio corresponding thereto is set at the time of free running. The phase comparator 1 is designed to output.

【0006】一方、電圧制御発振器3は、周波数温度特
性を持っており、仮に一定の制御入力電圧を与え続けて
いたとしても、周囲温度が変動する事によりその出力周
波数が変化するという欠点がある。このために以上の様
なフェーズロックドループ回路自走時の制御を施して
も、出力周波数は周囲温度の変化に伴い変化してしまう
ため、期待される定常状態の出力周波数からずれてしま
うという問題点を有していた。
On the other hand, the voltage controlled oscillator 3 has a frequency-temperature characteristic, and even if it keeps applying a constant control input voltage, its output frequency changes due to a change in ambient temperature. . For this reason, even if the above-mentioned control of the phase-locked loop circuit self-running is performed, the output frequency changes with the change of the ambient temperature, so that it deviates from the expected steady-state output frequency. Had a point.

【0007】従って、本発明の課題は、入力信号が断と
なった時にも、それ以前の定常状態の出力周波数に近い
周波数で自走する構成のフェーズロックドループ回路を
提供することにある。
Therefore, an object of the present invention is to provide a phase-locked loop circuit having a structure that, even when an input signal is cut off, it is free-running at a frequency close to the output frequency in the previous steady state.

【0008】本発明のもう一つの課題は、入力信号が断
となった時には、自動的に、それ以前の定常状態の出力
周波数に近い周波数での自走状態になり、入力信号が再
到来した時には、自動的に、再び入力信号に同期した発
振信号を出力する定常状態になるフェーズロックドルー
プ回路を提供することにある。
Another object of the present invention is that, when the input signal is cut off, it automatically becomes a free-running state at a frequency close to the output frequency in the previous steady state, and the input signal comes again. At times, it is to provide a phase-locked loop circuit that automatically outputs an oscillation signal synchronized with an input signal and becomes a steady state.

【0009】[0009]

【課題を解決するための手段】本発明によれば、入力信
号を受けるフェーズロックドループ回路入力端子と、第
1及び第2の比較器入力端子を有する位相比較器と、電
圧制御発振器とを、備え、前記第2の比較器入力端子
と、前記位相比較器と、前記電圧制御発振器とでフェー
ズロックドループを構成し、前記電圧制御発振器の出力
端子からフェーズロックドループ出力信号を取り出すフ
ェーズロックドループ回路において、前記フェーズロッ
クドループ回路入力端子に接続され、前記入力信号の断
を検出し、断検出信号を出力する断検出回路と;第1及
び第2のセレクタ入力端子とセレクタ出力端子とを有
し、前記第1のセレクタ入力端子が前記フェーズロック
ドループ回路入力端子に接続され、前記セレクタ出力端
子が前記第1の比較器入力端子に接続され、前記断検出
回路が前記断検出信号を出力していない時は、前記第1
のセレクタ入力端子を前記セレクタ出力端子に接続し、
前記断検出回路が前記断検出信号を出力している時は、
前記第2のセレクタ入力端子を前記セレクタ出力端子に
接続するセレクタと;周囲温度を検出し、検出温度を表
すディジタル温度信号を出力する温度検出回路と;予
め、前記検出温度に対応して温度補償データを記憶して
おり、前記ディジタル温度信号に応答して、当該ディジ
タル温度信号にて表されている検出温度に対応した温度
補償データを出力するメモリと;遅延回路入力端子と遅
延回路出力端子と制御入力端子とを有し、前記遅延回路
入力端子が前記第2の比較器入力端子に接続され、前記
遅延回路出力端子が前記第2のセレクタ入力端子に接続
され、前記制御入力端子が前記メモリの出力に接続さ
れ、前記遅延回路入力端子の信号に、前記メモリの出力
に対応した遅延を与えて、前記遅延回路出力端子に出力
する可変遅延回路と;を有することを特徴とするフェー
ズロックドループ回路が得られる。
According to the present invention, there are provided a phase locked loop circuit input terminal for receiving an input signal, a phase comparator having first and second comparator input terminals, and a voltage controlled oscillator, A phase-locked loop circuit that comprises a phase-locked loop including the second comparator input terminal, the phase comparator, and the voltage-controlled oscillator, and extracts a phase-locked loop output signal from the output terminal of the voltage-controlled oscillator. A disconnection detection circuit connected to the phase-locked loop circuit input terminal for detecting disconnection of the input signal and outputting a disconnection detection signal; and first and second selector input terminals and a selector output terminal. The first selector input terminal is connected to the phase-locked loop circuit input terminal, and the selector output terminal is the first comparator Is connected to the force terminal, when the loss detection circuit does not output the disconnection detection signal, the first
Connect the selector input terminal of to the selector output terminal,
When the disconnection detection circuit is outputting the disconnection detection signal,
A selector that connects the second selector input terminal to the selector output terminal; a temperature detection circuit that detects an ambient temperature and outputs a digital temperature signal that represents the detected temperature; and a temperature compensation that corresponds to the detected temperature in advance. A memory that stores data and outputs temperature compensation data corresponding to the detected temperature represented by the digital temperature signal in response to the digital temperature signal; a delay circuit input terminal and a delay circuit output terminal A control input terminal, the delay circuit input terminal is connected to the second comparator input terminal, the delay circuit output terminal is connected to the second selector input terminal, and the control input terminal is the memory. A variable delay circuit that is connected to the output of the delay circuit, applies a delay corresponding to the output of the memory to the signal of the delay circuit input terminal, and outputs the delayed signal to the delay circuit output terminal. Phase locked loop circuit is obtained, characterized in that it comprises.

【0010】更に本発明によれば、前記フェーズロック
ドループが、前記第2の比較器入力端子と、前記位相比
較器と、前記電圧制御発振器とに加えて、該位相比較器
の出力をろ波し、ろ波出力を前記電圧制御発振器の入力
端子に与えるフィルタと、前記電圧制御発振器の前記出
力端子からの信号を分周し、分周出力を前記第2のセレ
クタ入力端子に与える分周器とによって構成されている
ことを特徴とするフェーズロックドループ回路が得られ
る。
Further in accordance with the invention, the phase locked loop filters the output of the phase comparator in addition to the second comparator input terminal, the phase comparator and the voltage controlled oscillator. And a filter for applying the filtered output to the input terminal of the voltage controlled oscillator, and a frequency divider for dividing the signal from the output terminal of the voltage controlled oscillator and applying the divided output to the second selector input terminal. A phase-locked loop circuit is obtained which is characterized in that

【0011】[0011]

【実施例】次に本発明の実施例について図面を参照して
説明する。図1を参照すると、本発明の一実施例にフェ
ーズロックドループ回路は、通常時(入力信号11が断
でない時)、セレクタ6は、図示のように、入力信号1
1を受けるフェーズロックドループ回路入力端子に接続
された第1のセレクタ入力端子を、位相比較器1の第1
の比較器入力端子に接続されたセレクタ出力端子に接続
している。この時、可変遅延回路7、メモリ8、温度検
出回路9は、フェーズロックドループ回路から切り離さ
れているため、フェーズロックドループ回路の動作は先
に説明した従来例と等しくなる。
Embodiments of the present invention will now be described with reference to the drawings. Referring to FIG. 1, in a phase locked loop circuit according to an embodiment of the present invention, in a normal state (when the input signal 11 is not broken), the selector 6 operates as shown in FIG.
The first selector input terminal connected to the phase locked loop circuit input terminal receiving
It is connected to the selector output terminal which is connected to the comparator input terminal. At this time, since the variable delay circuit 7, the memory 8 and the temperature detection circuit 9 are separated from the phase locked loop circuit, the operation of the phase locked loop circuit becomes equal to that of the conventional example described above.

【0012】一方、温度検出回路9の出力をアドレスと
するメモリ8には、予め温度補償データが書き込んであ
り、温度検出回路9の出力に対応した該データは可変遅
延回路7の制御入力として与えられる。結果として可変
遅延回路7の入出力の遅延差は、メモリ8に書き込まれ
ている温度補償データにより制御される事になる。
On the other hand, temperature compensation data is written in advance in the memory 8 whose address is the output of the temperature detection circuit 9, and the data corresponding to the output of the temperature detection circuit 9 is given as a control input of the variable delay circuit 7. To be As a result, the input / output delay difference of the variable delay circuit 7 is controlled by the temperature compensation data written in the memory 8.

【0013】入力信号11が断になると、断検出回路5
が断検出信号(入力信号11が断でない時の出力信号の
反転信号)を出力するため、セレクタ6は、図1に破線
で示すように、可変遅延回路7の出力に接続された第2
のセレクタ入力端子を、セレクタ出力端子に接続するよ
うに、切り替わる。結果として位相比較器1は、可変遅
延回路7の入出力間の位相差(言い替えると遅延差)に
対応したデューティ比のパルスを出力するようになる。
またこのデューティ比は、先に説明したように、電圧制
御発振器3の制御入力の特定な電圧値に変換される。
When the input signal 11 is disconnected, the disconnection detection circuit 5
Outputs a disconnection detection signal (an inverted signal of the output signal when the input signal 11 is not disconnected), the selector 6 is connected to the output of the variable delay circuit 7 as shown by the broken line in FIG.
The selector input terminal of is switched so as to be connected to the selector output terminal. As a result, the phase comparator 1 comes to output a pulse having a duty ratio corresponding to the phase difference (in other words, delay difference) between the input and output of the variable delay circuit 7.
Further, this duty ratio is converted into a specific voltage value of the control input of the voltage controlled oscillator 3 as described above.

【0014】以上のメカニズムを利用してフェーズロッ
クドループ回路の自走周波数の温度補償をかけるのが、
本発明の特徴である。すなわち温度補償は可変遅延回路
7の遅延量を制御する事により、位相比較器1の出力の
デューティ比を制御し、またそれにより電圧制御発振器
3の制御入力電圧が制御され、結果として出力周波数を
制御される事を利用して実現している。
The temperature compensation of the free-running frequency of the phase-locked loop circuit is performed using the above mechanism.
This is a feature of the present invention. That is, the temperature compensation controls the duty ratio of the output of the phase comparator 1 by controlling the delay amount of the variable delay circuit 7, and thereby the control input voltage of the voltage controlled oscillator 3 is controlled, and as a result, the output frequency is changed. It is realized by utilizing the fact that it is controlled.

【0015】位相比較器1の入出力のタイムチャート
を、周囲温度が異なっている2つの場合を想定して、図
3及び図4に示す。位相比較器1は、一方の入力である
信号12の立上りから他方の入力である信号13の立上
りまでを「1」として出力し、その他の場合を「0」と
して出力していることが、位相比較器1の出力信号14
で示されている。図3と図4を比べて、可変遅延回路7
の出力である信号13の位相に差があるのは、前述のよ
うに各々の図で周囲温度が異なる事を想定しているから
であり、そのため可変遅延回路7に加えられた温度補償
制御量が異なり、可変遅延回路7の遅延量に差異が生じ
ている為である。その結果として図3及び図4で位相比
較器1出力信号14デューティ比に差異が生じている事
が分かるであろう。この出力信号14がフィルタ2を通
ったのちの波形を波線で示している。図3と図4の場合
のいずれも、フィルタ2により信号14のパルス成分が
十分に抑圧され、信号14のデューティ比に比例した一
定の電圧値となっている。この電圧値が電圧制御発振器
3の制御入力電圧となる。信号14のデューティ比に関
し、図3の場合の方が、図4の場合に比べ「1」の幅が
広いため、より高い制御電圧を電圧制御発振器3に与え
ている。
Time charts of input and output of the phase comparator 1 are shown in FIGS. 3 and 4 assuming two cases where the ambient temperatures are different. The phase comparator 1 outputs "1" from the rising edge of the signal 12 which is one input to the rising edge of the signal 13 which is the other input, and outputs "0" in the other cases. Output signal 14 of comparator 1
Indicated by. Comparing FIG. 3 and FIG. 4, comparing the variable delay circuit 7
There is a difference in the phase of the signal 13 which is the output of the above because it is assumed that the ambient temperature is different in each figure as described above. Therefore, the temperature compensation control amount applied to the variable delay circuit 7 is increased. Is different, and the delay amount of the variable delay circuit 7 is different. As a result, it can be seen that there is a difference in the duty ratio of the output signal 14 of the phase comparator 1 in FIGS. 3 and 4. The waveform of the output signal 14 after passing through the filter 2 is shown by a wavy line. In both cases of FIG. 3 and FIG. 4, the pulse component of the signal 14 is sufficiently suppressed by the filter 2 and the voltage value becomes a constant voltage value proportional to the duty ratio of the signal 14. This voltage value becomes the control input voltage of the voltage controlled oscillator 3. Regarding the duty ratio of the signal 14, the width of “1” in the case of FIG. 3 is wider than that in the case of FIG. 4, so a higher control voltage is applied to the voltage controlled oscillator 3.

【0016】以上の説明で、温度補償制御により可変遅
延回路7の遅延量を制御する事が、電圧制御発振器3の
制御入力電圧を制御する事になり、出力周波数を制御す
るにいたるプロセスが理解できるであろう。
In the above description, controlling the delay amount of the variable delay circuit 7 by the temperature compensation control controls the control input voltage of the voltage controlled oscillator 3, and the process of controlling the output frequency is understood. You can do it.

【0017】[0017]

【発明の効果】以上説明したように本発明は、フェーズ
ロックドループ回路の自走周波数制御に温度補償を適用
する事が出来るので、フェーズロックドループ回路自走
時にも、正常入力が与えられる時の定常状態の出力周波
数に近い、高安定な出力周波数を得る事ができるという
優れた効果を有する。本発明を使用することにより、フ
ェーズロックドループ回路は自走時にも正確なタイミン
グを供給できるため、非常時にフェーズロックドループ
回路の入力が断となった場合でもデータを正確に伝送す
る事が可能となりビット誤り率が低減され、回線品質が
向上するという効果が期待できる。
As described above, according to the present invention, temperature compensation can be applied to the free-running frequency control of the phase-locked loop circuit. Therefore, even when the phase-locked loop circuit is free-running, a normal input is applied. It has an excellent effect that a highly stable output frequency close to a steady state output frequency can be obtained. By using the present invention, the phase-locked loop circuit can supply accurate timing even when it is free-running, so that it is possible to accurately transmit data even when the input of the phase-locked loop circuit is disconnected in an emergency. The effect that the bit error rate is reduced and the line quality is improved can be expected.

【0018】更に本発明によれば、断検出回路と、断検
出回路に接続されたセレクタとを供えるので、入力信号
が断となった時には、自動的に、それ以前の定常状態の
出力周波数に近い周波数での自走状態になるし、入力信
号が再到来した時には、自動的に、再び入力信号に同期
した発振信号を出力する定常状態になるフェーズロック
ドループ回路が得られる。
Further, according to the present invention, since the disconnection detection circuit and the selector connected to the disconnection detection circuit are provided, when the input signal is disconnected, the output frequency of the previous steady state is automatically set. A phase-locked loop circuit can be obtained which becomes a free-running state at a close frequency and automatically outputs an oscillation signal synchronized with the input signal again when the input signal arrives again.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.

【図2】従来例のブロック図である。FIG. 2 is a block diagram of a conventional example.

【図3】位相比較器の入出力の関係の一例を表わすタイ
ムチャートである。
FIG. 3 is a time chart showing an example of the input / output relationship of the phase comparator.

【図4】位相比較器の入出力の関係の他の例を表わすタ
イムチャートである。
FIG. 4 is a time chart showing another example of the input / output relationship of the phase comparator.

【符号の説明】[Explanation of symbols]

1 位相比較器 2 フィルタ 3 電圧制御発振器 4 分周回路 5 断検出回路 6 セレクタ 7 可変遅延回路 8 メモリ 9 温度検出回路 11 入力信号 1 phase comparator 2 filter 3 voltage controlled oscillator 4 frequency divider circuit 5 disconnection detection circuit 6 selector 7 variable delay circuit 8 memory 9 temperature detection circuit 11 input signal

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 入力信号を受けるフェーズロックドルー
プ回路入力端子と、第1及び第2の比較器入力端子を有
する位相比較器と、電圧制御発振器とを、備え、前記第
2の比較器入力端子と、前記位相比較器と、前記電圧制
御発振器とでフェーズロックドループを構成し、前記電
圧制御発振器の出力端子からフェーズロックドループ出
力信号を取り出すフェーズロックドループ回路におい
て、 前記フェーズロックドループ回路入力端子に接続され、
前記入力信号の断を検出し、断検出信号を出力する断検
出回路と;第1及び第2のセレクタ入力端子とセレクタ
出力端子とを有し、前記第1のセレクタ入力端子が前記
フェーズロックドループ回路入力端子に接続され、前記
セレクタ出力端子が前記第1の比較器入力端子に接続さ
れ、前記断検出回路が前記断検出信号を出力していない
時は、前記第1のセレクタ入力端子を前記セレクタ出力
端子に接続し、前記断検出回路が前記断検出信号を出力
している時は、前記第2のセレクタ入力端子を前記セレ
クタ出力端子に接続するセレクタと;周囲温度を検出
し、検出温度を表すディジタル温度信号を出力する温度
検出回路と;予め、前記検出温度に対応して温度補償デ
ータを記憶しており、前記ディジタル温度信号に応答し
て、当該ディジタル温度信号にて表されている検出温度
に対応した温度補償データを出力するメモリと;遅延回
路入力端子と遅延回路出力端子と制御入力端子とを有
し、前記遅延回路入力端子が前記第2の比較器入力端子
に接続され、前記遅延回路出力端子が前記第2のセレク
タ入力端子に接続され、前記制御入力端子が前記メモリ
の出力に接続され、前記遅延回路入力端子の信号に、前
記メモリの出力に対応した遅延を与えて、前記遅延回路
出力端子に出力する可変遅延回路と;を有することを特
徴とするフェーズロックドループ回路。
1. A phase-locked loop circuit input terminal for receiving an input signal, a phase comparator having first and second comparator input terminals, and a voltage-controlled oscillator, the second comparator input terminal. In the phase-locked loop circuit that forms a phase-locked loop with the phase comparator and the voltage-controlled oscillator, and extracts a phase-locked loop output signal from the output terminal of the voltage-controlled oscillator, the phase-locked loop circuit Connected,
A disconnection detection circuit that detects disconnection of the input signal and outputs a disconnection detection signal; and first and second selector input terminals and a selector output terminal, wherein the first selector input terminal is the phase-locked loop When the disconnection detection circuit is connected to a circuit input terminal, the selector output terminal is connected to the first comparator input terminal, and the disconnection detection circuit does not output the disconnection detection signal, the first selector input terminal is connected to the circuit. A selector connected to the selector output terminal and connecting the second selector input terminal to the selector output terminal when the disconnection detection circuit outputs the disconnection detection signal; A temperature detection circuit for outputting a digital temperature signal indicating the temperature compensation data; temperature compensation data corresponding to the detected temperature is stored in advance, and the digital temperature signal corresponding to the detected temperature is stored in advance. A memory for outputting temperature compensation data corresponding to the detected temperature represented by a temperature signal; a delay circuit input terminal, a delay circuit output terminal, and a control input terminal, wherein the delay circuit input terminal is the second The delay circuit output terminal is connected to the comparator input terminal, the delay circuit output terminal is connected to the second selector input terminal, the control input terminal is connected to the output of the memory, and the signal of the delay circuit input terminal is connected to the signal of the memory. And a variable delay circuit which gives a delay corresponding to the output and outputs the delayed signal to the output terminal of the delay circuit.
【請求項2】 前記フェーズロックドループが、前記第
2の比較器入力端子と、前記位相比較器と、前記電圧制
御発振器とに加えて、該位相比較器の出力をろ波し、ろ
波出力を前記電圧制御発振器の入力端子に与えるフィル
タと、前記電圧制御発振器の前記出力端子からの信号を
分周し、分周出力を前記第2のセレクタ入力端子に与え
る分周器とによって構成されていることを特徴とする請
求項1に記載のフェーズロックドループ回路。
2. The phase-locked loop filters the output of the phase comparator in addition to the second comparator input terminal, the phase comparator and the voltage controlled oscillator, and outputs the filtered output. Is provided to the input terminal of the voltage controlled oscillator, and a frequency divider that divides the signal from the output terminal of the voltage controlled oscillator and applies the divided output to the second selector input terminal. The phase-locked loop circuit according to claim 1, wherein:
JP6030511A 1994-02-28 1994-02-28 Phase locked loop circuit Expired - Lifetime JP2735092B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6030511A JP2735092B2 (en) 1994-02-28 1994-02-28 Phase locked loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6030511A JP2735092B2 (en) 1994-02-28 1994-02-28 Phase locked loop circuit

Publications (2)

Publication Number Publication Date
JPH07240684A true JPH07240684A (en) 1995-09-12
JP2735092B2 JP2735092B2 (en) 1998-04-02

Family

ID=12305843

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6030511A Expired - Lifetime JP2735092B2 (en) 1994-02-28 1994-02-28 Phase locked loop circuit

Country Status (1)

Country Link
JP (1) JP2735092B2 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7330057B2 (en) 2006-02-08 2008-02-12 Fujitsu Limited DPLL circuit having holdover function
JP2020115627A (en) * 2019-01-18 2020-07-30 アンリツ株式会社 Data signal transmission device and data signal transmission method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7330057B2 (en) 2006-02-08 2008-02-12 Fujitsu Limited DPLL circuit having holdover function
JP2020115627A (en) * 2019-01-18 2020-07-30 アンリツ株式会社 Data signal transmission device and data signal transmission method

Also Published As

Publication number Publication date
JP2735092B2 (en) 1998-04-02

Similar Documents

Publication Publication Date Title
JP4633706B2 (en) Electronic circuit and method for operating the electronic circuit
JP2735092B2 (en) Phase locked loop circuit
EP0479237B1 (en) Phase-locked oscillation circuit system with measure against shut-off of input clock
JP2610171B2 (en) Phase locked loop
EP1006660A2 (en) Clock reproduction and identification apparatus
JPH01141419A (en) Pll circuit
JPH0786930A (en) Phase locked loop circuit
JP2829366B2 (en) Phase-locked oscillation circuit
JPH0379888B2 (en)
JPS5846586Y2 (en) Circuit with phase locked loop
JPH05145784A (en) Phase locked loop device
JPH01106522A (en) Phase locked loop circuit
JPH1075173A (en) Phase lock oscillator
JPH0724819Y2 (en) Phase synchronization circuit
JP2643766B2 (en) PLL circuit
JP2002314413A (en) Phase locked loop circuit
JP2795008B2 (en) Input clock cutoff circuit method for phase-locked oscillation circuit
JP2927801B2 (en) PLL circuit
JPH0865156A (en) Phase locked oscillator
JP3160904B2 (en) Phase-locked oscillation circuit device
JP2000031819A (en) Clock synchronizing circuit
JPS5912049B2 (en) PLL circuit
JPS6326030A (en) Pll circuit
JPH0786931A (en) Frequency synthesizer
JPH04273618A (en) Pll circuit

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19971203