JPH07230547A - 画像処理回路 - Google Patents
画像処理回路Info
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- JPH07230547A JPH07230547A JP2223394A JP2223394A JPH07230547A JP H07230547 A JPH07230547 A JP H07230547A JP 2223394 A JP2223394 A JP 2223394A JP 2223394 A JP2223394 A JP 2223394A JP H07230547 A JPH07230547 A JP H07230547A
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- 238000010586 diagram Methods 0.000 description 14
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- 238000012986 modification Methods 0.000 description 2
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Abstract
(57)【要約】
【目的】 画像処理回路の回路規模を小さくする。
【構成】 フィルタ対象画素信号Ａの周辺の画素信号
ｉ，ｊ，ｋ，ｌが予測値演算回路２０及びアクティブ指
数演算回路３０に入力される。予測値演算回路２０で
は、予測値Ｂを算出し、出力信号生成回路５０に出力す
る。アクティブ指数演算回路３０の減算回路３１ａ〜３
１ｅでは画像信号の差をとる。絶対回路３２ａ〜３２ｅ
では各差の絶対値を夫々求める。ＯＲ回路３３では、８
ビットの各ビットのＯＲをとり、プライオリティエンコ
ーダ３４では、その最上位のビットの位置のビット番号
をアクティブ指数p を求める。フィルタ制御係数演算回
路４０では、外部入力端子２より入力される外部パラメ
ータq 、フィルタパラメータk 、及びアクティブ指数p
よりフィルタ制御係数βを算出する。出力信号生成回路
５０では、（１−２β）Ａ＋２βＢを算出し、出力信号
ＯＵＴを出力する。
ｉ，ｊ，ｋ，ｌが予測値演算回路２０及びアクティブ指
数演算回路３０に入力される。予測値演算回路２０で
は、予測値Ｂを算出し、出力信号生成回路５０に出力す
る。アクティブ指数演算回路３０の減算回路３１ａ〜３
１ｅでは画像信号の差をとる。絶対回路３２ａ〜３２ｅ
では各差の絶対値を夫々求める。ＯＲ回路３３では、８
ビットの各ビットのＯＲをとり、プライオリティエンコ
ーダ３４では、その最上位のビットの位置のビット番号
をアクティブ指数p を求める。フィルタ制御係数演算回
路４０では、外部入力端子２より入力される外部パラメ
ータq 、フィルタパラメータk 、及びアクティブ指数p
よりフィルタ制御係数βを算出する。出力信号生成回路
５０では、（１−２β）Ａ＋２βＢを算出し、出力信号
ＯＵＴを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル化した画像
信号を圧縮すること等により生じる歪みを除去する画像
処理回路に関するものである。
信号を圧縮すること等により生じる歪みを除去する画像
処理回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；「モーション ビデオ コーディング フォア
ビジュアル テレフォニー(Motion Video Coding for V
isual Telphony)}」（１９８９）PTT Neher Laboratori
es 発行、（米），Ronald Plompen著、Ｐ．１９８−２
０２ この画像処理回路は、歪みを含んだ画像信号を入力する
画像入力端子及び外部パラメータ入力端子を有する。画
像入力端子は画像を記憶する記憶回路が接続されてい
る。記憶回路はフィルタ処理対象画素のデータを予測す
る予測回路、分散回路、及び信号生成回路に接続されて
いる。予測回路の出力側には、分散回路及び信号生成回
路が接続されている。ノイズの程度に応じた外部パラメ
ータＱを入力するための外部パラメータ入力端子には除
算器が接続され、更に除算器の出力側には係数制限器が
接続されている。係数制限器の出力側には信号生成回路
が接続されている。次に、この画像処理回路の動作を説
明する。歪みを含んだ画像信号が画像入力端子に入力さ
れ、記憶回路に記憶され、その記憶結果が予測回路及び
分散回路へ送られる。予測回路では入力された画像信号
の平均値をとり、予測値Ｂとして、分散回路及び信号生
成回路に出力する。分散回路では、記憶回路から送られ
てきた各画像信号と予測値Ｂとの差をとり、この各差を
二乗回路で２乗し、更に各二乗回路の出力は加算回路で
加算することによって分散Ｖを求め、除算器に出力す
る。除算器では、分散Ｖを外部パラメータ入力端子より
入力される外部パラメータＱで割り算し、係数α＝Ｖ／
Ｑを係数制限器に入力する。係数制限器では、αと１と
を比較し、その小さい値を新たに係数αとして信号生成
回路に出力する。信号生成回路ではαＢ＋（１−α）Ａ
を出力する。
例えば、次のような文献に記載されるものがあった。 文献；「モーション ビデオ コーディング フォア
ビジュアル テレフォニー(Motion Video Coding for V
isual Telphony)}」（１９８９）PTT Neher Laboratori
es 発行、（米），Ronald Plompen著、Ｐ．１９８−２
０２ この画像処理回路は、歪みを含んだ画像信号を入力する
画像入力端子及び外部パラメータ入力端子を有する。画
像入力端子は画像を記憶する記憶回路が接続されてい
る。記憶回路はフィルタ処理対象画素のデータを予測す
る予測回路、分散回路、及び信号生成回路に接続されて
いる。予測回路の出力側には、分散回路及び信号生成回
路が接続されている。ノイズの程度に応じた外部パラメ
ータＱを入力するための外部パラメータ入力端子には除
算器が接続され、更に除算器の出力側には係数制限器が
接続されている。係数制限器の出力側には信号生成回路
が接続されている。次に、この画像処理回路の動作を説
明する。歪みを含んだ画像信号が画像入力端子に入力さ
れ、記憶回路に記憶され、その記憶結果が予測回路及び
分散回路へ送られる。予測回路では入力された画像信号
の平均値をとり、予測値Ｂとして、分散回路及び信号生
成回路に出力する。分散回路では、記憶回路から送られ
てきた各画像信号と予測値Ｂとの差をとり、この各差を
二乗回路で２乗し、更に各二乗回路の出力は加算回路で
加算することによって分散Ｖを求め、除算器に出力す
る。除算器では、分散Ｖを外部パラメータ入力端子より
入力される外部パラメータＱで割り算し、係数α＝Ｖ／
Ｑを係数制限器に入力する。係数制限器では、αと１と
を比較し、その小さい値を新たに係数αとして信号生成
回路に出力する。信号生成回路ではαＢ＋（１−α）Ａ
を出力する。
【０００３】
【発明が解決しようとする課題】しかしながら、画像処
理回路の演算は、１画素単位に演算処理を実行する必要
かあり、特に動画像信号のリアルタイム処理を実行する
ためには、予測回路、分散回路、及び信号生成回路等が
ハードウェアの演算回路を構成することが多く、しかも
これらの演算回路には、除算器、二乗回路、乗算回路等
が必要となり、ＬＳＩ化する場合などにハードウェア規
模が小さくできない問題点があった。特に、分散値はダ
イナミックレンジが大きくかつ除算回路においては分母
に使われるためハードウェア規模が大きくなるという問
題があった。
理回路の演算は、１画素単位に演算処理を実行する必要
かあり、特に動画像信号のリアルタイム処理を実行する
ためには、予測回路、分散回路、及び信号生成回路等が
ハードウェアの演算回路を構成することが多く、しかも
これらの演算回路には、除算器、二乗回路、乗算回路等
が必要となり、ＬＳＩ化する場合などにハードウェア規
模が小さくできない問題点があった。特に、分散値はダ
イナミックレンジが大きくかつ除算回路においては分母
に使われるためハードウェア規模が大きくなるという問
題があった。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ディジタル入力画像信号に対してフ
ィルタ対象画素と該フィルタ対象画素の周辺画素より得
られた予測値との荷重平均値を出力とすることによりフ
ィルタ処理を行う画像処理回路において、以下の手段を
備えている。即ち、前記予測値とフィルタ対象画素の画
像信号及び該フィルタ対象画素の周辺画素の画像信号の
各々との差分値を算出する差分値算出手段と、前記差分
値算出手段により算出された各々の差分値の絶対値を求
める絶対値算出手段と、前記絶対値算出手段により求め
られた各々の絶対値の中で最大値を求め、該最大値のバ
イナリ表現における各ビットの中で１となる最上位ビッ
トのビット番号を算出する最上位ビット算出手段とを有
している。更に、フィルタを制御する制御パラメータを
入力する制御パラメータ入力手段と、前記制御パラメー
タ入力手段より入力される制御パラメータと前記最上位
ビットのビット番号の１とに基づきフィルタ制御係数の
指数を算出するフィルタ制御係数算出手段と、前記フィ
ルタ対象画素の画像信号と前記予測値との差を算出する
減算手段と、前記フィルタ制御係数の指数に基づき前記
減算手段の出力をビットシフトするシフト手段と、前記
シフト手段の出力と前記フィルタ対象画素の画像信号と
に基づき荷重平均値を出力する加算手段とを、備えてい
る。
を解決するために、ディジタル入力画像信号に対してフ
ィルタ対象画素と該フィルタ対象画素の周辺画素より得
られた予測値との荷重平均値を出力とすることによりフ
ィルタ処理を行う画像処理回路において、以下の手段を
備えている。即ち、前記予測値とフィルタ対象画素の画
像信号及び該フィルタ対象画素の周辺画素の画像信号の
各々との差分値を算出する差分値算出手段と、前記差分
値算出手段により算出された各々の差分値の絶対値を求
める絶対値算出手段と、前記絶対値算出手段により求め
られた各々の絶対値の中で最大値を求め、該最大値のバ
イナリ表現における各ビットの中で１となる最上位ビッ
トのビット番号を算出する最上位ビット算出手段とを有
している。更に、フィルタを制御する制御パラメータを
入力する制御パラメータ入力手段と、前記制御パラメー
タ入力手段より入力される制御パラメータと前記最上位
ビットのビット番号の１とに基づきフィルタ制御係数の
指数を算出するフィルタ制御係数算出手段と、前記フィ
ルタ対象画素の画像信号と前記予測値との差を算出する
減算手段と、前記フィルタ制御係数の指数に基づき前記
減算手段の出力をビットシフトするシフト手段と、前記
シフト手段の出力と前記フィルタ対象画素の画像信号と
に基づき荷重平均値を出力する加算手段とを、備えてい
る。
【０００５】第２の発明によれば、第１の発明と同様の
画像処理回路において以下の手段を備えている。即ち、
フィルタ対象画素の周辺画素の画素間の画像信号の差分
値を算出する差分値算出手段と、前記差分値算出手段に
より算出された各々の差分値の絶対値を求める絶対値算
出手段と、前記絶対値算出手段により求められた各々の
絶対値の中で最大値を求め、該最大値のバイナリ表現に
おける各ビットの中で１となる最上位ビットのビット番
号を算出する最上位ビット算出手段とを有している。更
に、フィルタを制御する制御パラメータを入力する制御
パラメータ入力手段と、前記制御パラメータ入力手段よ
り入力される制御パラメータと前記最上位ビットのビッ
ト番号とに基づきフィルタ制御係数の指数を算出するフ
ィルタ制御係数算出手段と、前記フィルタ対象画素の画
像信号と前記予測値との差を算出する減算手段と、前記
フィルタ制御係数の指数に基づき前記減算手段の出力を
ビットシフトするシフト手段と、前記シフト手段の出力
と前記フィルタ対象画素の画像信号に基づき荷重平均値
を出力する加算手段とを備えている。
画像処理回路において以下の手段を備えている。即ち、
フィルタ対象画素の周辺画素の画素間の画像信号の差分
値を算出する差分値算出手段と、前記差分値算出手段に
より算出された各々の差分値の絶対値を求める絶対値算
出手段と、前記絶対値算出手段により求められた各々の
絶対値の中で最大値を求め、該最大値のバイナリ表現に
おける各ビットの中で１となる最上位ビットのビット番
号を算出する最上位ビット算出手段とを有している。更
に、フィルタを制御する制御パラメータを入力する制御
パラメータ入力手段と、前記制御パラメータ入力手段よ
り入力される制御パラメータと前記最上位ビットのビッ
ト番号とに基づきフィルタ制御係数の指数を算出するフ
ィルタ制御係数算出手段と、前記フィルタ対象画素の画
像信号と前記予測値との差を算出する減算手段と、前記
フィルタ制御係数の指数に基づき前記減算手段の出力を
ビットシフトするシフト手段と、前記シフト手段の出力
と前記フィルタ対象画素の画像信号に基づき荷重平均値
を出力する加算手段とを備えている。
【０００６】
【作用】第１の発明によれば、以上のように画像処理回
路を構成したので、差分値算出手段は予測値とフィルタ
対象画素の画像信号及び該フィルタ対象画素の周辺画素
の画像信号の各々との差分値を算出し、絶対値算出手段
はこの差分値算出手段により算出された各々の差分値の
絶対値を求める。最上位ビット算出手段は絶対値算出手
段により求められた各々の絶対値の中で最大値のバイナ
リ表現における各ビットの中で１となる最上位ビットの
ビット番号を算出する。この最上位ビットのビット番号
はフィルタ対象画素及びその周辺の画素の画像信号の特
徴を示すものである。フィルタ制御係数算出手段はフィ
ルタを制御する制御パラメータと最上位ビットのビット
番号の１を含む定数倍に基づきフィルタ制御係数の指数
を算出する。シフト手段はフィルタ制御係数の指数に基
づき予測値とフィルタ対象画素の画像信号との差に対し
てビットシフトして、フィルタ対象画素の画像信号の補
正値を求める。加算手段はシフト手段の出力と前記フィ
ルタ対象画素の画像信号とに基づき荷重平均値を出力す
る。このように差分値の最大の絶対値の最上位ビットの
ビット番号に基づきフィルタ制御係数の指数を求めるた
め、補正値が減算及びビットシフトによって算出され
る。
路を構成したので、差分値算出手段は予測値とフィルタ
対象画素の画像信号及び該フィルタ対象画素の周辺画素
の画像信号の各々との差分値を算出し、絶対値算出手段
はこの差分値算出手段により算出された各々の差分値の
絶対値を求める。最上位ビット算出手段は絶対値算出手
段により求められた各々の絶対値の中で最大値のバイナ
リ表現における各ビットの中で１となる最上位ビットの
ビット番号を算出する。この最上位ビットのビット番号
はフィルタ対象画素及びその周辺の画素の画像信号の特
徴を示すものである。フィルタ制御係数算出手段はフィ
ルタを制御する制御パラメータと最上位ビットのビット
番号の１を含む定数倍に基づきフィルタ制御係数の指数
を算出する。シフト手段はフィルタ制御係数の指数に基
づき予測値とフィルタ対象画素の画像信号との差に対し
てビットシフトして、フィルタ対象画素の画像信号の補
正値を求める。加算手段はシフト手段の出力と前記フィ
ルタ対象画素の画像信号とに基づき荷重平均値を出力す
る。このように差分値の最大の絶対値の最上位ビットの
ビット番号に基づきフィルタ制御係数の指数を求めるた
め、補正値が減算及びビットシフトによって算出され
る。
【０００７】
【実施例】第１の実施例 図１は本発明の第１の実施例の画像処理回路の構成ブロ
ック図である。この画像処理回路は、歪みを含んだ画像
信号を入力する画像入力端子１及びフィルタ制御係数入
力手段である外部パラメータ入力端子２を有する。画像
入力端子１は画像を記憶するデータフリップフロップ
（以下Ｄ−ＦＦと呼ぶ）１０に接続されている。Ｄ−Ｆ
Ｆ１０にはフィルタ対象画像の予測値Ｂを算出する予測
値演算回路２０、フィルタ対象画素の画像信号及び対象
画素周辺の画像信号と予測値Ｂとの差の絶対値の最大値
の１の最上位ビットの位置を算出するアクティブ指数演
算回路３０、及び出力信号を生成する出力信号生成回路
５０が接続されている。Ｄ−ＦＦ１０は直列に接続され
た複数個の（例えば４個の）Ｄ−ＦＦを有する。Ｄ−Ｆ
Ｆ１１ａの出力側にはＤ−ＦＦ１１ｂの入力側、予測値
演算回路２０、及びアクティブ指数演算回路３０が接続
されている。画像信号ｊはＤ−ＦＦ１１ａの出力信号で
ある。Ｄ−ＦＦ１１ｂの出力側にはＤ−ＦＦ１１ｃの入
力側、及びアクティブ指数演算回路３０が接続されてい
る。フィルタ対象画素の画像信号ＡはＤ−ＦＦ１１ｂの
出力信号である。Ｄ−ＦＦ１１ｃの出力側にはＤ−ＦＦ
１１ｄの入力側、予測値演算回路２０、及びアクティブ
指数演算回路３０が接続されている。画像信号ｋはＤ−
ＦＦ１１ｃの出力信号である。Ｄ−ＦＦ１１ｄの出力側
には予測値演算回路２０、及びアクティブ指数演算回路
３０が接続されている。画像信号ｌはＤ−ＦＦ１１ｄの
出力信号である。予測値演算回路２０の出力側には、ア
クティブ指数演算回路３０及び出力信号生成回路５０が
接続されている。アクティブ指数演算回路３０の出力側
にはフィルタ制御係数演算回路４０が接続されている。
このフィルタ制御係数演算回路４０にはアクティブ指数
p が入力される。フィルタ制御係数演算回路４０は外部
パラメータ入力端子３０に接続され、外部パラメータq
が入力される。フィルタ制御係数演算回路４０の出力側
には、出力信号生成回路５０が接続され、この出力信号
生成回路５０にはフィルタ制御係数βが入力される。
ック図である。この画像処理回路は、歪みを含んだ画像
信号を入力する画像入力端子１及びフィルタ制御係数入
力手段である外部パラメータ入力端子２を有する。画像
入力端子１は画像を記憶するデータフリップフロップ
（以下Ｄ−ＦＦと呼ぶ）１０に接続されている。Ｄ−Ｆ
Ｆ１０にはフィルタ対象画像の予測値Ｂを算出する予測
値演算回路２０、フィルタ対象画素の画像信号及び対象
画素周辺の画像信号と予測値Ｂとの差の絶対値の最大値
の１の最上位ビットの位置を算出するアクティブ指数演
算回路３０、及び出力信号を生成する出力信号生成回路
５０が接続されている。Ｄ−ＦＦ１０は直列に接続され
た複数個の（例えば４個の）Ｄ−ＦＦを有する。Ｄ−Ｆ
Ｆ１１ａの出力側にはＤ−ＦＦ１１ｂの入力側、予測値
演算回路２０、及びアクティブ指数演算回路３０が接続
されている。画像信号ｊはＤ−ＦＦ１１ａの出力信号で
ある。Ｄ−ＦＦ１１ｂの出力側にはＤ−ＦＦ１１ｃの入
力側、及びアクティブ指数演算回路３０が接続されてい
る。フィルタ対象画素の画像信号ＡはＤ−ＦＦ１１ｂの
出力信号である。Ｄ−ＦＦ１１ｃの出力側にはＤ−ＦＦ
１１ｄの入力側、予測値演算回路２０、及びアクティブ
指数演算回路３０が接続されている。画像信号ｋはＤ−
ＦＦ１１ｃの出力信号である。Ｄ−ＦＦ１１ｄの出力側
には予測値演算回路２０、及びアクティブ指数演算回路
３０が接続されている。画像信号ｌはＤ−ＦＦ１１ｄの
出力信号である。予測値演算回路２０の出力側には、ア
クティブ指数演算回路３０及び出力信号生成回路５０が
接続されている。アクティブ指数演算回路３０の出力側
にはフィルタ制御係数演算回路４０が接続されている。
このフィルタ制御係数演算回路４０にはアクティブ指数
p が入力される。フィルタ制御係数演算回路４０は外部
パラメータ入力端子３０に接続され、外部パラメータq
が入力される。フィルタ制御係数演算回路４０の出力側
には、出力信号生成回路５０が接続され、この出力信号
生成回路５０にはフィルタ制御係数βが入力される。
【０００８】図２は図１に示す画像処理回路中の予測値
演算回路２０の構成図である。この予測値演算回路２０
は、画像信号ｉ，ｊ，ｋ及びｌの和をとる加算器２１を
有する。加算器２１の出力側には２ビット右にシフトす
るシフト回路２２が接続されている。図３は図１に示す
画像処理回路中のアクティブ指数演算回路３０の構成図
である。アクティブ指数p とは、分散値計算値ではなく
フィルタ対象画素の画像信号Ａ及びフィルタ対象画素の
周辺の画素と予測値との差の絶対値の最大値のプライオ
リティ、即ち、正論理の場合、１の最上位ビットをバイ
ナリ表現した値であり、フィルタ制御係数βを求めるた
めのパラメータである。このアクティブ指数演算回路３
０は、画像信号ｉ，ｊ，Ａ，ｋ，ｌと予測値Ｂとの差を
とる減算回路３１ａ，３１ｂ，３１ｃ，３１ｃ，３１ｄ
を有している。これらの減算回路３１ａ〜３１ｄの出力
側には絶対値をとる絶対値回路３１ａ〜３１ｄが接続さ
れている。絶対値回路３１ａ〜３１ｄの出力側には絶対
値ｉ´＝｜ｉ−Ｂ｜，ｊ´＝｜ｊ−Ｂ｜，Ａ´＝｜Ａ−
Ｂ｜，ｋ´＝｜ｋ−Ｂ｜，ｌ´＝｜ｌ−Ｂ｜の各ビット
のＯＲをとり最上位ビット算出手段の一部を構成するＯ
Ｒ回路３２が接続されている。ＯＲ回路３２の出力側に
は絶対値の最大値のプライオリティp を算出しＯＲ回路
３２とより最上位ビット算出手段を構成するプライオリ
ティエンコーダ３３が接続されている。
演算回路２０の構成図である。この予測値演算回路２０
は、画像信号ｉ，ｊ，ｋ及びｌの和をとる加算器２１を
有する。加算器２１の出力側には２ビット右にシフトす
るシフト回路２２が接続されている。図３は図１に示す
画像処理回路中のアクティブ指数演算回路３０の構成図
である。アクティブ指数p とは、分散値計算値ではなく
フィルタ対象画素の画像信号Ａ及びフィルタ対象画素の
周辺の画素と予測値との差の絶対値の最大値のプライオ
リティ、即ち、正論理の場合、１の最上位ビットをバイ
ナリ表現した値であり、フィルタ制御係数βを求めるた
めのパラメータである。このアクティブ指数演算回路３
０は、画像信号ｉ，ｊ，Ａ，ｋ，ｌと予測値Ｂとの差を
とる減算回路３１ａ，３１ｂ，３１ｃ，３１ｃ，３１ｄ
を有している。これらの減算回路３１ａ〜３１ｄの出力
側には絶対値をとる絶対値回路３１ａ〜３１ｄが接続さ
れている。絶対値回路３１ａ〜３１ｄの出力側には絶対
値ｉ´＝｜ｉ−Ｂ｜，ｊ´＝｜ｊ−Ｂ｜，Ａ´＝｜Ａ−
Ｂ｜，ｋ´＝｜ｋ−Ｂ｜，ｌ´＝｜ｌ−Ｂ｜の各ビット
のＯＲをとり最上位ビット算出手段の一部を構成するＯ
Ｒ回路３２が接続されている。ＯＲ回路３２の出力側に
は絶対値の最大値のプライオリティp を算出しＯＲ回路
３２とより最上位ビット算出手段を構成するプライオリ
ティエンコーダ３３が接続されている。
【０００９】図４は図１に示す画像処理回路中のフィル
タ制御係数演算回路４０の構成図である。フィルタ制御
係数算出手段としてのフィルタ制御係数演算回路４０
は、加算回路４１及びプライオリティp を１ビット左に
シフトするシフト回路４２を有する。加算回路４１の一
方の入力端子は特性パラメータ入力手段を構成する外部
パラメータ入力端子２に接続され、この入力端子には外
部パラメータq が入力される。加算器４１の他方の入力
端子にはフィルタ特性パラメータk が入力される。外部
パラメータq はノイズに応じて画素毎に入力され、従来
技術で述べた外部パラメータＱの指数部、即ち、Ｑ＝２
q の指数q に相当するパラメータである。加算回路４１
及びシフト回路４２の出力側には減算回路４３が接続さ
れ、この減算器４３からフィルタ制御係数βが出力され
る。図５は図１に示す画像処理回路中の出力信号生成回
路５０の構成図である。この信号生成回路５０は予測画
像Ｂから画像信号Ａを引き算する減算回路５１を有す
る。減算器５１の出力側にはシフト回路５２が接続さ
れ、更にその出力側には加算回路５３が接続されてい
る。シフト回路５２にはフィルタ制御係数βが入力され
る。加算回路５３からは、出力信号ＯＵＴが出力され
る。
タ制御係数演算回路４０の構成図である。フィルタ制御
係数算出手段としてのフィルタ制御係数演算回路４０
は、加算回路４１及びプライオリティp を１ビット左に
シフトするシフト回路４２を有する。加算回路４１の一
方の入力端子は特性パラメータ入力手段を構成する外部
パラメータ入力端子２に接続され、この入力端子には外
部パラメータq が入力される。加算器４１の他方の入力
端子にはフィルタ特性パラメータk が入力される。外部
パラメータq はノイズに応じて画素毎に入力され、従来
技術で述べた外部パラメータＱの指数部、即ち、Ｑ＝２
q の指数q に相当するパラメータである。加算回路４１
及びシフト回路４２の出力側には減算回路４３が接続さ
れ、この減算器４３からフィルタ制御係数βが出力され
る。図５は図１に示す画像処理回路中の出力信号生成回
路５０の構成図である。この信号生成回路５０は予測画
像Ｂから画像信号Ａを引き算する減算回路５１を有す
る。減算器５１の出力側にはシフト回路５２が接続さ
れ、更にその出力側には加算回路５３が接続されてい
る。シフト回路５２にはフィルタ制御係数βが入力され
る。加算回路５３からは、出力信号ＯＵＴが出力され
る。
【００１０】以上のように構成される画像処理回路の動
作を、以下説明する。水平方向に走査された、歪みを含
む画像信号が図１に示す画像入力端子１より入力され
て、Ｄ−ＦＦ１０に入力される。Ｄ−ＦＦ１０では、所
定のタイミングで入力されるクロック信号に同期して、
順次画像信号をラッチし、Ｄ−ＦＦ１０ａ〜１０ｄには
隣接した４画素の画像信号を記憶する。予測値演算回路
２０には、フィルタ処理対象画素の画像信号Ａ以外の画
像信号ｉ，ｊ，ｋ，ｌが入力される。アクティブ指数演
算回路３０には、フィルタ処理対象画素の画像信号及び
周辺の画像信号ｉ，ｊ，Ａ，ｋ，ｌが入力される。又、
画像信号ｉ、ｊ，ｋ，ｌはフィルタ処理対象画素を中心
画素としてそれぞれ左右にそれぞれ２画素の画像信号で
ある。図２の予測値演算回路２０では、画像信号ｉ、
ｊ，ｋ，ｌを加算器２１で加算する。この加算結果は、
シフト回路２２で４個の画像信号の平均値（ｉ＋ｊ＋ｋ
＋ｌ）／４を求めるために２ビット右シフトを行う。こ
れらの処理により得られる出力値が予測値Ｂである。こ
の予測値Ｂが図１におけるアクティブ指数演算回路３０
及び出力信号生成回路５０に出力される。
作を、以下説明する。水平方向に走査された、歪みを含
む画像信号が図１に示す画像入力端子１より入力され
て、Ｄ−ＦＦ１０に入力される。Ｄ−ＦＦ１０では、所
定のタイミングで入力されるクロック信号に同期して、
順次画像信号をラッチし、Ｄ−ＦＦ１０ａ〜１０ｄには
隣接した４画素の画像信号を記憶する。予測値演算回路
２０には、フィルタ処理対象画素の画像信号Ａ以外の画
像信号ｉ，ｊ，ｋ，ｌが入力される。アクティブ指数演
算回路３０には、フィルタ処理対象画素の画像信号及び
周辺の画像信号ｉ，ｊ，Ａ，ｋ，ｌが入力される。又、
画像信号ｉ、ｊ，ｋ，ｌはフィルタ処理対象画素を中心
画素としてそれぞれ左右にそれぞれ２画素の画像信号で
ある。図２の予測値演算回路２０では、画像信号ｉ、
ｊ，ｋ，ｌを加算器２１で加算する。この加算結果は、
シフト回路２２で４個の画像信号の平均値（ｉ＋ｊ＋ｋ
＋ｌ）／４を求めるために２ビット右シフトを行う。こ
れらの処理により得られる出力値が予測値Ｂである。こ
の予測値Ｂが図１におけるアクティブ指数演算回路３０
及び出力信号生成回路５０に出力される。
【００１１】図３のアクティブ制御回路３０では、画像
信号ｉ、ｊ，Ａ，ｋ，ｌと予測値Ｂとの差を減算器３１
ａ〜３１ｅで減算する。即ち、減算器３１ａでは画像信
号ｉとＢの差（ｉ−Ｂ），減算器３１ｂでは画像信号ｊ
とＢの差（ｊ−Ｂ），減算器３１ｃでは画像信号ＡとＢ
の差（Ａ−Ｂ），減算器３１ｄでは画像信号ｋとＢの差
（ｋ−Ｂ），減算器３１ｄでは画像信号ｌとＢの差（ｌ
−Ｂ）をそれぞれ求め、絶対値回路３２ａ〜３２ｄにそ
れぞれ出力する。絶対値回路３２ａ〜３２ｄでは、それ
ぞれの絶対値ｉ´＝｜ｉ−Ｂ｜，ｊ´＝｜ｊ−Ｂ｜，Ａ
´＝｜Ａ−Ｂ｜，ｋ´＝｜ｋ−Ｂ｜，ｌ´＝｜ｌ−Ｂ｜
をとり、ＯＲ回路３３に出力する。ＯＲ回路３３では、
８ビットの画像信号ｉ、ｊ，Ａ，ｋ，ｌに対する差の絶
対値ｉ´，ｊ´，Ａ´，ｋ´，ｌ´のＯＲをとり、プラ
イオリティエンコーダ３４に出力する。プライオリティ
エンコーダ３４では、ＯＲ回路３３から出力される８ビ
ットの最上位の１のビット位置p （ｐ≦７）をアクティ
ブ指数p としてフィルタ制御係数演算回路４０に出力す
る。アクティブ指数p は、絶対値ｉ´＝｜ｉ−Ｂ｜，ｊ
´＝｜ｊ−Ｂ｜，Ａ´＝｜Ａ−Ｂ｜，ｋ´＝｜ｋ−Ｂ
｜，ｌ´＝｜ｌ−Ｂ｜の最大値をｍとすると、２p ≦ｍ
＜２p+1 が成り立ち、フィルタ対象画像信号Ａの周辺の
画像信号の画像特性を表すパラメータとなる。
信号ｉ、ｊ，Ａ，ｋ，ｌと予測値Ｂとの差を減算器３１
ａ〜３１ｅで減算する。即ち、減算器３１ａでは画像信
号ｉとＢの差（ｉ−Ｂ），減算器３１ｂでは画像信号ｊ
とＢの差（ｊ−Ｂ），減算器３１ｃでは画像信号ＡとＢ
の差（Ａ−Ｂ），減算器３１ｄでは画像信号ｋとＢの差
（ｋ−Ｂ），減算器３１ｄでは画像信号ｌとＢの差（ｌ
−Ｂ）をそれぞれ求め、絶対値回路３２ａ〜３２ｄにそ
れぞれ出力する。絶対値回路３２ａ〜３２ｄでは、それ
ぞれの絶対値ｉ´＝｜ｉ−Ｂ｜，ｊ´＝｜ｊ−Ｂ｜，Ａ
´＝｜Ａ−Ｂ｜，ｋ´＝｜ｋ−Ｂ｜，ｌ´＝｜ｌ−Ｂ｜
をとり、ＯＲ回路３３に出力する。ＯＲ回路３３では、
８ビットの画像信号ｉ、ｊ，Ａ，ｋ，ｌに対する差の絶
対値ｉ´，ｊ´，Ａ´，ｋ´，ｌ´のＯＲをとり、プラ
イオリティエンコーダ３４に出力する。プライオリティ
エンコーダ３４では、ＯＲ回路３３から出力される８ビ
ットの最上位の１のビット位置p （ｐ≦７）をアクティ
ブ指数p としてフィルタ制御係数演算回路４０に出力す
る。アクティブ指数p は、絶対値ｉ´＝｜ｉ−Ｂ｜，ｊ
´＝｜ｊ−Ｂ｜，Ａ´＝｜Ａ−Ｂ｜，ｋ´＝｜ｋ−Ｂ
｜，ｌ´＝｜ｌ−Ｂ｜の最大値をｍとすると、２p ≦ｍ
＜２p+1 が成り立ち、フィルタ対象画像信号Ａの周辺の
画像信号の画像特性を表すパラメータとなる。
【００１２】図４のフィルタ制御係数演算回路４０で
は、ノイズの程度に応じて画素単位に外部パラメータ制
御入力端子１より入力される外部パラメータq 及び画像
処理回路の回路の特性を示し、固定値である入力フィル
タ特性パラメータk とを入力し、これらの和（q+k)を加
算器４１により算出する。ここで、外部パラメータq 及
び特性パラメータk はフィルタを制御する制御パラメー
タであり、指数表現されたパラメータの指数部である。
加算器４１の加算結果は、減算器４３に出力される。一
方、シフト回路４２に入力されたアクティブ指数p は左
へ１ビットシフトされて、減算器４３に入力される。ア
クティブ指数p の左への１ビットシフトは2pの演算に相
当し、これは従来技術で述べた分散を求める場合の二乗
した時のオーダ”２”である。減算器４３では、q+k と
2pとの差をとりフィルタ制御係数β（＝q+k-2p）をフィ
ルタ制御係数として、出力信号生成回路５０に出力す
る。この時、減算器４３では差分値が正であれば最上位
の符号ビットに０をセットし、負であれば１をセットす
る。このフィルタ制御係数βは、従来技術で述べたα＝
Ｑ／Ｖの演算におけるα＝２βに相当する。
は、ノイズの程度に応じて画素単位に外部パラメータ制
御入力端子１より入力される外部パラメータq 及び画像
処理回路の回路の特性を示し、固定値である入力フィル
タ特性パラメータk とを入力し、これらの和（q+k)を加
算器４１により算出する。ここで、外部パラメータq 及
び特性パラメータk はフィルタを制御する制御パラメー
タであり、指数表現されたパラメータの指数部である。
加算器４１の加算結果は、減算器４３に出力される。一
方、シフト回路４２に入力されたアクティブ指数p は左
へ１ビットシフトされて、減算器４３に入力される。ア
クティブ指数p の左への１ビットシフトは2pの演算に相
当し、これは従来技術で述べた分散を求める場合の二乗
した時のオーダ”２”である。減算器４３では、q+k と
2pとの差をとりフィルタ制御係数β（＝q+k-2p）をフィ
ルタ制御係数として、出力信号生成回路５０に出力す
る。この時、減算器４３では差分値が正であれば最上位
の符号ビットに０をセットし、負であれば１をセットす
る。このフィルタ制御係数βは、従来技術で述べたα＝
Ｑ／Ｖの演算におけるα＝２βに相当する。
【００１３】図５の出力信号生成回路５０では、画像信
号Ｂと画像信号Ａの差（Ｂ−Ａ）を減算回路５１により
求める。減算回路５１は、この算出結果（Ｂ−Ａ）をシ
フト回路５２に出力する。シフト回路５２では、フィル
タ制御係数βを用いて、βビット分ビットシフトを行
い、加算回路５３に出力する。この時、シフト回路５２
では、減算回路４３から出力されるフィルタ係数βが正
の数であれば、左にβビット分シフトし、負の数であれ
ば、右にβビット分シフトする。加算回路５３ではフィ
ルタ対象画素の画像信号Ａとシフト回路５２の出力との
加算を行い荷重平均値である出力ＯＵＴを出力する。こ
の時、フィルタ係数βの符号ビットを加算値の最下位ビ
ットに付加することにより該加算値を丸める処理を行
う。上記処理を入力画像信号分繰り返し行うことによっ
て、入力画像信号のフィルタ処理を完了する。以上説明
したように、この第１の実施例では、以下の利点があ
る。アクティブ指数、フィルタを制御するための外部パ
ラメータq 及びフィルタ特性パラメータk を指数で扱っ
ているので、フィルタ制御係数演算回路及び出力信号生
成回路で乗算器及び除算器を用いる必要がなくなり、回
路規模を小さくすることができる。特に、ダイナミック
レンジの大きい分散値を除算の分母に用いるような処理
を行う画像処理回路においては除算回路の削減だけでも
約６Ｋゲート程度のハードウェア規模の削減がはかれ、
フィルタ処理を行う画像処理回路全体のハードウェア規
模も数分の１程度に抑えることができる。
号Ｂと画像信号Ａの差（Ｂ−Ａ）を減算回路５１により
求める。減算回路５１は、この算出結果（Ｂ−Ａ）をシ
フト回路５２に出力する。シフト回路５２では、フィル
タ制御係数βを用いて、βビット分ビットシフトを行
い、加算回路５３に出力する。この時、シフト回路５２
では、減算回路４３から出力されるフィルタ係数βが正
の数であれば、左にβビット分シフトし、負の数であれ
ば、右にβビット分シフトする。加算回路５３ではフィ
ルタ対象画素の画像信号Ａとシフト回路５２の出力との
加算を行い荷重平均値である出力ＯＵＴを出力する。こ
の時、フィルタ係数βの符号ビットを加算値の最下位ビ
ットに付加することにより該加算値を丸める処理を行
う。上記処理を入力画像信号分繰り返し行うことによっ
て、入力画像信号のフィルタ処理を完了する。以上説明
したように、この第１の実施例では、以下の利点があ
る。アクティブ指数、フィルタを制御するための外部パ
ラメータq 及びフィルタ特性パラメータk を指数で扱っ
ているので、フィルタ制御係数演算回路及び出力信号生
成回路で乗算器及び除算器を用いる必要がなくなり、回
路規模を小さくすることができる。特に、ダイナミック
レンジの大きい分散値を除算の分母に用いるような処理
を行う画像処理回路においては除算回路の削減だけでも
約６Ｋゲート程度のハードウェア規模の削減がはかれ、
フィルタ処理を行う画像処理回路全体のハードウェア規
模も数分の１程度に抑えることができる。
【００１４】第２の実施例 図６は本発明の第２の実施例の画像処理回路の機能ブロ
ック図であり、第１の実施例と同一の要素には同一の符
号が付されている。この第２の実施例は、第１の実施例
のアクティブ指数演算回路３０がフィルタ対象画素の画
像信号Ａ及びフィルタ対象画素周辺の画像信号ｉ，ｊ，
ｋ，ｌと予測値Ａとの差を算出し、これらの差の絶対値
の最大値のプライオリティp をフィルタ制御係数演算回
路４０へ入力したのに対して、フィルタ対象画素Ａの周
辺の画像信号ｉ，ｊ，ｋ，ｌの各画像信号間の差の絶対
値の最大値のプライオリティをフィルタ制御係数演算回
路４０へ入力する。この第２の実施例の画像処理回路で
は、アクティブ指数演算回路６０にはフィルタ対象画素
Ａの周辺の画素の画像信号ｉ，ｊ，ｋ，ｌが入力画像信
号を記憶するデータフリップフロップ１０より入力され
る構成となっている。図７は図６に示す画像処理回路中
のアクティブ指数演算回路６０の構成図である。このア
クティブ指数演算回路６０は、フィルタ対象画素Ａの周
辺の画素の画像信号ｉ，ｊ，ｋ，ｌの各画像信号間の差
をとる減算回路６１ａ〜６１ｆを有している。これらの
減算回路６１ａ〜６１ｆの出力側には絶対値をとる絶対
値回路６２ａ〜６２ｆが接続されている。絶対値回路６
２ａ〜６２ｄの出力側には絶対値abs(i,j)= ｜ｉ−ｊ
｜,abs(k,l)=｜ｋ−ｌ｜，abs(i,k)= ｜ｉ−ｋ｜,abs
(i,l)=｜ｉ−ｌ｜,abs(j,k)=｜ｊ−ｋ｜,abs(j,l)=｜ｊ
−ｌ｜の各ビットｋのＯＲをとり最上位ビット算出手段
の一部を構成するＯＲ回路６２が接続されている。ＯＲ
回路６２の出力側には、これらの絶対値の最大値のプラ
イオリティp を算出し、ＯＲ回路６２とにより最上位ビ
ット算出手段を構成するプライオリティエンコーダ６３
が接続されている。
ック図であり、第１の実施例と同一の要素には同一の符
号が付されている。この第２の実施例は、第１の実施例
のアクティブ指数演算回路３０がフィルタ対象画素の画
像信号Ａ及びフィルタ対象画素周辺の画像信号ｉ，ｊ，
ｋ，ｌと予測値Ａとの差を算出し、これらの差の絶対値
の最大値のプライオリティp をフィルタ制御係数演算回
路４０へ入力したのに対して、フィルタ対象画素Ａの周
辺の画像信号ｉ，ｊ，ｋ，ｌの各画像信号間の差の絶対
値の最大値のプライオリティをフィルタ制御係数演算回
路４０へ入力する。この第２の実施例の画像処理回路で
は、アクティブ指数演算回路６０にはフィルタ対象画素
Ａの周辺の画素の画像信号ｉ，ｊ，ｋ，ｌが入力画像信
号を記憶するデータフリップフロップ１０より入力され
る構成となっている。図７は図６に示す画像処理回路中
のアクティブ指数演算回路６０の構成図である。このア
クティブ指数演算回路６０は、フィルタ対象画素Ａの周
辺の画素の画像信号ｉ，ｊ，ｋ，ｌの各画像信号間の差
をとる減算回路６１ａ〜６１ｆを有している。これらの
減算回路６１ａ〜６１ｆの出力側には絶対値をとる絶対
値回路６２ａ〜６２ｆが接続されている。絶対値回路６
２ａ〜６２ｄの出力側には絶対値abs(i,j)= ｜ｉ−ｊ
｜,abs(k,l)=｜ｋ−ｌ｜，abs(i,k)= ｜ｉ−ｋ｜,abs
(i,l)=｜ｉ−ｌ｜,abs(j,k)=｜ｊ−ｋ｜,abs(j,l)=｜ｊ
−ｌ｜の各ビットｋのＯＲをとり最上位ビット算出手段
の一部を構成するＯＲ回路６２が接続されている。ＯＲ
回路６２の出力側には、これらの絶対値の最大値のプラ
イオリティp を算出し、ＯＲ回路６２とにより最上位ビ
ット算出手段を構成するプライオリティエンコーダ６３
が接続されている。
【００１５】次に、この第２の実施例の画像処理回路の
動作を説明する。第１の実施例と同様にＤ−ＦＦ１０に
記憶された画像信号のフィルタ対象画素信号Ａの周辺の
画素信号ｉ，ｊ，ｋ，ｌが予測値演算回路２０及びアク
ティブ指数演算回路６０に入力される。予測値演算回路
２０では、予測値Ｂを算出し、出力信号生成回路５０に
出力する。図７のアクティブ指数演算回路６０では、画
像信号ｉ、ｊ，ｋ，ｌ間の差を減算器６１ａ〜６１ｆで
減算する。即ち、減算回路６１ａでは画像信号ｉ，ｊの
差ｉ−ｊ、減算器６１ｂでは画素信号ｋ，ｌの差ｋ−
ｌ，減算回路６１ｃでは画像信号ｉ，ｋの差ｉ−ｋ，減
算器６１ｄでは画像信号ｉ，ｌの差ｉ−ｌ，減算器６１
ｅでは画像信号ｊ，ｋの差ｊ−ｋ，減算器６１ｆでは画
像信号ｊ，ｌの差ｊ−ｌを夫々求めて、絶対値回路６２
ａ〜６２ｆにそれぞれ出力する。絶対値回路６２ａ〜６
２ｆでは絶対値abs(i,j),abs(k.l) ，abs(i,k), abs(i,
l),abs(j,k) ,abs(j,l) を夫々求めて、ＯＲ回路６３に
出力する。ＯＲ回路６３では、８ビットの各ビットのＯ
Ｒをとり、プライオリティエンコーダ６４に出力する。
プライオリティエンコーダ６４では、ＯＲ回路６３から
出力される８ビットに対して、その最上位のビットの位
置のビット番号をアクティブ指数p としてフィルタ制御
係数演算回路４０に出力する。フィルタ制御係数演算回
路４０では、外部入力端子より入力される外部パラメー
タq 、フィルタパラメータk 、及びアクティブ指数p よ
りフィルタ制御係数βを算出し、出力信号生成回路５０
に出力する。出力信号生成回路５０では、（１−２β）
Ａ＋２βＢを算出し、出力信号ＯＵＴを出力する。
動作を説明する。第１の実施例と同様にＤ−ＦＦ１０に
記憶された画像信号のフィルタ対象画素信号Ａの周辺の
画素信号ｉ，ｊ，ｋ，ｌが予測値演算回路２０及びアク
ティブ指数演算回路６０に入力される。予測値演算回路
２０では、予測値Ｂを算出し、出力信号生成回路５０に
出力する。図７のアクティブ指数演算回路６０では、画
像信号ｉ、ｊ，ｋ，ｌ間の差を減算器６１ａ〜６１ｆで
減算する。即ち、減算回路６１ａでは画像信号ｉ，ｊの
差ｉ−ｊ、減算器６１ｂでは画素信号ｋ，ｌの差ｋ−
ｌ，減算回路６１ｃでは画像信号ｉ，ｋの差ｉ−ｋ，減
算器６１ｄでは画像信号ｉ，ｌの差ｉ−ｌ，減算器６１
ｅでは画像信号ｊ，ｋの差ｊ−ｋ，減算器６１ｆでは画
像信号ｊ，ｌの差ｊ−ｌを夫々求めて、絶対値回路６２
ａ〜６２ｆにそれぞれ出力する。絶対値回路６２ａ〜６
２ｆでは絶対値abs(i,j),abs(k.l) ，abs(i,k), abs(i,
l),abs(j,k) ,abs(j,l) を夫々求めて、ＯＲ回路６３に
出力する。ＯＲ回路６３では、８ビットの各ビットのＯ
Ｒをとり、プライオリティエンコーダ６４に出力する。
プライオリティエンコーダ６４では、ＯＲ回路６３から
出力される８ビットに対して、その最上位のビットの位
置のビット番号をアクティブ指数p としてフィルタ制御
係数演算回路４０に出力する。フィルタ制御係数演算回
路４０では、外部入力端子より入力される外部パラメー
タq 、フィルタパラメータk 、及びアクティブ指数p よ
りフィルタ制御係数βを算出し、出力信号生成回路５０
に出力する。出力信号生成回路５０では、（１−２β）
Ａ＋２βＢを算出し、出力信号ＯＵＴを出力する。
【００１６】以上説明したように、この第２の実施例で
は、アクティブ指数、フィルタを制御するための外部パ
ラメータq 及びフィルタ特性パラメータk を指数で扱っ
ているので、第１の実施例と同様の利点がある。なお、
本発明は、上記実施例に限定されず種々の変形が可能で
ある。その変形例としては、例えば次のようなものがあ
る。 （１） 第１及び第２実施例では、水平方向の画像信号
に基づき荷重平均値を求めたが、更に加重平均された垂
直方向の画素の画像信号に基づき荷重平均値を求めても
よい。この時、荷重平均された画素の画像信号を記憶す
るためにラインバッファが必要となる。 （２） フィルタ特性パラメータk は、外部パラメータ
q と同様に入力端子を制御パラメータ入力手段として設
けこの入力端子より入力してもよいし、記憶回路に予め
記憶しておき記憶回路より入力してもよい。 （３） 第２の実施例では、アクティブ指数算出部６０
にフィルタ対象画素の周辺の画像信号間の差の絶対値に
基づいてアクティブ指数p を算出したが、フィルタ対象
画素の画像信号及び周辺の画像信号間の差の絶対値に基
づいてアクティブ指数p を算出してもよい。
は、アクティブ指数、フィルタを制御するための外部パ
ラメータq 及びフィルタ特性パラメータk を指数で扱っ
ているので、第１の実施例と同様の利点がある。なお、
本発明は、上記実施例に限定されず種々の変形が可能で
ある。その変形例としては、例えば次のようなものがあ
る。 （１） 第１及び第２実施例では、水平方向の画像信号
に基づき荷重平均値を求めたが、更に加重平均された垂
直方向の画素の画像信号に基づき荷重平均値を求めても
よい。この時、荷重平均された画素の画像信号を記憶す
るためにラインバッファが必要となる。 （２） フィルタ特性パラメータk は、外部パラメータ
q と同様に入力端子を制御パラメータ入力手段として設
けこの入力端子より入力してもよいし、記憶回路に予め
記憶しておき記憶回路より入力してもよい。 （３） 第２の実施例では、アクティブ指数算出部６０
にフィルタ対象画素の周辺の画像信号間の差の絶対値に
基づいてアクティブ指数p を算出したが、フィルタ対象
画素の画像信号及び周辺の画像信号間の差の絶対値に基
づいてアクティブ指数p を算出してもよい。
【００１７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、予測値とフィルタ対象画素の画像信号及び該フィ
ルタ対象画素の周辺画素の画像信号の各々との差分値を
算出する差分値算出手段と、絶対値算出手段と、最上位
ビット算出手段と、制御パラメータ入力手段と、フィル
タ制御係数の指数を算出するフィルタ係数算出手段と、
フィルタ対象画素の画像信号と予測値との差を算出する
減算手段と、ビットシフトするシフト手段とを備えてい
る。従って、画像処理回路に乗算器及び除算器を用いる
必要がなくなり、回路規模を小さくすることができる。
れば、予測値とフィルタ対象画素の画像信号及び該フィ
ルタ対象画素の周辺画素の画像信号の各々との差分値を
算出する差分値算出手段と、絶対値算出手段と、最上位
ビット算出手段と、制御パラメータ入力手段と、フィル
タ制御係数の指数を算出するフィルタ係数算出手段と、
フィルタ対象画素の画像信号と予測値との差を算出する
減算手段と、ビットシフトするシフト手段とを備えてい
る。従って、画像処理回路に乗算器及び除算器を用いる
必要がなくなり、回路規模を小さくすることができる。
【図１】本発明の第１の実施例の画像処理回路の構成ブ
ロック図である。
ロック図である。
【図２】図１中の予測値演算回路２０の構成図である。
【図３】図１中のアクチィブ指数演算回路３０の構成図
である。
である。
【図４】図１中のフィルタ制御係数演算回路４０の構成
図である。
図である。
【図５】図１中の出力信号生成回路５０の構成図であ
る。
る。
【図６】本発明の第２の実施例の画像処理回路の構成ブ
ロック図である。
ロック図である。
【図７】図６中のアクティブ指数演算回路６０の構成図
である。
である。
２０ 予測値演
算回路 ３０ アクティ
ブ指数演算回路 ３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ 減算回路 ３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ 絶対値回
路 ３３ ＯＲ回路 ３４ プライオ
リティエンコーダ ４０ フィルタ
制御係数演算回路 ４１ 加算回路 ４２ シフト回
路 ４３ 減算回路 ５０ 出力信号
生成回路 ５１ 減算回路 ５２ シフト回
路 ５３ 加算回路 ６０ アクティ
ブ指数演算回路 ６１ａ，６１ｂ，６１ｃ， 減算回路 ６１ｄ，６１ｅ，６１ｆ 減算回路 ６２ａ，６２ｂ，６２ｃ， 絶対値回
路 ６２ｄ，６２ｅ，６２ｆ 絶対値回
路 ６３ ＯＲ回路 ６４ プライオ
リティエンコーダ
算回路 ３０ アクティ
ブ指数演算回路 ３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ 減算回路 ３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ 絶対値回
路 ３３ ＯＲ回路 ３４ プライオ
リティエンコーダ ４０ フィルタ
制御係数演算回路 ４１ 加算回路 ４２ シフト回
路 ４３ 減算回路 ５０ 出力信号
生成回路 ５１ 減算回路 ５２ シフト回
路 ５３ 加算回路 ６０ アクティ
ブ指数演算回路 ６１ａ，６１ｂ，６１ｃ， 減算回路 ６１ｄ，６１ｅ，６１ｆ 減算回路 ６２ａ，６２ｂ，６２ｃ， 絶対値回
路 ６２ｄ，６２ｅ，６２ｆ 絶対値回
路 ６３ ＯＲ回路 ６４ プライオ
リティエンコーダ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24 // Ｈ０３Ｈ 17/02 Ｆ 8842−5Ｊ Ｈ０４Ｎ 7/13 Ｚ
Claims (2)
- 【請求項１】 ディジタル入力画像信号に対してフィル
タ対象画素と該フィルタ対象画素の周辺画素より得られ
た予測値との荷重平均値を出力とすることによりフィル
タ処理を行う画像処理回路において、 前記予測値とフィルタ対象画素の画像信号及び該フィル
タ対象画素の周辺画素の画像信号の各々との差分値を算
出する差分値算出手段と、 前記差分値算出手段により算出された各々の差分値の絶
対値を求める絶対値算出手段と、 前記絶対値算出手段により求められた各々の絶対値の中
での最大値のバイナリ表現における各ビットの中で１と
なる最上位ビットのビット番号を算出する最上位ビット
算出手段と、 フィルタを制御する制御パラメータを入力する制御パラ
メータ入力手段と、 前記制御パラメータ入力手段より入力される制御パラメ
ータと前記最上位ビットのビット番号とに基づきフィル
タ制御係数の指数を算出するフィルタ制御係数算出手段
と、 前記フィルタ対象画素の画像信号と前記予測値との差を
算出する減算手段と、 前記フィルタ制御係数の指数に基づき前記減算手段の出
力をビットシフトするシフト手段と、 前記シフト手段の出力と前記フィルタ対象画素の画像信
号とに基づき加算し荷重平均値を出力する加算手段と
を、 備えたことを特徴とする画像処理回路。 - 【請求項２】 ディジタル入力画像信号に対してフィル
タ対象画素と該フィルタ対象画素の周辺画素より得られ
た予測値との荷重平均値を出力とすることによりフィル
タ処理を行う画像処理回路において、 フィルタ対象画素の周辺画素の画素間の画像信号の差分
値を算出する差分値算出手段と、 前記差分値算出手段により算出された各々の差分値の絶
対値を求める絶対値算出手段と、 前記絶対値算出手段により求められた各々の絶対値の中
での最大値のバイナリ表現における各ビットの中で１と
なる最上位ビットのビット番号を算出する最上位ビット
算出手段と、 フィルタを制御する制御パラメータを入力する制御パラ
メータ入力手段と、 前記制御パラメータ入力手段より入力される制御パラメ
ータと前記最上位ビットのビット番号とに基づきフィル
タ制御係数の指数を算出するフィルタ制御係数算出手段
と、 前記フィルタ対象画素の画像信号と前記予測値との差を
算出する減算手段と、 前記フィルタ制御係数の指数に基づき前記減算手段の出
力をビットシフトするシフト手段と、 前記シフト手段の出力と前記フィルタ対象画素の画像信
号とに基づき加算し荷重平均値を出力する加算手段と
を、 備えたことを特徴とする画像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223394A JPH07230547A (ja) | 1994-02-21 | 1994-02-21 | 画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223394A JPH07230547A (ja) | 1994-02-21 | 1994-02-21 | 画像処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230547A true JPH07230547A (ja) | 1995-08-29 |
Family
ID=12077081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223394A Withdrawn JPH07230547A (ja) | 1994-02-21 | 1994-02-21 | 画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07230547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120294B2 (en) | 2002-04-02 | 2006-10-10 | Kabushiki Kaisha Toshiba | Image forming apparatus and image forming method |
-
1994
- 1994-02-21 JP JP2223394A patent/JPH07230547A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120294B2 (en) | 2002-04-02 | 2006-10-10 | Kabushiki Kaisha Toshiba | Image forming apparatus and image forming method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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