JPH07226427A - Semiconductor testing apparatus - Google Patents

Semiconductor testing apparatus

Info

Publication number
JPH07226427A
JPH07226427A JP1623094A JP1623094A JPH07226427A JP H07226427 A JPH07226427 A JP H07226427A JP 1623094 A JP1623094 A JP 1623094A JP 1623094 A JP1623094 A JP 1623094A JP H07226427 A JPH07226427 A JP H07226427A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor package
substrate
contact
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1623094A
Other languages
Japanese (ja)
Inventor
Toshimitsu Masuda
敏満 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1623094A priority Critical patent/JPH07226427A/en
Publication of JPH07226427A publication Critical patent/JPH07226427A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Abstract

PURPOSE:To simplify a constitution in a contact apparatus where lead terminals of a semiconductor package is electrically connected at the time of characteristic test. CONSTITUTION:A plurality of electrodes 24 are arranged at the surface of a ceramic substrate 23 corresponding to lead terminals of a semiconductor package to be electrically tested. Each electrode 24 is provided with a stepped portion. Each lead terminal of the positioned semiconductor package is placed in contact with the electrode 24 on the ceramic substrate 23. In this case, good contact can be realized by removing oxide films adhering to the lead terminal with the stepped portion on the electrode 24.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、たとえば半導体装置
の電気的検査に用いられる半導体検査装置に関するもの
で、特に特性試験時に半導体パッケージのリード端子が
電気的に接続されるコンタクト装置として使用されるも
のである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor inspection device used for electrical inspection of a semiconductor device, for example, and is used as a contact device to which lead terminals of a semiconductor package are electrically connected during a characteristic test. It is a thing.

【0002】[0002]

【従来の技術】従来、たとえば半導体パッケージの特性
試験においては、ソケット方式のコンタクト装置が最も
多く使用されている。図4は、ソケット方式のコンタク
ト装置の一例を示すものである。
2. Description of the Related Art Conventionally, socket type contact devices have been most frequently used in, for example, semiconductor package characteristic tests. FIG. 4 shows an example of a socket type contact device.

【0003】すなわち、従来のコンタクト装置は、たと
えば半導体パッケージ1のパッケージ部1aをガイドす
るガイド材2と、このガイド材2の周囲に、半導体パッ
ケージ1のリード端子1bと同じピッチで配置された複
数の板ばね3とを、樹脂4により固定した構成となって
いる。
That is, the conventional contact device has, for example, a guide member 2 for guiding the package portion 1a of the semiconductor package 1 and a plurality of guide members 2 arranged around the guide member 2 at the same pitch as the lead terminals 1b of the semiconductor package 1. The leaf spring 3 and the plate spring 3 are fixed by the resin 4.

【0004】そして、吸着により上ガイド5に保持され
た半導体パッケージ1が上記ガイド材2に沿って降下さ
れることにより、たとえば図5(a)に示すように、半
導体パッケージ1は位置決めされ、各リード端子1bと
板ばね3のそれぞれとが接触されるようになっている。
Then, the semiconductor package 1 held by the upper guide 5 by suction is lowered along the guide member 2 to position the semiconductor package 1 as shown in FIG. 5A, for example. The lead terminal 1b and the leaf spring 3 are brought into contact with each other.

【0005】その際、板ばね3はたわみにより沈み、た
とえば図5(b)に示すように、リード端子1bの表面
に付着する酸化膜を掻き落とすようになっている。こう
して、半導体パッケージ1の各リード端子1bが、コン
タクト装置の板ばね3のそれぞれに確実に接触されるこ
とで、半導体パッケージ1の特性試験が行われる。
At this time, the leaf spring 3 sinks due to the bending, and as shown in FIG. 5B, for example, the oxide film attached to the surface of the lead terminal 1b is scraped off. In this way, the lead terminals 1b of the semiconductor package 1 are surely brought into contact with the leaf springs 3 of the contact device, whereby the characteristic test of the semiconductor package 1 is performed.

【0006】しかしながら、上記した方式のコンタクト
装置にあっては、半導体パッケージ1の開発が進むにつ
れ、以下のような問題点があった。たとえば、近年の半
導体パッケージ1は高集積化などにともない、リード端
子1bの多ピン化および狭ピッチ化が図られており、こ
れに応じて、コンタクト装置の構造が複雑化するなどの
欠点があった。
However, the contact device of the above-mentioned system has the following problems as the development of the semiconductor package 1 progresses. For example, in recent semiconductor packages 1, the number of pins of lead terminals 1b has been increased and the pitch thereof has been narrowed in accordance with higher integration and the like, and accordingly there is a drawback that the structure of the contact device becomes complicated. It was

【0007】すなわち、リード端子1bの多ピン化およ
び狭ピッチ化は、板ばね3の本数の増加や相互間ピッチ
の減少につながるため、その分、コンタクト装置の組み
立てが複雑になる。
That is, the increase in the number of pins and the reduction in pitch of the lead terminals 1b lead to an increase in the number of leaf springs 3 and a decrease in the mutual pitch, which complicates the assembly of the contact device.

【0008】また、リード端子1bの狭ピッチ化が進む
と、それにともなって板ばね3の相互間隔が減少する
が、板ばね3の相互間隔の減少は板ばね3の幅を狭く
し、強度的な低下を招くことになる。
As the lead terminals 1b become narrower in pitch, the mutual spacing of the leaf springs 3 decreases, but the reduction of the mutual spacing of the leaf springs 3 narrows the width of the leaf springs 3 and increases the strength. It will cause a significant decrease.

【0009】しかも、リード端子1bの狭ピッチ化は、
より高い位置決め精度を必要とすることになり、たとえ
ば図6に示すように、位置決めがうまくいかない場合に
はリード端子1bの変形を起こす可能性が高くなる。
Moreover, the narrow pitch of the lead terminals 1b is
Since higher positioning accuracy is required, as shown in FIG. 6, for example, when the positioning is not successful, the lead terminal 1b is likely to be deformed.

【0010】さらには、上記のコンタクト装置は、樹脂
4の形成に金型を用いるようになっているため、特性試
験を行う半導体パッケージ1の種類ごとに用意されるコ
ンタクト装置の製作時(組み立て)には専用の金型を準
備する必要があり、この金型の開発に費用と時間とを要
するものとなっていた。
Further, since the above-mentioned contact device uses a mold for forming the resin 4, the contact device prepared for each type of the semiconductor package 1 to be subjected to the characteristic test is manufactured (assembled). It was necessary to prepare a dedicated mold for this, and the development of this mold required cost and time.

【0011】[0011]

【発明が解決しようとする課題】上記したように、従来
においては、半導体パッケージの多ピン化および狭ピッ
チ化にともなって構造が複雑化しやすく、また比較的高
価であるなどの問題があった。そこで、この発明は、構
造の簡素化を図ることができ、汎用性が高く、安価な半
導体検査装置を提供することを目的としている。
As described above, conventionally, there have been problems that the structure is apt to be complicated and the cost is relatively high due to the increase in the number of pins of the semiconductor package and the narrowing of the pitch. Therefore, an object of the present invention is to provide a semiconductor inspection device that can be simplified in structure, has high versatility, and is inexpensive.

【0012】[0012]

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体検査装置にあっては、検査時
に、被検査用半導体装置のリード端子が電気的に接続さ
れる電極を基板上に配置してなる構成とされている。
In order to achieve the above object, in a semiconductor inspection apparatus of the present invention, an electrode to which a lead terminal of a semiconductor device to be inspected is electrically connected is a substrate in an inspection. It is arranged on top.

【0013】また、この発明の半導体検査装置にあって
は、半導体装置の電気的検査に用いられるものにおい
て、前記半導体装置が装着される基板と、この基板の表
面に、前記半導体装置のリード端子に付着する酸化膜を
除去するための段差を有して配置された、装着時に前記
半導体装置のリード端子が個々に接触される複数の電極
とから構成されている。
In the semiconductor inspection apparatus of the present invention, which is used for electrical inspection of a semiconductor device, a substrate on which the semiconductor device is mounted and a lead terminal of the semiconductor device on the surface of the substrate are provided. And a plurality of electrodes which are arranged with a step for removing the oxide film attached to the semiconductor device and which are individually brought into contact with the lead terminals of the semiconductor device at the time of mounting.

【0014】[0014]

【作用】この発明は、上記した手段により、基板上に配
置された電極によって半導体装置をコンタクトできるよ
うになるため、多ピン化,狭ピッチ化に適した構造とす
ることが可能となるものである。
According to the present invention, since the semiconductor device can be contacted by the electrode arranged on the substrate by the above means, it is possible to provide a structure suitable for increasing the number of pins and narrowing the pitch. is there.

【0015】[0015]

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図1は、本発明にかかるコンタクト装
置の概略構成を示すものである。すなわち、半導体パッ
ケージの特性試験に用いられるコンタクト装置は、たと
えば上ベース(一部を切り欠いた状態で示す)10と下
ベース20とからなっている。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a schematic configuration of a contact device according to the present invention. That is, the contact device used for the characteristic test of the semiconductor package includes, for example, an upper base (shown in a partially cutaway state) 10 and a lower base 20.

【0016】上ベース10には、上記下ベース20との
位置決め用の穴11が複数形成されているとともに、そ
の略中央部に、特性試験を行う半導体パッケージ(図示
していない)を吸着などにより保持するためのチューブ
装着用の穴12が形成されている。
A plurality of holes 11 for positioning with the lower base 20 are formed in the upper base 10, and a semiconductor package (not shown) to be subjected to a characteristic test is adsorbed or the like at a substantially central portion thereof by means of suction or the like. A tube mounting hole 12 for holding is formed.

【0017】また、上ベース10には、チューブ装着用
の穴12を介して吸着される半導体パッケージを保持す
るための保持部13が設けられ、この保持部13のリー
ド押さえの先端には接触板14が取り付けられている。
Further, the upper base 10 is provided with a holding portion 13 for holding a semiconductor package sucked through the tube mounting hole 12, and a contact plate is provided at the tip of the lead holding portion of the holding portion 13. 14 is attached.

【0018】接触板14は、コンタクトの際に、半導体
パッケージのリード端子のそれぞれに対して均一な力を
加えるためのもので、たとえばウレタンゴムによって形
成されている。
The contact plate 14 is for applying a uniform force to each of the lead terminals of the semiconductor package at the time of contact, and is made of urethane rubber, for example.

【0019】下ベース20には位置決め用のガイドピン
21が設けられ、このガイドピン21が上記上ベース1
0の位置決め用の穴11に挿入されることで、正確な位
置決めが行われる。
A guide pin 21 for positioning is provided on the lower base 20, and the guide pin 21 is used for the upper base 1.
By being inserted into the positioning hole 0 of 0, accurate positioning is performed.

【0020】また、下ベース20には、たとえば基台2
2上に固定されたセラミック基板23が配設されてい
る。セラミック基板23の表面には、上記半導体パッケ
ージのリード端子が個々に電気的に接続(接触)され
る、複数の電極24が配置されている。
The lower base 20 has, for example, a base 2
A ceramic substrate 23 fixed on the substrate 2 is arranged. On the surface of the ceramic substrate 23, a plurality of electrodes 24 to which the lead terminals of the semiconductor package are individually electrically connected (contacted) are arranged.

【0021】特性試験時においては、このセラミック基
板23上の各電極24に、上記上ベース10の保持部1
3で保持されている半導体パッケージのリード端子のそ
れぞれが、上記接触板14を介して押圧される。これに
より、半導体パッケージが図示していない検査装置と電
気的に接続され、所定の検査が行われる。
During the characteristic test, the holding portion 1 of the upper base 10 is attached to each electrode 24 on the ceramic substrate 23.
Each of the lead terminals of the semiconductor package held by 3 is pressed via the contact plate 14. As a result, the semiconductor package is electrically connected to an inspection device (not shown), and a predetermined inspection is performed.

【0022】図2は、上記したセラミック基板23を取
り出して示すものである。セラミック基板23は、平坦
な表面を有するとともに、その周囲に、特性試験を行う
半導体パッケージの、リード端子の幅および相互間ピッ
チにそれぞれ対応して複数の電極24が設けられた構成
とされている。
FIG. 2 shows the above-mentioned ceramic substrate 23 taken out. The ceramic substrate 23 has a flat surface, and a plurality of electrodes 24 are provided around the ceramic substrate 23 so as to correspond to the width of the lead terminals and the mutual pitch of the semiconductor packages to be subjected to the characteristic test. .

【0023】このセラミック基板23は、たとえば基板
材料(ここでは、セラミック)上のそれぞれの電極形成
位置に電極材料を並べ、同時焼結により、簡単に得るこ
とができる。
The ceramic substrate 23 can be easily obtained by, for example, arranging electrode materials at respective electrode forming positions on a substrate material (here, ceramic) and simultaneously sintering.

【0024】このように、半導体パッケージとのコンタ
クトに、セラミック基板23上に電極24が一体的に形
成された基板方式を採用することで、多ピン化や狭ピッ
チ化に容易に対応できるようになる。
As described above, by adopting the substrate system in which the electrodes 24 are integrally formed on the ceramic substrate 23 for the contact with the semiconductor package, it is possible to easily cope with the increase in the number of pins and the reduction in the pitch. Become.

【0025】したがって、従来のソケット方式に比べ、
構造および組み立ての大幅な簡素化が図れるとともに、
リード端子の変形を防止できるなど、安定したコンタク
トが可能となる。
Therefore, compared with the conventional socket system,
The structure and assembly can be greatly simplified,
Stable contact is possible by preventing deformation of the lead terminals.

【0026】一方、セラミック基板23上の各電極24
には、それぞれ半導体パッケージのリード端子の表面に
付着した酸化膜を除去するための段差が設けられるよう
になっている。
On the other hand, each electrode 24 on the ceramic substrate 23
Is provided with a step for removing the oxide film attached to the surface of the lead terminal of the semiconductor package.

【0027】図3は、上記した電極24の構成例を示す
ものである。すなわち、電極24には、たとえば同図
(a)に示すように、無数の半球状の突起25を形成す
ることにより、段差が設けられる。
FIG. 3 shows an example of the structure of the electrode 24 described above. That is, a step is formed on the electrode 24 by forming an infinite number of hemispherical protrusions 25 as shown in FIG.

【0028】または、たとえば同図(b)に示すよう
に、断面が三角形となる多数の溝26を形成することに
より、段差が設けられる。もしくは、たとえば同図
(c)に示すように、縦および横方向に複数の溝27を
形成することにより、段差が設けられる。
Alternatively, for example, as shown in FIG. 2B, a step is provided by forming a large number of grooves 26 having a triangular cross section. Alternatively, for example, as shown in FIG. 7C, a step is provided by forming a plurality of grooves 27 in the vertical and horizontal directions.

【0029】上記電極24上の段差は、いずれも、周知
のエッチング技術を用いることにより簡単に形成でき
る。このような構成のコンタクト装置においては、ま
ず、半導体パッケージが吸着されることにより上ベース
10の保持部13によって保持され、それぞれのリード
端子の先端が保持部13の接触板14に接触される。こ
のとき、たとえば半導体パッケージの、セラミック基板
23に対する位置決めが図示していない光学的手段を用
いて行われる。
Any of the steps on the electrode 24 can be easily formed by using a well-known etching technique. In the contact device having such a structure, first, the semiconductor package is sucked and held by the holding portion 13 of the upper base 10, and the tips of the respective lead terminals are brought into contact with the contact plate 14 of the holding portion 13. At this time, for example, the positioning of the semiconductor package with respect to the ceramic substrate 23 is performed using an optical means (not shown).

【0030】この後、上記上ベース10が徐々に降下さ
れることにより、上ベース10の位置決め用の穴11に
下ベース20のガイドピン21が挿入されて、上ベース
10と下ベース20の正確な位置決めが行われる。
After that, by gradually lowering the upper base 10, the guide pin 21 of the lower base 20 is inserted into the positioning hole 11 of the upper base 10, and the upper base 10 and the lower base 20 are accurately aligned. Positioning is performed.

【0031】さらに、上ベース10の降下により、半導
体パッケージの各リード端子とセラミック基板23上の
各電極24とが個々に接触される。そして、その接触の
際に、リード端子のそれぞれが上記接触板14によって
電極24のそれぞれに押し付けられることにより、電極
24上の段差によってリード端子に付着した酸化膜が除
去されて、良好なコンタクトが行われる。
Further, when the upper base 10 is lowered, each lead terminal of the semiconductor package and each electrode 24 on the ceramic substrate 23 are individually brought into contact with each other. Then, at the time of the contact, each of the lead terminals is pressed against each of the electrodes 24 by the contact plate 14, whereby the oxide film attached to the lead terminals is removed by the step on the electrode 24, and a good contact is obtained. Done.

【0032】上記したように、セラミック基板上に配置
された電極によって半導体パッケージをコンタクトでき
るようにしている。すなわち、セラミック基板上に電極
を配置し、このセラミック基板上の電極を用いて半導体
パッケージのリード端子を電気的に接続するようにして
いる。これにより、従来のソケット方式に代えて、半導
体パッケージのリード端子が電気的に接続される電極を
セラミック基板上に配置した基板方式を採用できるよう
になるため、多ピン化,狭ピッチ化に適した構造とする
ことが可能となる。したがって、構造の簡素化を図るこ
とができるとともに、強度の低下や位置決め不良による
リード端子の変形を防止できるなど、多ピン化や狭ピッ
チ化に容易に対応でき、非常に汎用性の高いものとする
ことができる。
As described above, the semiconductor package can be contacted by the electrodes arranged on the ceramic substrate. That is, the electrodes are arranged on the ceramic substrate, and the lead terminals of the semiconductor package are electrically connected using the electrodes on the ceramic substrate. As a result, instead of the conventional socket method, it is possible to adopt a board method in which electrodes to which lead terminals of a semiconductor package are electrically connected are arranged on a ceramic board, which is suitable for increasing the number of pins and narrowing the pitch. It is possible to have a different structure. Therefore, the structure can be simplified, and the lead terminals can be prevented from being deformed due to a decrease in strength or a positioning error. can do.

【0033】しかも、組み立ての際に金型を必要としな
いため、金型の開発にかかる費用や時間が不要となるな
ど、安価に構成できるようになるものである。なお、上
記実施例においては、基板にセラミックを用いた場合に
ついて説明したが、これに限らず、たとえばガラスエポ
キシを基板として用いることも可能である。
Moreover, since the mold is not required for the assembly, the cost and time required for the development of the mold are unnecessary, and the structure can be inexpensively constructed. In addition, although the case where ceramic is used for the substrate has been described in the above embodiment, the present invention is not limited to this, and glass epoxy, for example, may be used as the substrate.

【0034】この場合、たとえば印刷技術により電極の
パターニングを行うようにすれば良い。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
In this case, the electrodes may be patterned by a printing technique, for example. Of course, various modifications can be made without departing from the scope of the invention.

【0035】[0035]

【発明の効果】以上、詳述したようにこの発明によれ
ば、構造の簡素化を図ることができ、汎用性が高く、安
価な半導体検査装置を提供できる。
As described above in detail, according to the present invention, it is possible to provide a semiconductor inspection device which can be simplified in structure, has high versatility, and is inexpensive.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の一実施例にかかるコンタクト装置の
概略構成を示す斜視図。
FIG. 1 is a perspective view showing a schematic configuration of a contact device according to an embodiment of the present invention.

【図2】同じく、コンタクト装置に用いられるセラミッ
ク基板の構成を概略的に示す斜視図。
FIG. 2 is a perspective view schematically showing the structure of a ceramic substrate used for the contact device.

【図3】同じく、セラミック基板上に配置される電極の
例を示す構成図。
FIG. 3 is a configuration diagram similarly showing an example of electrodes arranged on a ceramic substrate.

【図4】従来技術とその問題点を説明するために示すコ
ンタクト装置の側断面図。
FIG. 4 is a side sectional view of a contact device shown for explaining the related art and its problems.

【図5】同じく、半導体パッケージのリード端子とコン
タクト装置の板ばねとの電気的接続について説明するた
めに示す図。
FIG. 5 is a diagram for explaining the electrical connection between the lead terminal of the semiconductor package and the leaf spring of the contact device.

【図6】同じく、位置決め不良によるリード端子の変形
について説明するために示す図。
FIG. 6 is a diagram for explaining the deformation of the lead terminal due to a positioning error.

【符号の説明】[Explanation of symbols]

10…上ベース、20…下ベース、23…セラミック基
板、24…電極、25…突起、26,27…溝。
10 ... Upper base, 20 ... Lower base, 23 ... Ceramic substrate, 24 ... Electrode, 25 ... Protrusion, 26, 27 ... Groove.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 検査時に、被検査用半導体装置のリード
端子が電気的に接続される電極を基板上に配置してなる
ことを特徴とする半導体検査装置。
1. A semiconductor inspecting device, wherein electrodes for electrically connecting lead terminals of a semiconductor device to be inspected are arranged on a substrate during inspection.
【請求項2】 前記基板上に配置された電極には、前記
被検査用半導体装置のリード端子に付着した酸化膜を除
去するための段差が設けられていることを特徴とする請
求項1に記載の半導体検査装置。
2. The electrode provided on the substrate is provided with a step for removing an oxide film attached to a lead terminal of the semiconductor device to be inspected. The semiconductor inspection device described.
【請求項3】 前記基板上に配置された電極には、前記
被検査用半導体装置のリード端子に付着した酸化膜を除
去するための突起が形成されていることを特徴とする請
求項1に記載の半導体検査装置。
3. The electrode arranged on the substrate is provided with a protrusion for removing an oxide film attached to a lead terminal of the semiconductor device to be inspected. The semiconductor inspection device described.
【請求項4】 前記基板上に配置された電極には、前記
被検査用半導体装置のリード端子に付着した酸化膜を除
去するための溝が形成されていることを特徴とする請求
項1に記載の半導体検査装置。
4. An electrode arranged on the substrate is provided with a groove for removing an oxide film attached to a lead terminal of the semiconductor device to be inspected. The semiconductor inspection device described.
【請求項5】 半導体装置の電気的検査に用いられる半
導体検査装置において、 前記半導体装置が装着される基板と、 この基板の表面に、前記半導体装置のリード端子に付着
する酸化膜を除去するための段差を有して配置された、
装着時に前記半導体装置のリード端子が個々に接触され
る複数の電極とを具備したことを特徴とする半導体検査
装置。
5. A semiconductor inspection device used for electrical inspection of a semiconductor device, wherein a substrate on which the semiconductor device is mounted and an oxide film attached to a lead terminal of the semiconductor device on a surface of the substrate are removed. Arranged with a step of
A semiconductor inspecting device, comprising: a plurality of electrodes that individually contact the lead terminals of the semiconductor device when mounted.
JP1623094A 1994-02-10 1994-02-10 Semiconductor testing apparatus Pending JPH07226427A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1623094A JPH07226427A (en) 1994-02-10 1994-02-10 Semiconductor testing apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1623094A JPH07226427A (en) 1994-02-10 1994-02-10 Semiconductor testing apparatus

Publications (1)

Publication Number Publication Date
JPH07226427A true JPH07226427A (en) 1995-08-22

Family

ID=11910755

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1623094A Pending JPH07226427A (en) 1994-02-10 1994-02-10 Semiconductor testing apparatus

Country Status (1)

Country Link
JP (1) JPH07226427A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11258269A (en) * 1998-03-09 1999-09-24 Fujitsu Ltd Contactor for semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11258269A (en) * 1998-03-09 1999-09-24 Fujitsu Ltd Contactor for semiconductor device

Similar Documents

Publication Publication Date Title
KR101106968B1 (en) Contactor, probe card and method of mounting contactor
JP4637400B2 (en) Plane adjustment mechanism of probe contact system
KR100430208B1 (en) Test assembly
US5926027A (en) Apparatus and method for testing a device
WO2000010016A1 (en) Contactor and production method for contactor
KR20120112879A (en) Method to build a wirebond probe card in a many at a time fashion
KR20060028780A (en) Probe card and semiconductor testing device using probe sheet or probe card and semiconductor device producing method
JP4022518B2 (en) Probe contact system having a planar adjustment mechanism
US6297653B1 (en) Interconnect and carrier with resistivity measuring contacts for testing semiconductor components
KR100342015B1 (en) Probe card
US6824395B2 (en) Semiconductor device-socket
JPH07226427A (en) Semiconductor testing apparatus
JP2559242B2 (en) Probe card
US20220149555A1 (en) Contactor block of self-aligning vertical probe card and manufacturing method therefor
JPS63302377A (en) Apparatus for inspecting circuit board
CN218037201U (en) Chip testing device
KR100782167B1 (en) Probe card for testing ic
JP3018064B2 (en) Contact device and manufacturing method thereof
JP2005127961A (en) Substrate for tests and test equipment with its use
JP4334684B2 (en) Substrate inspection sensor and substrate inspection apparatus
JPH1116961A (en) Metallic material having bent part, molding thereof, contact probe using above metallic material and manufacture thereof
JPH08136601A (en) Wiring testing jig for back board
KR101736161B1 (en) Jig for micro contact array assembly
JP2998751B1 (en) Ball mounting jig and method
KR200319202Y1 (en) Needle assembly of probe card