JPH07221304A - Mos device and its manufacture - Google Patents
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- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＭＯＳ構造を有するＭＯ
Ｓデバイス及びその製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to an MO having a MOS structure.
The present invention relates to an S device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】超ＬＳＩに用いられるＭＯＳ（ｍｅｔａ
ｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイ
スにおいては、基板として通常、（１００）面のシリコ
ン基板が使用されている。これは、通常のＭＯＳデバイ
ス製造プロセスでは、酸化膜／半導体界面の欠陥である
界面準位が（１００）面のシリコン基板で最少となるた
めである。一方、素子の微細化にともない界面の微妙な
凹凸であるマイクロラフネスが最近問題となってきてい
る。マイクロラフネスとは基板面と異なる面が表面に数
原子層出現し、階段状のステップを形成したりピラミッ
ド状の突起を形成したりするものである。マイクロラフ
ネスはＭＯＳＦＥＴのゲート部界面近傍を移動するキャ
リアを散乱し、移動度低下、固有雑音発生の原因とな
る。これらの点から界面マイクロラフネスの低減すなわ
ち界面の平坦化が急務である。そして、酸化膜／シリコ
ン界面の平坦化には酸化膜形成前のシリコン基板におけ
る表面の平坦化が必須である。2. Description of the Related Art MOS (meta) used in VLSI
In the l-oxide-semiconductor device, a (100) plane silicon substrate is usually used as a substrate. This is because in the normal MOS device manufacturing process, the interface level, which is a defect at the oxide film / semiconductor interface, is minimized in the (100) plane silicon substrate. On the other hand, with the miniaturization of devices, microroughness, which is a subtle unevenness of the interface, has recently become a problem. The microroughness is that a surface different from the substrate surface appears on the surface of several atomic layers to form stepwise steps or pyramidal protrusions. The microroughness scatters carriers moving near the interface of the gate portion of the MOSFET, which causes a decrease in mobility and generation of specific noise. From these points, there is an urgent need to reduce the interface microroughness, that is, to flatten the interface. Further, in order to flatten the oxide film / silicon interface, it is essential to flatten the surface of the silicon substrate before forming the oxide film.
【０００３】[0003]
【発明が解決しようとする課題】しかし、シリコン基板
の表面の平坦化は（１１１）面については薬液処理によ
って可能であるが、（１００）面についてはその手法が
確立されていないのが現状である。つまり、シリコン表
面の平坦化はふっ化アンモニウム溶液によるエッチング
の異方性を利用する（参考文献：Ａｐｐｌ．Ｐｈｙｓ．
Ｌｅｔｔ．５６（７），６５６，１９９０）。シリコン
の（１１１）面は（１００）面に比べて原子の面密度が
高いためエッチングの進行が遅い。このためシリコンの
（１１１）面上のマイクロラフネス部では基板と異なる
面が速くエッチングされ、基板面である（１１１）面が
残り、表面の平坦化が達成される。しかしながら、この
方法ではシリコンの（１００）面の平坦化は原理的に難
しい。However, although the surface of the silicon substrate can be flattened by chemical treatment on the (111) plane, the method has not been established for the (100) plane under the present circumstances. is there. That is, the flattening of the silicon surface utilizes the anisotropy of etching with an ammonium fluoride solution (Reference: Appl. Phys.
Lett. 56 (7), 656, 1990). Since the (111) plane of silicon has a higher areal density of atoms than the (100) plane, the progress of etching is slow. Therefore, in the micro-roughness portion on the (111) plane of silicon, the surface different from the substrate is etched quickly, and the (111) plane that is the substrate surface remains, and the surface is flattened. However, it is theoretically difficult to flatten the (100) plane of silicon by this method.
【０００４】このように、シリコンの表面の平坦化は
（１１１）面についてのみ確立されているが、この手法
は現状一般的に基板として使われる（１００）面のシリ
コン基板へは応用できない。As described above, the planarization of the surface of silicon is established only for the (111) plane, but this method cannot be applied to the (100) plane silicon substrate which is generally used as a substrate at present.
【０００５】そこで、この発明の目的は、（１００）面
のシリコン基板を用いたＭＯＳデバイスにおいてシリコ
ン表面の平坦化が可能であり、キャリアの移動度の向上
や固有雑音の低減を図ることができるＭＯＳデバイス及
びその製造方法を提供することにある。Therefore, an object of the present invention is to flatten the silicon surface in a MOS device using a (100) plane silicon substrate, thereby improving carrier mobility and reducing intrinsic noise. An object is to provide a MOS device and a manufacturing method thereof.
【０００６】[0006]
【課題を解決するための手段】請求項１に記載の発明
は、（１００）面のシリコン基板の表面にゲート酸化膜
を配置するとともにその上にゲート電極を配置し、か
つ、ゲート電極の下方のシリコン基板をチャネル領域と
したＭＯＳデバイスであって、前記シリコン基板のチャ
ネル領域に、（１１１）面を側面としたＶ字型の溝をキ
ャリア移動方向に延設したＭＯＳデバイスをその要旨と
する。According to a first aspect of the present invention, a gate oxide film is arranged on a surface of a (100) plane silicon substrate, a gate electrode is arranged on the gate oxide film, and a gate oxide film is formed below the gate electrode. The MOS device having a silicon substrate as a channel region, the gist of which is a MOS device in which a V-shaped groove having a (111) face as a side surface is extended in the carrier movement direction in the channel region of the silicon substrate. .
【０００７】請求項２に記載の発明は、（１００）面の
シリコン基板におけるチャネル形成領域に、キャリア移
動方向に延びる帯状のマスク材を形成する第１工程と、
前記マスク材にて前記シリコン基板をマスクした状態で
異方性エッチング液により前記シリコン基板をエッチン
グして前記シリコン基板のチャネル形成領域に、（１１
１）面を側面としたＶ字型の溝をキャリア移動方向に延
設する第２工程と、前記マスク材を除去した後、平坦化
処理により前記溝の側面を平坦化する第３工程と、チャ
ネル形成領域にゲート酸化膜を配置するとともにその上
にゲート電極を配置する第４工程とを備えたＭＯＳデバ
イスの製造方法をその要旨とする。According to a second aspect of the present invention, a first step of forming a belt-shaped mask material extending in the carrier movement direction in a channel formation region of a (100) plane silicon substrate,
In a state where the silicon substrate is masked by the mask material, the silicon substrate is etched with an anisotropic etching solution to form a channel formation region of the silicon substrate (11
1) A second step of extending a V-shaped groove having a surface as a side surface in the carrier movement direction, and a third step of removing the mask material and flattening the side surface of the groove by a flattening process. A gist is a method of manufacturing a MOS device, which includes a fourth step of disposing a gate oxide film in a channel formation region and disposing a gate electrode thereon.
【０００８】請求項３に記載の発明は、請求項２に記載
の発明における平坦化処理を、ふっ化アンモニウム溶液
によるエッチングとしたＭＯＳデバイスの製造方法をそ
の要旨とする。The third aspect of the present invention has as its gist a method for manufacturing a MOS device, in which the planarization treatment in the second aspect of the invention is etching with an ammonium fluoride solution.
【０００９】[0009]
【作用】請求項１に記載の発明は、シリコン基板のチャ
ネル領域に、（１１１）面を側面としたＶ字型の溝がキ
ャリア移動方向に延設される。この溝は（１１１）面を
側面としているので、ふっ化アンモニウム溶液を用いた
エッチング等の平坦化処理により平坦化できる。よっ
て、チャネル領域を流れるキャリアは表面マイクロラフ
ネスによる散乱を受けない。According to the first aspect of the present invention, a V-shaped groove having the (111) plane as a side surface is provided in the channel region of the silicon substrate so as to extend in the carrier movement direction. Since this groove has the (111) plane as its side surface, it can be flattened by a flattening treatment such as etching using an ammonium fluoride solution. Therefore, the carriers flowing in the channel region are not scattered by the surface microroughness.
【００１０】請求項２に記載の発明は、第１工程により
（１００）面のシリコン基板におけるチャネル形成領域
に、キャリア移動方向に延びる帯状のマスク材が形成さ
れ、第２工程によりマスク材にてシリコン基板をマスク
した状態で異方性エッチング液によりシリコン基板がエ
ッチングされてシリコン基板のチャネル形成領域に、
（１１１）面を側面としたＶ字型の溝がキャリア移動方
向に延設される。さらに、第３工程によりマスク材が除
去された後、平坦化処理により溝の側面が平坦化され、
第４工程によりチャネル形成領域にゲート酸化膜が配置
されるとともにその上にゲート電極が配置される。その
結果、請求項１に記載のＭＯＳデバイスが製造される。According to a second aspect of the present invention, a strip-shaped mask material extending in the carrier movement direction is formed in the channel forming region of the silicon substrate of the (100) plane by the first step, and the mask material is formed by the second step. While the silicon substrate is masked, the silicon substrate is etched by the anisotropic etching liquid to the channel formation region of the silicon substrate,
A V-shaped groove having the (111) plane as a side surface is extended in the carrier movement direction. Further, after the mask material is removed in the third step, the side surface of the groove is flattened by the flattening process.
By the fourth step, the gate oxide film is arranged in the channel formation region and the gate electrode is arranged thereon. As a result, the MOS device according to claim 1 is manufactured.
【００１１】請求項３に記載の発明は、請求項２に記載
の発明の作用に加え、平坦化処理としてふっ化アンモニ
ウム溶液によるエッチングが行われる。According to a third aspect of the present invention, in addition to the effect of the second aspect of the invention, etching with an ammonium fluoride solution is performed as a flattening treatment.
【００１２】[0012]
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１は本実施例のＭＯＳＦＥＴのゲ
ート部分の斜視図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a perspective view of the gate portion of the MOSFET of this embodiment.
【００１３】（１００）面のシリコン基板１の表面に
は、所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２が形成さ
れている。ＬＯＣＯＳ酸化膜２の無いシリコン基板１の
露出部には、ソース領域３とドレイン領域４との間に挟
まれたチャネル領域が形成されている。このチャネル領
域はシリコン基板１の（１１０）方向に延設されてい
る。又、このチャネル領域に、（１１１）面を側面とし
たＶ字型の溝５がキャリア移動方向に延設されている。
この溝５は等間隔にて４つ形成され、この４つの溝５に
よりチャネル領域はその断面が鋸刃状となっている。
又、Ｖ字型の溝５の側面はふっ化アンモニウム溶液によ
るエッチングにより平坦化されている。A LOCOS oxide film 2 is formed on the surface of the (100) surface of the silicon substrate 1 at a predetermined interval W. A channel region sandwiched between the source region 3 and the drain region 4 is formed in the exposed portion of the silicon substrate 1 without the LOCOS oxide film 2. This channel region extends in the (110) direction of the silicon substrate 1. Further, in this channel region, a V-shaped groove 5 having a (111) plane as a side surface is provided extending in the carrier movement direction.
Four grooves 5 are formed at equal intervals, and the four grooves 5 make the channel region have a saw-tooth cross section.
The side surface of the V-shaped groove 5 is flattened by etching with an ammonium fluoride solution.
【００１４】シリコン基板１の表面におけるチャネル領
域上にはゲート酸化膜としてのシリコン酸化膜６が形成
されるとともに、そのシリコン酸化膜６上にゲート電極
７が配置されている。A silicon oxide film 6 as a gate oxide film is formed on the channel region on the surface of the silicon substrate 1, and a gate electrode 7 is arranged on the silicon oxide film 6.
【００１５】次に、このＭＯＳＦＥＴの製造方法を説明
する。図２に示すように、（１００）面のシリコン基板
１の表面に、所定の間隔Ｗを隔ててＬＯＣＯＳ酸化膜２
を形成する。そして、ＬＯＣＯＳ酸化膜２の無いシリコ
ン基板１の露出部（チャネル形成領域）に、薄いシリコ
ン酸化膜を形成するとともに、この酸化膜をパターニン
グし、図２のようなキャリア移動方向に延びる帯状のシ
リコン酸化膜８（マスク材）を形成する。Next, a method of manufacturing this MOSFET will be described. As shown in FIG. 2, the LOCOS oxide film 2 is formed on the surface of the (100) plane silicon substrate 1 at a predetermined distance W.
To form. Then, a thin silicon oxide film is formed on the exposed portion (channel forming region) of the silicon substrate 1 where the LOCOS oxide film 2 is not formed, and the oxide film is patterned to form a strip of silicon extending in the carrier movement direction as shown in FIG. The oxide film 8 (mask material) is formed.
【００１６】このように、ゲート酸化工程直前に帯状の
シリコン酸化膜８（マスク材）を形成する。引き続き、
図３に示すように、シリコン基板１を水酸化カリウム
（ＫＯＨ）、水酸化テトラメチルアンモニウム水溶液
（ＴＭＡＨ：（ＣＨ3) 4ＮＯＨ）のような異方性エッチ
ング液を用いてエッチングする。このとき、シリコンの
（１００）面はエッチングの進行が速いが、（１１１）
面では進行が遅いため、図３のように側面を（１１１）
面としたＶ字状の溝５が形成される。この際、例えば、
チャネル幅（ゲート幅）Ｗを１０μｍ、溝５の本数を４
本、シリコン酸化膜８（マスク材）の幅を０．５μｍと
した場合、溝５の側面と基板表面のなす角が５５°であ
るので、幾何学的な考察より溝深さは３．１８μｍとな
る。さらに、エッチング溶液としてＴＭＡＨを用いた場
合、濃度２２ｗｔ％、温度９０℃で（１００）面のエッ
チングレートは０．５μｍ／ｍｉｎ．であるため、完全
にＶ字型の溝５を形成するには６．３６分必要である。
しかし、このときＶ字型の溝５の先端が鋭角になると電
界集中により酸化膜の信頼性が低下することが懸念され
るため、エッチングを途中でストップし、底部の（１０
０）面が多少残るようエッチング時間を短めに調整す
る。Thus, the band-shaped silicon oxide film 8 (mask material) is formed immediately before the gate oxidation step. Continuing,
As shown in FIG. 3, the silicon substrate 1 is etched using an anisotropic etching solution such as potassium hydroxide (KOH) and tetramethylammonium hydroxide aqueous solution (TMAH: (CH 3 ) 4 NOH). At this time, the etching of the (100) surface of silicon progresses rapidly, but (111)
Since the progress is slow on the surface, the side surface is (111) as shown in Fig. 3.
A V-shaped groove 5 having a surface is formed. At this time, for example,
Channel width (gate width) W is 10 μm, and the number of grooves 5 is 4
When the width of the silicon oxide film 8 (mask material) is 0.5 μm, the angle formed between the side surface of the groove 5 and the substrate surface is 55 °, and therefore the groove depth is 3.18 μm from a geometrical consideration. Becomes Further, when TMAH is used as the etching solution, the etching rate of the (100) plane is 0.5 μm / min. Therefore, it takes 6.36 minutes to form the V-shaped groove 5 completely.
However, at this time, if the tip of the V-shaped groove 5 becomes an acute angle, the electric field concentration may reduce the reliability of the oxide film. Therefore, the etching is stopped halfway and the bottom (10
0) The etching time is adjusted to be short so that some of the surface remains.
【００１７】続いて、図４に示すように、希ふっ酸溶液
によりシリコン酸化膜８（マスク材）をエッチング除去
した後、ふっ化アンモニウム溶液（ＮＨ4 Ｆ）によるエ
ッチングにより溝５の側面の（１１１）面を平坦化す
る。これにより、原子オーダで平坦なシリコン表面が得
られる。Subsequently, as shown in FIG. 4, the silicon oxide film 8 (mask material) is removed by etching with a dilute hydrofluoric acid solution, and then the side surface of the groove 5 is etched by etching with an ammonium fluoride solution (NH 4 F). 111) surface is flattened. As a result, a flat silicon surface of atomic order is obtained.
【００１８】その後、図５に示すように、熱酸化または
ＣＶＤによりシリコン基板１の表面におけるチャネル形
成領域上にゲート酸化膜としてのシリコン酸化膜６を形
成する。さらに、図１に示すように、シリコン酸化膜６
上にゲート電極７を配置する。さらに、ソース領域３お
よびドレイン領域４を形成する。このように、一連のＬ
ＳＩ製造プロセスによりＭＯＳＦＥＴが作製される。Thereafter, as shown in FIG. 5, a silicon oxide film 6 as a gate oxide film is formed on the channel formation region on the surface of the silicon substrate 1 by thermal oxidation or CVD. Further, as shown in FIG.
The gate electrode 7 is arranged above. Further, the source region 3 and the drain region 4 are formed. Thus, a series of L
A MOSFET is manufactured by the SI manufacturing process.
【００１９】このように製造されたＭＯＳＦＥＴにおい
ては、ゲート電極７の直下部分でのシリコン基板１の表
面は、（１１１）面であり、かつ、平坦化されている。
キャリアはＶ字型の溝５に沿って移動する。従って、マ
イクロラフネスによるキャリアの散乱を受けないため、
移動度が向上するとともに固有雑音が低減する。In the MOSFET manufactured as described above, the surface of the silicon substrate 1 immediately below the gate electrode 7 is the (111) plane and is flattened.
The carrier moves along the V-shaped groove 5. Therefore, since it is not scattered by carriers due to microroughness,
Mobility is improved and inherent noise is reduced.
【００２０】又、溝５の側面である（１１１）面は、シ
リコン基板１の表面の（１００）面に対して５５°の角
度をとる。従って、チャネル幅（ゲート幅）Ｗを一定値
に固定した場合には、溝５がない場合に比べて１．７３
倍（＝１／ｃｏｓ５５°）表面積が増大する。その結
果、ＭＯＳＦＥＴの固有雑音はゲート面積に反比例する
ため、固有雑音は更に低減する。さらに、電流量は実効
チャネル幅（実効ゲート幅）に比例するために電流量も
増大し電流駆動能力も向上する。The (111) plane which is the side surface of the groove 5 forms an angle of 55 ° with the (100) plane of the surface of the silicon substrate 1. Therefore, when the channel width (gate width) W is fixed to a constant value, 1.73 is obtained as compared with the case where the groove 5 is not provided.
Doubled (= 1 / cos 55 °) surface area increases. As a result, the intrinsic noise of the MOSFET is inversely proportional to the gate area, so that the intrinsic noise is further reduced. Furthermore, since the amount of current is proportional to the effective channel width (effective gate width), the amount of current also increases and the current driving capability also improves.
【００２１】さらには、実効的なチャネル幅（ゲート
幅）を変更しない場合には、Ｗは１／１．７３に縮小さ
れるため回路内でのチャネル領域の占有面積は１／１．
７３に減少し回路設計の自由度が増大する。これは素子
特性を維持したまま素子を微細化したのと同等の効果で
あり微細化の効果もあるといえる。Furthermore, when the effective channel width (gate width) is not changed, W is reduced to 1 / 1.73, so that the occupied area of the channel region in the circuit is 1 / 1.3.
It is reduced to 73 and the degree of freedom in circuit design is increased. This is the same effect as miniaturizing the element while maintaining the element characteristics, and can be said to have the effect of miniaturizing the element.
【００２２】このように本実施例では、（１００）面の
シリコン基板１におけるチャネル形成領域に、キャリア
移動方向に延びる帯状のシリコン酸化膜８（マスク材）
を形成し（第１工程）、シリコン酸化膜８にてシリコン
基板１をマスクした状態で異方性エッチング液によりシ
リコン基板１をエッチングしてシリコン基板１のチャネ
ル形成領域に、（１１１）面を側面としたＶ字型の溝５
をキャリア移動方向に延設し（第２工程）、シリコン酸
化膜８を除去した後、ふっ化アンモニウム溶液を用いた
エッチングによる平坦化処理により溝５の側面を平坦化
し（第３工程）、チャネル形成領域にシリコン酸化膜６
（ゲート酸化膜）を配置するとともにその上にゲート電
極７を配置した（第４工程）。その結果、（１００）面
のシリコン基板１の表面にシリコン酸化膜６を配置する
とともにその上にゲート電極７を配置し、かつ、ゲート
電極７の下方のシリコン基板１をチャネル領域としたＭ
ＯＳＦＥＴであって、シリコン基板１のチャネル領域
に、（１１１）面を側面としたＶ字型の溝５をキャリア
移動方向に延設したＭＯＳＦＥＴが容易に製造される。As described above, in this embodiment, the strip-shaped silicon oxide film 8 (mask material) extending in the carrier movement direction is formed in the channel formation region of the (100) plane silicon substrate 1.
(First step), the silicon substrate 1 is masked with the silicon oxide film 8 and the silicon substrate 1 is etched with an anisotropic etching solution to form a channel formation region of the silicon substrate 1 on the (111) plane. V-shaped groove 5 on the side
Are extended in the carrier movement direction (second step), the silicon oxide film 8 is removed, and then the side surface of the groove 5 is flattened by a flattening process by etching with an ammonium fluoride solution (third step) to form a channel. Silicon oxide film 6 in the formation area
(Gate oxide film) is arranged and the gate electrode 7 is arranged thereon (fourth step). As a result, the silicon oxide film 6 is arranged on the surface of the (100) plane silicon substrate 1, the gate electrode 7 is arranged thereon, and the silicon substrate 1 below the gate electrode 7 is used as a channel region.
A MOSFET, which is an OSFET, in which a V-shaped groove 5 having a (111) plane as a side surface is extended in the carrier movement direction in the channel region of the silicon substrate 1 is easily manufactured.
【００２３】このＭＯＳＦＥＴにおいては、シリコン基
板１のチャネル領域に、（１１１）面を側面としたＶ字
型の溝５をキャリア移動方向に延設し、ゲート酸化膜／
シリコン界面の平坦化によりチャネル領域を流れるキャ
リアは表面マイクロラフネスによる散乱を受けないため
ドレイン電流に発生する固有雑音の発生が抑制されると
ともにキャリアの移動度が向上する。又、溝５が無い場
合に比べ実効チャネル幅（実効ゲート幅）が増大して電
流駆動能力の増大するとともに、実効チャネル幅（実効
ゲート幅）を固定値とした場合には素子寸法の縮小によ
る回路設計自由度の増大が可能となる。In this MOSFET, a V-shaped groove 5 having a (111) plane as a side surface is provided in the channel region of the silicon substrate 1 so as to extend in the carrier movement direction to form a gate oxide film /
Since the carriers flowing in the channel region are not scattered by the surface microroughness due to the flattening of the silicon interface, the generation of inherent noise in the drain current is suppressed and the carrier mobility is improved. In addition, the effective channel width (effective gate width) is increased and the current driving capability is increased as compared with the case without the groove 5, and when the effective channel width (effective gate width) is set to a fixed value, the element size is reduced. It is possible to increase the degree of freedom in circuit design.
【００２４】さらに、（１１１）面の平坦化処理を、ふ
っ化アンモニウム溶液を用いたエッチングにより行った
ので、確実に平坦化することができる。尚、この発明は
上記実施例に限定されるものではなく、例えば、マスク
材としてはシリコン酸化膜８の他にもレジストやシリコ
ン窒化膜でもよい。Further, since the (111) plane is flattened by etching using an ammonium fluoride solution, it can be surely flattened. The present invention is not limited to the above embodiment, and for example, the mask material may be a resist or a silicon nitride film other than the silicon oxide film 8.
【００２５】又、（１１１）面の平坦化処理はふっ化ア
ンモニウム溶液を用いたエッチングによる処理以外に
も、アルカリ異方性エッチング液等の他の液を用いた処
理であってもよい。Further, the planarization treatment of the (111) plane may be a treatment using another liquid such as an alkali anisotropic etching liquid other than the etching treatment using an ammonium fluoride solution.
【００２６】さらに、Ｖ字型の溝５は上記実施例では４
つ連続した状態（断面が鋸刃状）に形成したが、Ｖ字型
の溝５の個数は限定されず１〜３個あるいは５個以上で
あってもよく、又、Ｖ字型の溝５を複数設けた場合にお
いて連続した状態（断面が鋸刃状）でも非連続状態でも
よい。Further, the V-shaped groove 5 is 4 in the above embodiment.
However, the number of V-shaped grooves 5 is not limited, and may be 1 to 3 or 5 or more, or V-shaped grooves 5 may be formed. In the case where a plurality of are provided, the state may be continuous (saw-tooth cross section) or discontinuous.
【００２７】[0027]
【発明の効果】以上詳述したように請求項１に記載の発
明によれば、（１００）面のシリコン基板を用いたＭＯ
Ｓデバイスにおいてシリコン表面の平坦化が可能であ
り、キャリアの移動度の向上や固有雑音の低減を図るこ
とができる。又、請求項２に記載の発明によれば、請求
項１に記載のデバイスを容易に製造することができる。
さらに、請求項３に記載の発明によれば、請求項２に記
載の発明の作用に加え、（１１１）面の平坦化処理を、
ふっ化アンモニウム溶液を用いたエッチングにより行っ
たので、確実に平坦化することができる。As described above in detail, according to the first aspect of the invention, an MO using a (100) plane silicon substrate is provided.
In the S device, the silicon surface can be flattened, the carrier mobility can be improved, and the intrinsic noise can be reduced. According to the invention described in claim 2, the device described in claim 1 can be easily manufactured.
Furthermore, according to the invention described in claim 3, in addition to the function of the invention described in claim 2, a flattening treatment of the (111) plane is performed.
Since the etching is performed by using the ammonium fluoride solution, the surface can be surely flattened.
【図１】実施例のＭＯＳＦＥＴのゲート部分の斜視図で
ある。FIG. 1 is a perspective view of a gate portion of a MOSFET according to an embodiment.
【図２】ＭＯＳＦＥＴの製造工程を示す斜視図である。FIG. 2 is a perspective view showing the manufacturing process of the MOSFET.
【図３】ＭＯＳＦＥＴの製造工程を示す斜視図である。FIG. 3 is a perspective view showing the manufacturing process of the MOSFET.
【図４】ＭＯＳＦＥＴの製造工程を示す斜視図である。FIG. 4 is a perspective view showing the manufacturing process of the MOSFET.
【図５】ＭＯＳＦＥＴの製造工程を示す斜視図である。FIG. 5 is a perspective view showing the manufacturing process of the MOSFET.
１ シリコン基板 ５ Ｖ字型の溝 ６ ゲート酸化膜としてのシリコン酸化膜 ７ ゲート電極 ８ マスク材としてのシリコン酸化膜 1 silicon substrate 5 V-shaped groove 6 silicon oxide film as a gate oxide film 7 gate electrode 8 silicon oxide film as a mask material
Claims (3)
ート酸化膜を配置するとともにその上にゲート電極を配
置し、かつ、ゲート電極の下方のシリコン基板をチャネ
ル領域としたＭＯＳデバイスであって、 前記シリコン基板のチャネル領域に、（１１１）面を側
面としたＶ字型の溝をキャリア移動方向に延設したこと
を特徴とするＭＯＳデバイス。1. A MOS device in which a gate oxide film is arranged on a surface of a (100) plane silicon substrate, a gate electrode is arranged thereon, and the silicon substrate below the gate electrode is used as a channel region. A MOS device characterized in that a V-shaped groove having a (111) plane as a side surface is provided in the channel region of the silicon substrate so as to extend in the carrier movement direction.
ャネル形成領域に、キャリア移動方向に延びる帯状のマ
スク材を形成する第１工程と、 前記マスク材にて前記シリコン基板をマスクした状態で
異方性エッチング液により前記シリコン基板をエッチン
グして前記シリコン基板のチャネル形成領域に、（１１
１）面を側面としたＶ字型の溝をキャリア移動方向に延
設する第２工程と、 前記マスク材を除去した後、平坦化処理により前記溝の
側面を平坦化する第３工程と、 チャネル形成領域にゲート酸化膜を配置するとともにそ
の上にゲート電極を配置する第４工程とを備えたことを
特徴とするＭＯＳデバイスの製造方法。2. A first step of forming a strip-shaped mask material extending in a carrier movement direction in a channel formation region of a (100) plane silicon substrate, and anisotropically in a state where the silicon substrate is masked by the mask material. Of the silicon substrate by a reactive etchant to form a channel formation region (11
1) A second step of extending a V-shaped groove having a surface as a side surface in the carrier movement direction, and a third step of removing the mask material and flattening the side surface of the groove by a flattening process, A fourth step of disposing a gate oxide film in the channel formation region and disposing a gate electrode on the gate oxide film.
溶液によるエッチングである請求項２に記載のＭＯＳデ
バイスの製造方法。3. The method of manufacturing a MOS device according to claim 2, wherein the planarizing treatment is etching with an ammonium fluoride solution.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1381894A JPH07221304A (en) | 1994-02-07 | 1994-02-07 | Mos device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1381894A JPH07221304A (en) | 1994-02-07 | 1994-02-07 | Mos device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221304A true JPH07221304A (en) | 1995-08-18 |
Family
ID=11843869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1381894A Pending JPH07221304A (en) | 1994-02-07 | 1994-02-07 | Mos device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221304A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375291C (en) * | 2002-04-04 | 2008-03-12 | 国际商业机器公司 | N-FET and P-FET fabrication on the same wafer using different crystal planes for the optimization of carrier transport |
| US7391068B2 (en) | 2005-06-23 | 2008-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017220512A (en) * | 2016-06-06 | 2017-12-14 | 国立研究開発法人物質・材料研究機構 | Triple gate h-diamond misfet and method of manufacturing the same |
-
1994
- 1994-02-07 JP JP1381894A patent/JPH07221304A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100375291C (en) * | 2002-04-04 | 2008-03-12 | 国际商业机器公司 | N-FET and P-FET fabrication on the same wafer using different crystal planes for the optimization of carrier transport |
| US7391068B2 (en) | 2005-06-23 | 2008-06-24 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2017220512A (en) * | 2016-06-06 | 2017-12-14 | 国立研究開発法人物質・材料研究機構 | Triple gate h-diamond misfet and method of manufacturing the same |
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