JPH0721777B2 - Cash memory controller - Google Patents
Cash memory controllerInfo
- Publication number
- JPH0721777B2 JPH0721777B2 JP62041683A JP4168387A JPH0721777B2 JP H0721777 B2 JPH0721777 B2 JP H0721777B2 JP 62041683 A JP62041683 A JP 62041683A JP 4168387 A JP4168387 A JP 4168387A JP H0721777 B2 JPH0721777 B2 JP H0721777B2
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- JP
- Japan
- Prior art keywords
- management page
- cache memory
- register
- access
- section
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、計算機装置に設置されるキャッシュ・メモリ
にアクセスを行なうキャッシュ・メモリ制御装置に関す
るものである。The present invention relates to a cache memory control device for accessing a cache memory installed in a computer system.
＜従来の技術＞ キャッシュ・メモリにアクセスを行なうキャッシュ・メ
モリ制御装置の一般的な構成を第２図に示す。<Prior Art> FIG. 2 shows a general configuration of a cache memory control device for accessing a cache memory.
キャッシュ・メモリ制御装置は、中央処理装置CPU1から
出力された論理アドレスLAをアドレス変換器MMU2にて物
理アドレスPAに変換してアクセスを行なうが、このアド
レス変換を行なうため、遅延時間が生じてアクセス時間
がかかる、また、MMU2がページ管理方式を取りキャッシ
ュ・メモリが直接マッピング方式でキャッシュ・メモリ
の容量が管理ページ・サイズより大きい場合がある等を
考慮して、この図に示すように構成されていた。The cache memory control device performs access by converting the logical address LA output from the central processing unit CPU1 into the physical address PA by the address converter MMU2, but this address conversion causes a delay time and access. Considering that it takes time, and the MMU2 adopts the page management method and the cache memory is the direct mapping method, the capacity of the cache memory may be larger than the management page size. Was there.
尚、MMU2から出力される物理アドレスPAを、キャッシュ
・メモリ側からみた構成を第３図（ａ）に、MMU2側から
みた構成を第３図（ｂ）に示す。The physical address PA output from the MMU2 is shown in FIG. 3 (a) when viewed from the cache memory side, and in FIG. 3 (b) when viewed from the MMU2 side.
即ち、MMU2より出力される物理アドレスPAの内、インデ
ックス部INDEXとページ部pageの重なる部分（管理ペー
ジ部PA′とする）をCPU1がアクセスを行なう毎にレジス
タ３に保持し、次のアクセスの際にはCPU1からの論理ア
ドレスLAのページ・オフセット部OFSとこの管理ページ
部PA′とによってキャッシュ（タグ・メモリ部TAG4）に
アクセスを開始する。That is, in the physical address PA output from the MMU2, the portion where the index portion INDEX and the page portion page overlap (called the management page portion PA ′) is held in the register 3 every time the CPU 1 makes an access, and the next access At this time, access to the cache (tag / memory section TAG4) is started by the page offset section OFS of the logical address LA from the CPU 1 and the management page section PA '.
この時、レジスタ３に保持された管理ページ部PA′と今
回与えられたものとを第１の比較器５で比較し、ページ
・ヒット／ミスを判別する。At this time, the management page unit PA 'held in the register 3 and the one given this time are compared by the first comparator 5 to determine a page hit / miss.
ヒットの場合は、このままアクセスを行ない、TAG4にお
けるヒット／ミスを第２の比較器６で行なう。In the case of a hit, the access is performed as it is, and the hit / miss in TAG4 is performed by the second comparator 6.
ページ・ミスの場合は、マルチプレクサMPX7によりMMU2
で生成された管理ページ部PA′を選択して改めてアクセ
スを行なう。In the case of page miss, MMU2 by multiplexer MPX7
The management page section PA ′ generated in step 1 is selected to access again.
このようにヒット／ミスを判別して、管理ページ部PA′
が前回のアクセスの管理ページ部PA′と一致する場合
は、MMU2でのアドレス変換の遅延時間に影響されず、直
ちにアクセスを行なうことができる。In this way, the hit / miss is discriminated, and the management page section PA '
When is coincident with the management page section PA ′ of the previous access, the access can be performed immediately without being affected by the delay time of the address translation in the MMU2.
しかしながら、この方式にあってはMMU2が管理している
ページにないアクセスが行なわれると、管理ページ部P
A′は不一致になるため、テキスト・セグメント、デー
タ・セグメント、スタック・セグメント等が飛び飛びに
主記憶部に存在するプログラムにあっては、メモリ・ア
クセス速度が遅くなるという問題があった。However, in this method, if an access is made that is not on the page managed by MMU2, the management page section P
Since A'does not match, there is a problem that the memory access speed becomes slow in a program in which a text segment, a data segment, a stack segment, etc. are scattered in the main memory.
＜発明が解決しようとする問題点＞ 本発明が解決しようとする課題は、キャッシュ・メモリ
制御装置のアドレス変換器の管理しているページを越え
たアクセスが頻発するプログラムを実行してもキャッシ
ュ・アクセス速度が落ちないようにすることであり、常
に高速にメモリ・アクセスが行なわれるキャッシュ・メ
モリ制御装置を実現することを目的とする。<Problems to be Solved by the Invention> The problem to be solved by the present invention is that even if a program that frequently accesses over pages managed by the address translator of the cache memory controller is executed, It is an object of the present invention to prevent the access speed from decreasing and to realize a cache memory control device in which memory access is always performed at high speed.
＜問題を解決するための手段＞ 上記した問題を解決した本発明は、前回アクセスを行な
った物理アドレスの管理ページ部を保持し次にアクセス
を行なう場合、論理アドレスを物理アドレスに変換して
いる間に前記管理ページ部と論理アドレスのページ・オ
フセット部を用いてアクセスを開始するキャッシュ・メ
モリ制御装置において、中央処理装置の動作モードの数
に対応した数の管理ページ部レジスタ（31,32）と、前
記中央処理装置の動作モードに応じて対応する前記管理
ページ部レジスタを選択するマルチプレクサ（71）とを
設け、前記中央処理装置の動作モードに応じた前記管理
ページ部レジスタの出力を物理アドレスとしてキャッシ
ュ・メモリをアクセスすることを特徴とするキャッシュ
・メモリ制御装置である。<Means for Solving the Problem> According to the present invention, which solves the above-mentioned problem, the logical address is converted into the physical address when the management page portion of the physical address accessed last time is held and the next access is performed. In the cache memory control device which starts access using the management page section and the page offset section of the logical address in the meantime, the number of management page section registers (31, 32) corresponding to the number of operation modes of the central processing unit And a multiplexer (71) for selecting the corresponding management page section register according to the operation mode of the central processing unit, and the output of the management page section register according to the operation mode of the central processing unit is assigned a physical address. The cache memory control device is characterized in that the cache memory is accessed as.
＜作用＞ 本発明のキャッシュ・メモリ制御装置は、CPUの動作モ
ード数のレジスタを設け、アドレス変換された物理アド
レスのうち、管理ページ部をこれらのレジスタに格納し
CPUの動作モードに応じて各レジスタの出力を物理アド
レスの一部としてキャッシュ・アクセスを行なう。<Operation> The cache memory control device of the present invention is provided with registers for the number of operation modes of the CPU, and stores the management page section in these registers among the address-converted physical addresses.
The output of each register is used as part of the physical address for cache access according to the CPU operation mode.
＜実施例＞ 第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図である。<Embodiment> FIG. 1 is a block diagram of a cache memory control device embodying the present invention.
この図において、第２図に示した従来のキャッシュ・メ
モリ制御装置と同一の符号は同一のものであり、その説
明は省略する。In this figure, the same reference numerals as those of the conventional cache memory control device shown in FIG. 2 are the same, and their explanations are omitted.
本発明のキャッシュ・メモリ制御装置の構成の特徴は、
管理ページ部PA′をラッチするレジスタをCPU1の動作モ
ード分即ち２個、第１のレジスタ31、第２のレジスタ32
を設け、これらのレジスタ31,32を制御するゲート回路g
1,g2を設けるとともに、第1,第２のレジスタ31,32を切
り換える第１のマルチプレクサMPX71、第１のMPX71とMM
U2からの物理アドレスPAを切り換える第２のマルチプレ
クサMPX72を設置したことである。The features of the configuration of the cache memory control device of the present invention are as follows.
There are two registers for latching the management page section PA ′ for the operation mode of the CPU 1, that is, two registers, a first register 31, a second register 32.
And a gate circuit g for controlling these registers 31 and 32.
1, provided with a g 2, first, a first multiplexer MPX71 switching the second register 31 and 32, first MPX71 and MM
The second multiplexer MPX72 that switches the physical address PA from U2 is installed.
ここで、CPU1の動作モードとして、例えばスーパーバイ
ザ／ユーザ・モード、コード／データ・モードが挙げら
れる。Here, examples of the operation mode of the CPU 1 include a supervisor / user mode and a code / data mode.
さて、CPU1がアクセス動作を開始すると、CPU1の動作モ
ード信号Ｍがゲート回路g1,g2に与えられ、該当するレ
ジスタに管理ページ部PA′が格納される。尚、ｅは第1,
第２のレジスタ31,32の書き込み信号である。When the CPU 1 starts the access operation, the operation mode signal M of the CPU 1 is given to the gate circuits g 1 and g 2 , and the management page section PA ′ is stored in the corresponding register. In addition, e is the first
This is a write signal for the second registers 31 and 32.
第１のMPX71は、CPU1からの動作モード信号Ｍにより第
1,第２のレジスタ31,32のどちらかを選択する。例え
ば、CPU1の動作モードがスーパーバイザ・モードであれ
ばゲート回路g1により第１のレジスタ31が選択され、CP
U1がユーザー・モードであればゲート回路g2により第２
のレジスタ32が選択される。The first MPX71 operates in response to the operation mode signal M from the CPU1.
Either the first register 31 or the second register 32 is selected. For example, if the operation mode of the CPU 1 is the supervisor mode, the gate circuit g 1 selects the first register 31,
U1 is the second by the gate circuit g 2 if the user mode
Register 32 of is selected.
第２のMPX72は、第２図のMPX7に対応して同じ機能を有
し、第１のMPX71の出力PA′とMMU2で生成された管理ペ
ージ部（PA）とを切り換える。The second MPX 72 has the same function as the MPX 7 of FIG. 2, and switches the output PA ′ of the first MPX 71 and the management page section (PA) generated by the MMU 2.
第１の比較器５、第２の比較器６は従来の装置と同様の
働きをし、ページ・ヒット／ミス情報、TAG4のヒット／
ミス情報を出力する。The first comparator 5 and the second comparator 6 work in the same manner as the conventional device, and page hit / miss information and TAG4 hit /
Output the error information.
そして、CPU1のアクセス動作が終了する時点で現在出力
されている物理アドレスPAの管理ページ部PA′をその動
作モードに対応するレジスタに格納する。Then, when the access operation of the CPU 1 ends, the management page section PA ′ of the physical address PA currently output is stored in the register corresponding to the operation mode.
このように、レジスタを複数個用意してCPU1の動作モー
ドに応じて管理ページ部PA′を格納するレジスタを選択
するため、前述したテキスト・セグメント、データ・セ
グメント、スタック・セグメント等が飛び飛びに主記憶
部に存在する場合であっても管理ページ部PA′が不一致
となる確率が低くなる。即ち、CPU1が、コード・モード
とデータ・モードの２つのモードで交互にアクセスする
場合であっても、ミスの確率が減少し、キャッシュ・ア
クセス・タイムが小さくなる。As described above, since a plurality of registers are prepared and the register storing the management page section PA ′ is selected according to the operation mode of the CPU 1, the text segment, the data segment, the stack segment, etc. described above are mainly scattered. Even if it exists in the storage section, the probability that the management page section PA 'does not match will be low. That is, even when the CPU 1 alternately accesses the two modes of the code mode and the data mode, the probability of miss decreases and the cache access time decreases.
＜発明の効果＞ 本発明のキャッシュ・メモリ制御装置は、CPUの動作モ
ード数のレジスタを設け、アドレス変換された物理アド
レスのうち、管理ページ部をこれらのレジスタに格納し
CPUの動作モードに応じて各レジスタの出力を物理アド
レスの一部としてキャッシュ・アクセスを行なうので、
アドレス変換器の管理しているページを越えたアクセス
が頻発するプログラムを実行してもキャッシュ・アクセ
ス速度が落ちることなく、常に高速にメモリ・アクセス
が行なわれるキャッシュ・メモリ制御装置を実現するこ
とができる。<Effects of the Invention> The cache memory control device of the present invention is provided with registers for the number of operation modes of the CPU, and stores the management page section in the physical addresses that have undergone address conversion in these registers.
Since the output of each register is used as a part of the physical address for cache access according to the operation mode of the CPU,
It is possible to realize a cache memory control device that always performs high-speed memory access without slowing down the cache access speed even if a program that frequently accesses pages that are managed by the address translator is executed. it can.
第１図は本発明を実施したキャッシュ・メモリ制御装置
の構成ブロック図、第２図は従来のキャッシュ・メモリ
制御装置の構成ブロック図、第３図（ａ），（ｂ）はMM
U2から出力される物理アドレスPAの構成を表わす図であ
る。 １……中央処理装置CPU、 ２……アドレス変換器MMU、３……レジスタ、 31……第１のレジスタ、32……第２のレジスタ、 ４……タグ・メモリ部TAG、 ５……第１の比較器、６……第２の比較器、 ７……マルチプレクサMPX、 71……第１のマルチプレクサMPX、 72……第２のマルチプレクサMPX、 g1,g2……ゲート回路。FIG. 1 is a block diagram of a cache memory control device embodying the present invention, FIG. 2 is a block diagram of a conventional cache memory control device, and FIGS. 3 (a) and 3 (b) are MMs.
It is a figure showing the structure of the physical address PA output from U2. 1 ... Central processing unit CPU, 2 ... Address converter MMU, 3 ... Register, 31 ... First register, 32 ... Second register, 4 ... Tag / memory unit TAG, 5 ... first comparator, 6 ...... second comparator, 7 ...... multiplexer MPX, 71 ...... first multiplexer MPX, 72 ...... second multiplexer MPX, g 1, g 2 ...... gate circuit.
Claims (1)
理ページ部を保持し次にアクセスを行なう場合、論理ア
ドレスを物理アドレスに変換している間に前記管理ペー
ジ部と論理アドレスのページ・オフセット部を用いてア
クセスを開始するキャッシュ・メモリ制御装置におい
て、中央処理装置の動作モードの数に対応した数の管理
ページ部レジスタ（31,32）と、前記中央処理装置の動
作モードに応じて対応する前記管理ページ部レジスタを
選択するマルチプレクサ（71）とを設け、前記中央処理
装置の動作モードに応じた前記管理ページ部レジスタの
出力を物理アドレスとしてキャッシュ・メモリをアクセ
スすることを特徴とするキャッシュ・メモリ制御装置。1. When the management page section of the physical address accessed last time is held and the next access is carried out, the management page section and the page offset section of the logical address are converted while the logical address is converted into the physical address. In the cache memory control device which starts access by using, the number of management page section registers (31, 32) corresponding to the number of operation modes of the central processing unit, and the number corresponding to the operation mode of the central processing unit And a multiplexer (71) for selecting the management page section register, wherein the cache memory is accessed by using the output of the management page section register as a physical address according to the operation mode of the central processing unit. Memory controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (en) | 1987-02-25 | 1987-02-25 | Cash memory controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62041683A JPH0721777B2 (en) | 1987-02-25 | 1987-02-25 | Cash memory controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208144A JPS63208144A (en) | 1988-08-29 |
| JPH0721777B2 true JPH0721777B2 (en) | 1995-03-08 |
Family
ID=12615227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62041683A Expired - Lifetime JPH0721777B2 (en) | 1987-02-25 | 1987-02-25 | Cash memory controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721777B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329629A (en) * | 1989-07-03 | 1994-07-12 | Tandem Computers Incorporated | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558628A (en) * | 1978-06-30 | 1980-01-22 | Fujitsu Ltd | Data processing system |
| JPS59112479A (en) * | 1982-12-17 | 1984-06-28 | Fujitsu Ltd | High speed access system of cache memory |
-
1987
- 1987-02-25 JP JP62041683A patent/JPH0721777B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63208144A (en) | 1988-08-29 |
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