JPH07212217A - Logic circuit - Google Patents
Logic circuitInfo
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- JPH07212217A JPH07212217A JP6017744A JP1774494A JPH07212217A JP H07212217 A JPH07212217 A JP H07212217A JP 6017744 A JP6017744 A JP 6017744A JP 1774494 A JP1774494 A JP 1774494A JP H07212217 A JPH07212217 A JP H07212217A
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- supply line
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- low
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、低電圧で動作可能な
論理回路に関し、特に、動作時は低しきい値の電界効果
トランジスタからなる低しきい値論理回路で高速動作を
実現し、非動作時には高しきい値の電力制御用電界効果
トランジスタをオフすることにより低リーク特性を実現
する論理回路の改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit capable of operating at a low voltage, and in particular, when operating, it realizes high speed operation by a low threshold logic circuit composed of a field effect transistor having a low threshold voltage. The present invention relates to an improvement in a logic circuit that realizes low leakage characteristics by turning off a high-threshold power control field effect transistor during operation.
【０００２】[0002]
【従来の技術】近年、各種電子機器の携帯化の要求に応
えるべく、集積回路の低電圧動作化が進められている。
この種の回路例として、アイ・イー・イー「”１V Hｉg
h-Speed Digital Circuit Technology With 0.5μｍ Mu
lti-Threshold ＣＭＯＳ”Proceedings of ＩＥＥＥ Ａ
ＳＩＣ ＣＯＮＦＥＲＥＮＣＥ PP.186-189,SEPT.199
3.」に示されているＭＴ−ＣＭＯＳ（Multi-Threshold
ＣＭＯＳ）回路を図５に示す。2. Description of the Related Art In recent years, low voltage operation of integrated circuits has been promoted in order to meet the demand for portable electronic devices.
As an example of this kind of circuit, I E E "" 1V Hig
h-Speed Digital Circuit Technology With 0.5μm Mu
lti-Threshold CMOS “Proceedings of IEEE A
SIC CONFERENCE PP.186-189, SEPT.199
MT-CMOS (Multi-Threshold
A CMOS circuit is shown in FIG.
【０００３】同図において、Ｇは論理ゲートであり、低
しきい値のＰチャネルＭＯＳＦＥＴ（ＬＶth−ＰＭＯＳ
ＦＥＴ）・Ｑ３，Ｑ４およびＮチャネルＭＯＳＦＥＴ
（ＬＶth−ＮＭＯＳＦＥＴ）・Ｑ５，Ｑ６により構成さ
れている。論理ゲートＧの電源端子の一方には高電位の
疑似電源線ＶＤＤＶが接続され、他方には低電位の疑似
電源線ＧＮＤＶが接続されている。そして、疑似電源線
ＶＤＤＶと実電源線（高電位）ＶＤＤとの間に高しきい
値のＰチャネルＭＯＳＦＥＴ（ＨＶth−ＰＭＯＳＦＥ
Ｔ：電力制御用ＭＯＳＦＥＴ）・Ｑ１が接続され、疑似
電源線ＧＮＤＶと実電源線ＧＮＤ（低電位：接地電位）
との間に高しきい値のＮチャネルＭＯＳＦＥＴ（ＨＶth
−ＮＭＯＳＦＥＴ：電力制御用ＭＯＳＦＥＴ）・Ｑ２が
接続されている。また、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ
３，Ｑ４のバックゲート（基板電位）は実電源線ＶＤＤ
に接続され、ＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，Ｑ６のバ
ックゲートは実電源線ＧＮＤに接続され、ＨＶth−ＰＭ
ＯＳＦＥＴ・Ｑ１のバックゲートは実電源線ＶＤＤに接
続され、ＨＶth−ＮＭＯＳＦＥＴ・Ｑ２のバックゲート
は実電源線ＧＮＤに接続されている。なお、同図におい
て、ＳＬＡおよびＳＬＢは制御線であり、Ｑ１およびＱ
２のゲートに接続されている。また、論理ゲートＧは、
同様にして複数接続されている。In the figure, G is a logic gate, which is a low threshold P-channel MOSFET (LV th -PMOS).
FET) -Q3, Q4 and N-channel MOSFET
(LV th -NMOSFET) · Q5, Q6. A high potential pseudo power supply line VDDV is connected to one of the power supply terminals of the logic gate G, and a low potential pseudo power supply line GNDV is connected to the other. Then, a high threshold P-channel MOSFET (HV th -PMOSFE) is provided between the pseudo power supply line VDDV and the real power supply line (high potential) VDD.
T: power control MOSFET) .Q1 is connected, and the pseudo power line GNDV and the real power line GND (low potential: ground potential)
And a high threshold N-channel MOSFET (HV th
-NMOSFET: MOSFET for power control) -Q2 is connected. In addition, LV th -PMOSFET Q
The back gates (substrate potential) of Q3 and Q4 are the actual power line VDD.
And the back gates of LV th -NMOSFET Q5 and Q6 are connected to the real power supply line GND, and HV th -PM
The back gate of the OSFET Q1 is connected to the real power supply line VDD, and the back gate of the HV th -NMOSFET Q2 is connected to the real power supply line GND. In the figure, SLA and SLB are control lines, and Q1 and Q
It is connected to the gate of 2. Also, the logic gate G is
Multiple connections are made in the same manner.
【０００４】このＭＴ−ＣＭＯＳ回路では、通常動作
時、ＳＬＡを低電位にし、ＳＬＢを高電位にする。これ
により、Ｑ１およびＱ２が導通し、ＶＤＤＶおよびＧＮ
ＤＶがＶＤＤおよびＧＮＤに接続される。この場合、論
理ゲートＧは低しきい値のＭＯＳＦＥＴ・Ｑ３〜Ｑ６で
構成されているため、１Ｖ程度の低い電源電圧でも高速
に動作することが可能となる。ＨＶth−ＭＯＳＦＥＴ・
Ｑ１，Ｑ２は一般的プロセスで用いられるＶth＝０．５
〜０．７Ｖとする。ＬＶth−ＭＯＳＦＥＴ・Ｑ３〜Ｑ６
は、製造バラツキがあってもノーマリオンにならないよ
うに、Ｖth＝０．２〜０．３Ｖ程度とする。このときの
論理ゲートＧの遅延を図６に示す。論理ゲートをＨＶth
−ＭＯＳＦＥＴで構成した場合、すなわち通常の論理ゲ
ートでは、電源電圧１Ｖ程度の時に急減に遅延が劣化す
る。これに対して、ＬＶth−ＭＯＳＦＥＴのみで構成し
た論理ゲートＧでは、その遅延が緩やかな劣化しか示さ
ない。このため、電源電圧１Ｖ程度において、ＬＶth−
ＭＯＳＦＥＴのみで構成した論理ゲートＧはＨＶth−Ｍ
ＯＳＦＥＴで構成した論理ゲートの３倍以上の速度を示
す。これにより、図５に示したＭＴ−ＣＭＯＳ回路で
は、電源電圧１Ｖ付近での速度特性が、ＨＶth−ＭＯＳ
ＦＥＴで構成した通常の論理ゲートに対し、大幅に改善
されていることが分かる。In this MT-CMOS circuit, during normal operation, SLA is set to low potential and SLB is set to high potential. This causes Q1 and Q2 to conduct, VDDV and GN
DV is connected to VDD and GND. In this case, since the logic gate G is composed of the low threshold MOSFETs Q3 to Q6, it is possible to operate at high speed even with a power supply voltage as low as about 1V. HV th- MOSFET
Q1 and Q2 are Vth = 0.5 used in a general process
~ 0.7V. LV th- MOSFET Q3 to Q6
Is set to about Vth = 0.2 to 0.3V so that normally-on does not occur even if there is a manufacturing variation. The delay of the logic gate G at this time is shown in FIG. Set the logic gate to HV th
In the case of a MOSFET, that is, in a normal logic gate, the delay deteriorates rapidly when the power supply voltage is about 1V. On the other hand, in the logic gate G composed of only the LV th -MOSFET, the delay shows only a gradual deterioration. Therefore, when the power supply voltage is about 1 V, LV th −
The logic gate G composed of only the MOSFET is HV th -M
The speed is more than three times that of the logic gate composed of OSFET. As a result, in the MT-CMOS circuit shown in FIG. 5, the speed characteristic in the vicinity of the power supply voltage of 1 V is HV th -MOS.
It can be seen that this is a great improvement over the normal logic gate configured by the FET.
【０００５】しかし、ＬＶth−ＭＯＳＦＥＴのリーク電
流はＨＶth−ＭＯＳＦＥＴの１０００倍以上となり、非
動作時（スタンバイ時）の消費電流は無視し得なくな
る。すなわち、低しきい値のＭＯＳＦＥＴを使用する場
合、そのスタンバイ時のリーク電流が極めて大きくなる
ことが問題となる。このため、このＭＴ−ＣＭＯＳ回路
では、次のような方法で上述した問題を回避している。
すなわち、スタンバイ時には、ＳＬＡを高電位にし、Ｓ
ＬＢを低電位にし、Ｑ１およびＱ２を遮断することによ
り、論理ゲートＧのＬＶth−ＭＯＳＦＥＴ・Ｑ３〜Ｑ６
で生じるリーク電流をカットする。この場合、ＨＶth−
ＭＯＳＦＥＴ・Ｑ１およびＱ２のみのリーク電流となる
ため、スタンバイ時の電力はＬＶth−ＭＯＳＦＥＴのみ
で構成した回路に対し１／１０００以下となる。このよ
うに、このＭＴ−ＣＭＯＳ回路を用いると、低電源電圧
のときの高速動作とスタンバイ時の低電力を同時に実現
することができるという利点を有する。However, the leak current of the LV th -MOSFET is 1000 times or more that of the HV th -MOSFET, and the current consumption during non-operation (standby) cannot be ignored. That is, when a low threshold MOSFET is used, there is a problem that the leakage current during standby becomes extremely large. Therefore, in this MT-CMOS circuit, the above-mentioned problems are avoided by the following method.
That is, during standby, SLA is set to a high potential and S
By setting LB to a low potential and shutting off Q1 and Q2, the LV th -MOSFET Q3 to Q6 of the logic gate G is formed.
The leakage current generated at is cut. In this case, HV th −
Since only the MOSFETs Q1 and Q2 have a leakage current, the power consumption during standby is 1/1000 or less as compared with the circuit configured by only the LV th -MOSFET. As described above, the use of this MT-CMOS circuit has an advantage that high-speed operation at low power supply voltage and low power consumption at standby can be realized at the same time.
【０００６】ところで、このＭＴ−ＣＭＯＳ回路では、
疑似電源線ＶＤＤＶ，ＧＮＤＶ、疑似電源線ＶＤＤＶ，
ＧＮＤＶと実電源線ＶＤＤ，ＧＮＤとの間に入る電力制
御用ＭＯＳＦＥＴ・Ｑ１，Ｑ２およびそれらの制御線Ｓ
ＬＡ，ＳＬＢが必要となり、そのままでは一般のＣＡＤ
では取り扱うことができない。そこで、図７に示すよう
な、ＭＴ−ＣＭＯＳ対応のスタンダードセル（論理セ
ル）が提案されている。本図は、スタンダードセルＳＬ
０〜ＳＬｎ＋１を配置して、ＭＴ−ＣＭＯＳ回路を構成
した例を示している。本スタンダードセルは、セル内に
電源線ＶＤＤ，ＧＮＤの他に疑似電源線ＶＤＤＶ，ＧＮ
ＤＶや制御線ＳＬＡ，ＳＬＢを有しており、セルを並べ
るだけで自動的にそれらを接続できる構成となってい
る。なお、各セルに電圧を供給するパワーセルＳＬ０，
ＳＬｎ＋１には、制御線ＳＬＡ，ＳＬＢで制御される高
しきい値の電力制御用ＭＯＳＦＥＴ・Ｑ１，Ｑ２が配置
されている。このスタンダードセルを用いると、ＨＶth
−ＭＯＳＦＥＴで構成された通常のＣＭＯＳ論理セルと
同様のレイアウトをすることにより、自動的にＭＴ−Ｃ
ＭＯＳ回路を構成することができる。By the way, in this MT-CMOS circuit,
Pseudo power supply lines VDDV, GNDV, Pseudo power supply lines VDDV,
Power control MOSFETs Q1 and Q2 that enter between GNDV and the actual power supply lines VDD and GND and their control lines S
LA and SLB are required, and as it is general CAD
Can't handle it. Therefore, an MT-CMOS compatible standard cell (logic cell) as shown in FIG. 7 has been proposed. This figure shows the standard cell SL
An example in which an MT-CMOS circuit is configured by arranging 0 to SLn + 1 is shown. This standard cell includes pseudo power supply lines VDDV and GND in addition to the power supply lines VDD and GND in the cell.
It has a DV and control lines SLA and SLB, and can automatically connect them by simply arranging the cells. In addition, the power cells SL0 for supplying a voltage to each cell,
In SLn + 1, high-threshold power control MOSFETs Q1 and Q2 controlled by control lines SLA and SLB are arranged. Using this standard cell, HV th
By automatically laying out the same layout as a normal CMOS logic cell composed of MOSFETs, MT-C
A MOS circuit can be constructed.
【０００７】スタンダードセルＳＬ１〜ＳＬｎはそれぞ
れ論理機能を持った論理ゲートＧ１〜Ｇｎを内蔵してい
る。論理ゲートＧ１〜ＧｎはＬＶth−ＭＯＳＦＥＴで構
成されている。論理ゲートＧ１〜Ｇｎの電源端子の一方
には高電位の疑似電源線ＶＤＤＶが接続され、他方には
低電位の疑似電源線ＧＮＤＶが接続されている。疑似電
源線ＶＤＤＶ，ＧＮＤＶは、実電源線ＶＤＤ，ＧＮＤか
ら、Ｑ１，Ｑ２を介して電流の供給を受ける。また、ス
タンダードセルＳＬ１〜ＳＬｎの保有する実電源線ＶＤ
ＤおよびＧＮＤには、論理ゲートＧ１〜ＧｎにおけるＬ
Ｖth−ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴの基板電位
をとるための基板電位固定用コンタクトＣＴＶおよびＣ
ＴＧが設けられている。The standard cells SL1 to SLn respectively include logic gates G1 to Gn having logical functions. The logic gates G1 to Gn are composed of LV th -MOSFETs. A high potential pseudo power supply line VDDV is connected to one of the power supply terminals of the logic gates G1 to Gn, and a low potential pseudo power supply line GNDV is connected to the other. The pseudo power supply lines VDDV and GNDV are supplied with current from the real power supply lines VDD and GND through Q1 and Q2. In addition, the actual power line VD owned by the standard cells SL1 to SLn
D and GND include L in the logic gates G1 to Gn.
V th -Substrate potential fixing contacts CTV and C for taking the substrate potential of PMOSFET and NMOSFET
TG is provided.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＭＴ−ＣＭＯＳ回路では、スタンダードセル
ＳＬ１〜ＳＬｎ内に実電源線ＶＤＤ，実電源線ＧＮＤ，
疑似電源線ＶＤＤＶ，疑似電源線ＧＮＤＶの４本の配線
が必要となり、スタンダードセルＳＬ１〜ＳＬｎの占有
面積が大きくなる。また、ＨＶth−ＭＯＳＦＥＴで構成
された通常のＣＭＯＳ論理セルは電源線，ＧＮＤ線のみ
からなるため、このＣＭＯＳ論理セルを用いた回路レイ
アウトをそのままＭＴ−ＣＭＯＳ回路へ応用することが
できず、設計効率が悪化する。However, in such a conventional MT-CMOS circuit, the real power supply line VDD, the real power supply line GND, and the real power supply line GND are provided in the standard cells SL1 to SLn.
Four wires, the pseudo power supply line VDDV and the pseudo power supply line GNDV, are required, and the occupied area of the standard cells SL1 to SLn becomes large. Further, since a normal CMOS logic cell composed of HV th -MOSFET is composed of only a power supply line and a GND line, the circuit layout using this CMOS logic cell cannot be applied to the MT-CMOS circuit as it is, and the design Efficiency deteriorates.
【０００９】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、論理セルの
低面積化を図ることができ、また設計効率が悪化するこ
とのない論理回路を提供することにある。The present invention has been made in order to solve such a problem, and an object of the present invention is to reduce the area of a logic cell and to prevent the design efficiency from deteriorating. To provide.
【００１０】[0010]
【課題を解決するための手段】このような目的を達成す
るために、本発明は、低しきい値のＰチャネルおよびＮ
チャネル形の電界効果トランジスタからなる低しきい値
論理回路と、この低しきい値論理回路の電源端子の一方
および他方に接続された第１および第２の疑似電源線
と、第１の疑似電源線と第１の実電源線との間に接続さ
れた高しきい値の第１の電界効果トランジスタと、第２
の疑似電源線と第２の実電源線との間に接続された高し
きい値の第２の電界効果トランジスタとを備えた論理回
路において、低しきい値論理回路におけるＰチャネル形
の電界効果トランジスタのバックゲートを第１の疑似電
源線に接続するようにし、低しきい値論理回路における
Ｎチャネル形の電界効果トランジスタのバックゲートを
第２の疑似電源線に接続するようにしたものである。To achieve these objects, the present invention provides a low threshold P channel and N channel.
A low threshold logic circuit composed of a channel type field effect transistor, first and second pseudo power supply lines connected to one and the other of power supply terminals of the low threshold logic circuit, and a first pseudo power supply. A high threshold first field effect transistor connected between the line and the first actual power line;
P-channel field effect in a low-threshold logic circuit in a logic circuit including a high-threshold second field-effect transistor connected between the pseudo power-source line and the second real power-source line The back gate of the transistor is connected to the first pseudo power supply line, and the back gate of the N-channel field effect transistor in the low threshold logic circuit is connected to the second pseudo power supply line. .
【００１１】[0011]
【作用】したがってこの発明によれば、低しきい値論理
回路におけるＰチャネル形の電界効果トランジスタおよ
びＮチャネル形の電界効果トランジスタの基板電位が、
第１の疑似電源線および第２の疑似電源線よりとられ
る。Therefore, according to the present invention, the substrate potentials of the P-channel field effect transistor and the N-channel field effect transistor in the low threshold logic circuit are
Taken from the first pseudo power line and the second pseudo power line.
【００１２】[0012]
【実施例】以下、本発明を実施例に基づき詳細に説明す
る。図１はこの発明の一実施例を示す図である。同図に
おいて、Ｇは論理ゲートであり、ＬＶth−ＰＭＯＳＦＥ
Ｔ・Ｑ３，Ｑ４およびＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，
Ｑ６により構成されている。論理ゲートＧの電源端子の
一方には高電位の疑似電源線ＶＤＤＶが接続され、他方
には低電位の疑似電源線ＧＮＤＶが接続されている。そ
して、疑似電源線ＶＤＤＶと実電源線ＶＤＤとの間にＨ
Ｖth−ＰＭＯＳＦＥＴ・Ｑ１が接続され、疑似電源線Ｇ
ＮＤＶと実電源線ＧＮＤとの間にＨＶth−ＮＭＯＳＦＥ
Ｔ・Ｑ２が接続されている。EXAMPLES The present invention will now be described in detail based on examples. FIG. 1 is a diagram showing an embodiment of the present invention. In the figure, G is a logic gate, and LV th -PMOSFE
T · Q3, Q4 and LV th −NMOSFET · Q5
It is composed of Q6. A high potential pseudo power supply line VDDV is connected to one of the power supply terminals of the logic gate G, and a low potential pseudo power supply line GNDV is connected to the other. Then, H is placed between the pseudo power line VDDV and the real power line VDD.
V th -PMOSFET Q1 is connected, and the pseudo power supply line G
HV th −NMOSFE between NDV and actual power supply line GND
T / Q2 is connected.
【００１３】ここで、図５に示した従来の回路と異なる
点は、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ３，Ｑ４のバックゲ
ートが実電源線ＶＤＤではなく、疑似電源線ＶＤＤＶに
接続され、ＬＶth−ＮＭＯＳＦＥＴ・Ｑ５，Ｑ６のバッ
クゲートが実電源線ＧＮＤではなく、疑似電源線ＧＮＤ
Ｖに接続されている点である。なお、ＨＶth−ＰＭＯＳ
ＦＥＴ・Ｑ１のバックゲートは実電源線ＶＤＤに接続さ
れ、ＨＶth−ＮＭＯＳＦＥＴ・Ｑ２のバックゲートは実
電源線ＧＮＤに接続され、制御線ＳＬＡおよびＳＬＢが
Ｑ１およびＱ２のゲートに接続されている点、および論
理ゲートＧが同様にして複数接続されている点は、図５
に示した従来の回路と同じである。Here, the point different from the conventional circuit shown in FIG. 5 is that the back gates of the LV th -PMOSFETs Q3 and Q4 are connected to the pseudo power source line VDDV instead of the actual power source line VDD, and the LV th -NMOSFET. -The back gates of Q5 and Q6 are not the real power supply line GND, but the pseudo power supply line GND
It is the point connected to V. HV th- PMOS
The back gate of the FET Q1 is connected to the real power supply line VDD, the back gate of the HV th -NMOSFET Q2 is connected to the real power supply line GND, and the control lines SLA and SLB are connected to the gates of Q1 and Q2. , And a plurality of logic gates G are connected in the same manner as in FIG.
It is the same as the conventional circuit shown in FIG.
【００１４】このＭＴ−ＣＭＯＳ回路においても、従来
の回路と同様、通常動作時、ＳＬＡを低電位にし、ＳＬ
Ｂを高電位にする。これにより、Ｑ１およびＱ２が導通
し、ＶＤＤＶおよびＧＮＤＶがＶＤＤおよびＧＮＤに接
続される。この時、ＬＶth−ＰＭＯＳＦＥＴ・Ｑ３，Ｑ
４の基板電位がＶＤＤＶよりとられ、ＬＶth−ＮＭＯＳ
ＦＥＴ・Ｑ５，Ｑ６の基板電位がＧＮＤＶよりとられ
る。この場合、論理ゲートＧは低しきい値のＭＯＳＦＥ
Ｔ・Ｑ３〜Ｑ６で構成されているため、１Ｖ程度の低い
電源電圧でも高速に動作することが可能となる。また、
スタンバイ時には、ＨＶth−ＰＭＯＳＦＥＴ・Ｑ１，Ｑ
２をオフすることにより、低リーク特性が実現される。Also in this MT-CMOS circuit, as in the conventional circuit, during normal operation, SLA is set to a low potential, and SL
B is brought to a high potential. As a result, Q1 and Q2 become conductive, and VDDV and GNDV are connected to VDD and GND. At this time, LV th -PMOSFET Q3, Q
4 substrate potential is taken from VDDV, LV th- NMOS
The substrate potentials of the FETs Q5 and Q6 are taken from GNDV. In this case, the logic gate G is a low threshold MOSFE.
Since it is composed of T · Q3 to Q6, it is possible to operate at high speed even with a low power supply voltage of about 1V. Also,
During standby, HV th -PMOSFET Q1, Q
By turning off 2, low leak characteristics are realized.
【００１５】図２はこのＭＴ−ＣＭＯＳ回路を実際のレ
イアウトパターンにした図である。すなわち、スタンダ
ードセルＳＬ０’〜ＳＬｎ＋１’を配置して、ＭＴ−Ｃ
ＭＯＳ回路を構成した例を示している。スタンダードセ
ルＳＬ１’〜ＳＬｎ’はそれぞれ論理機能を持った論理
ゲートＧ１〜Ｇｎを内蔵している。論理ゲートＧ１〜Ｇ
ｎはＬＶth−ＭＯＳＦＥＴで構成されている。論理ゲー
トＧ１〜Ｇｎの電源端子の一方には高電位の疑似電源線
ＶＤＤＶが接続され、他方には低電位の疑似電源線ＧＮ
ＤＶが接続されている。疑似電源線ＶＤＤＶ，ＧＮＤＶ
は、パワーセルＳＬ０’，ＳＬｎ＋１’の保有する実電
源線ＶＤＤ，ＧＮＤから、Ｑ１，Ｑ２を介して電流の供
給を受ける。また、スタンダードセルＳＬ１’〜ＳＬ
ｎ’の保有する疑似電源線ＶＤＤＶおよびＧＮＤＶに
は、論理ゲートＧ１〜ＧｎにおけるＬＶth−ＰＭＯＳＦ
ＥＴおよびＮＭＯＳＦＥＴの基板電位をとるための基板
電位固定用コンタクトＣＴＶおよびＣＴＧが設けられて
いる。FIG. 2 is a diagram showing the MT-CMOS circuit as an actual layout pattern. That is, the standard cells SL0 ′ to SLn + 1 ′ are arranged and the MT-C
The example which constituted the MOS circuit is shown. The standard cells SL1 ′ to SLn ′ respectively include logic gates G1 to Gn having logic functions. Logic gates G1 to G
n is composed of an LV th -MOSFET. A high potential pseudo power line VDDV is connected to one of the power supply terminals of the logic gates G1 to Gn, and a low potential pseudo power line GN is connected to the other.
DV is connected. Pseudo power line VDDV, GNDV
Is supplied with current from the real power supply lines VDD and GND owned by the power cells SL0 ′ and SLn + 1 ′ through Q1 and Q2. In addition, standard cells SL1 'to SL
The pseudo power supply lines VDDV and GNDV held by n ′ have LV th -PMOSF in the logic gates G1 to Gn.
Substrate potential fixing contacts CTV and CTG for taking the substrate potentials of ET and NMOSFET are provided.
【００１６】このＭＴ−ＣＭＯＳ回路では、スタンダー
ドセルＳＬ１’〜ＳＬｎ’内に疑似電源線ＶＤＤＶ，Ｇ
ＮＤＶの２本の配線を設けるのみでよく、すなわち実電
源線ＶＤＤ，ＧＮＤを省略することができ、スタンダー
ドセルＳＬ１’〜ＳＬｎ’の低面積化を図ることができ
る。本実施例では、実際のレイアウトの結果、従来のＭ
Ｔ−ＣＭＯＳ回路に比べ、１５％程度の低面積化が可能
となることが判った。また、本実施例によれば、スタン
ダードセルＳＬ１’〜ＳＬｎ’がＨＶth−ＭＯＳＦＥＴ
で構成された通常の論理セルと同様の構成となるため、
この通常の論理セルを用いた回路レイアウトをそのまま
応用することができ、設計効率が悪化することがなくな
る。In this MT-CMOS circuit, the pseudo power supply lines VDDV and G are provided in the standard cells SL1 'to SLn'.
It is only necessary to provide two wires of NDV, that is, the real power supply lines VDD and GND can be omitted, and the area of the standard cells SL1 ′ to SLn ′ can be reduced. In this embodiment, as a result of the actual layout, the conventional M
It was found that the area can be reduced by about 15% as compared with the T-CMOS circuit. Further, according to this embodiment, the standard cells SL1 ′ to SLn ′ are HV th -MOSFETs.
Since it has the same structure as a normal logic cell composed of
The circuit layout using this normal logic cell can be applied as it is, and the design efficiency is not deteriorated.
【００１７】図３はＨＶth−ＭＯＳＦＥＴで構成された
通常のＣＭＯＳ論理セルを用いたときのレイアウトパタ
ーンの例である。Ｇ１’〜Ｇｎ’は通常のＣＭＯＳ論理
ゲートである。また、ＳＬ０”，ＳＬｎ＋１”は通常の
パワーセルである。この場合、論理ゲートＧ１’〜Ｇ
ｎ’内のトランジスタを不純物濃度を変更することによ
り低しきい値化し、パワーセルＳＬ０”，ＳＬｎ＋１”
を図２に示したパワーセルＳＬ０’，ＳＬｎ＋１’に置
き換えれば、図２と同様のＭＴ−ＣＭＯＳ回路となる。
このことから、図４に示すように、過去にすでに通常Ｃ
ＭＯＳで設計した回路ブロックまたはマクロセル（機能
回路ブロック）ＢＬ内のトランジスタを不純物濃度を変
更することにより低しきい値化し、かつＨＶth−ＭＯＳ
ＦＥＴ・Ｑ１，Ｑ２およびインバータＩＮＶを加えるこ
とにより本発明に係るＭＴ−ＣＭＯＳ回路になり、低電
源電圧で高速かつスタンバイ時には低リークである特性
を持たせることができる。FIG. 3 shows an example of a layout pattern when a normal CMOS logic cell composed of HV th MOSFET is used. G1 'to Gn' are normal CMOS logic gates. SL0 ″ and SLn + 1 ″ are normal power cells. In this case, the logic gates G1 'to G
The transistors in n ′ are lowered in threshold value by changing the impurity concentration, and power cells SL0 ″ and SLn + 1 ″
2 is replaced with the power cells SL0 ′ and SLn + 1 ′ shown in FIG. 2, the MT-CMOS circuit similar to that of FIG. 2 is obtained.
From this fact, as shown in FIG.
The threshold value of the transistor in the circuit block or macrocell (functional circuit block) BL designed by MOS is lowered by changing the impurity concentration, and HV th -MOS
By adding the FETs Q1 and Q2 and the inverter INV, the MT-CMOS circuit according to the present invention is formed, and it is possible to provide the characteristics of high speed with a low power supply voltage and low leakage in standby.
【００１８】なお、上述した実施例において、論理ゲー
トＧ１〜Ｇｎは、種々の論理ゲート（例えば、アンドゲ
ート、オアゲート、ナンドゲート、ノアゲートなど）が
考えられ、各種論理ゲートを複数接続した構成としても
よい。また、上述した実施例においては、Ｑ１，Ｑ２、
論理ゲートＧ１〜Ｇｎを構成するトランジスタをＭＯＳ
ＦＥＴとしたが、すなわち絶縁ゲート形の電界効果トラ
ンジスタとしたが、接合形の電界効果トランジスタを用
いてもよい。また、電源セルＳＬ０’，ＳＬｎ＋１’
は、必ずしも端に設ける必要はなく、任意の位置に配置
してよい。In the above-described embodiments, the logic gates G1 to Gn may be various logic gates (for example, AND gate, OR gate, NAND gate, NOR gate, etc.), and a plurality of various logic gates may be connected. . Further, in the above-described embodiment, Q1, Q2,
The transistors forming the logic gates G1 to Gn are MOS
Although the FET is used, that is, the insulated gate field effect transistor is used, a junction type field effect transistor may be used. Further, the power supply cells SL0 ', SLn + 1'
Need not be provided at the end, and may be placed at any position.
【００１９】[0019]
【発明の効果】以上説明したことから明らかなように本
発明によれば、低しきい値論理回路におけるＰチャネル
形の電界効果トランジスタのバックゲートを第１の疑似
電源線に接続するようにし、低しきい値論理回路におけ
るＮチャネル形の電界効果トランジスタのバックゲート
を第２の疑似電源線に接続するようにしたので、低しき
い値論理回路におけるＰチャネル形の電界効果トランジ
スタおよびＮチャネル形の電界効果トランジスタの基板
電位が第１の疑似電源線および第２の疑似電源線よりと
られるものとなり、論理セル内から実電源線を省略する
ことが可能となり、論理セルの低面積化を図ることがで
きるようになる。また、論理セルをＨＶth−ＭＯＳＦＥ
Ｔで構成された通常の論理セルと同様の構成とすること
が可能となるため、この通常の論理セルを用いた回路レ
イアウトをそのまま応用することができ、設計効率が悪
化することがなくなる。As is apparent from the above description, according to the present invention, the back gate of the P-channel field effect transistor in the low threshold logic circuit is connected to the first pseudo power line. Since the back gate of the N channel type field effect transistor in the low threshold logic circuit is connected to the second pseudo power supply line, the P channel type field effect transistor and the N channel type field effect transistor in the low threshold logic circuit are connected. Since the substrate potential of the field effect transistor is taken from the first pseudo power supply line and the second pseudo power supply line, the real power supply line can be omitted from within the logic cell, and the area of the logic cell can be reduced. Will be able to. In addition, the logic cell is set to HV th -MOSFE.
Since it is possible to have a configuration similar to that of a normal logic cell composed of T, the circuit layout using this normal logic cell can be applied as it is, and the design efficiency does not deteriorate.
【図１】本発明の一実施例を示す図である。FIG. 1 is a diagram showing an embodiment of the present invention.
【図２】図１に示したＭＴ−ＣＭＯＳ回路を実際のレイ
アウトパターンにした図である。FIG. 2 is a diagram showing an actual layout pattern of the MT-CMOS circuit shown in FIG.
【図３】ＨＶth−ＭＯＳＦＥＴで構成された通常のＣＭ
ＯＳ論理セルを用いたときのレイアウトパターンを例示
する図である。FIG. 3 is a normal CM composed of HV th MOSFET.
It is a figure which illustrates the layout pattern when an OS logic cell is used.
【図４】過去にすでに通常ＣＭＯＳで設計された機能回
路ブロックに対する本発明の適用例を示す図である。FIG. 4 is a diagram showing an application example of the present invention to a functional circuit block already designed in the normal CMOS in the past.
【図５】従来のＭＴ−ＣＭＯＳ回路を例示する図であ
る。FIG. 5 is a diagram illustrating a conventional MT-CMOS circuit.
【図６】論理ゲートの遅延の比較を示す図である。FIG. 6 is a diagram showing a comparison of delays of logic gates.
【図７】ＭＴ−ＣＭＯＳ対応のスタンダードセルを用い
た従来の回路例を示す図である。FIG. 7 is a diagram showing a conventional circuit example using a standard cell compatible with MT-CMOS.
Ｑ１ 電力制御用ＭＯＳＦＥＴ（Ｈ
Ｖth−ＰＭＯＳＦＥＴ） Ｑ２ 電力制御用ＭＯＳＦＥＴ（Ｈ
Ｖth−ＮＭＯＳＦＥＴ） Ｑ３，Ｑ４ ＰチャネルＭＯＳＦＥＴ（Ｌ
Ｖth−ＰＭＯＳＦＥＴ） Ｑ５，Ｑ６ ＮチャネルＭＯＳＦＥＴ（Ｌ
Ｖth−ＮＭＯＳＦＥＴ） ＶＤＤ 実電源線（高電位） ＧＮＤ 実電源線（低電位） ＶＤＤＶ 疑似電源線（高電位） ＧＮＤＶ 疑似電源線（低電位） ＳＬＡ，ＳＬＢ 制御線 ＣＴＶ，ＣＴＧ 基板電位固定用コンタクト ＳＬ０’〜ＳＬｎ＋１’ スタンダードセル Ｇ１〜Ｇｎ 論理ゲートQ1 Power control MOSFET (H
V th -PMOSFET) Q2 Power control MOSFET (H
Vth- NMOSFET) Q3, Q4 P-channel MOSFET (L
V th- PMOSFET) Q5, Q6 N-channel MOSFET (L
V th −NMOSFET) VDD Real power supply line (high potential) GND Real power supply line (low potential) VDDV Pseudo power supply line (high potential) GNDV Pseudo power supply line (low potential) SLA, SLB Control line CTV, CTG Substrate potential fixing contact SL0 'to SLn + 1' Standard cells G1 to Gn Logic gate
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 順三 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Junzo Yamada 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Nihon Telegraph and Telephone Corporation
Claims (3)
ル形の電界効果トランジスタからなる低しきい値論理回
路と、この低しきい値論理回路の電源端子の一方および
他方に接続された第１および第２の疑似電源線と、前記
第１の疑似電源線と第１の実電源線との間に接続された
高しきい値の第１の電界効果トランジスタと、前記第２
の疑似電源線と第２の実電源線との間に接続された高し
きい値の第２の電界効果トランジスタとを備えた論理回
路において、 前記低しきい値論理回路におけるＰチャネル形の電界効
果トランジスタのバックゲートが前記第１の疑似電源線
に接続され、 前記低しきい値論理回路におけるＮチャネル形の電界効
果トランジスタのバックゲートが前記第２の疑似電源線
に接続されていることを特徴とする論理回路。1. A low-threshold logic circuit comprising low-threshold P-channel and N-channel field effect transistors, and a first power supply terminal connected to one and the other of the power-supply terminals of the low-threshold logic circuit. And a second pseudo power supply line, a high threshold first field effect transistor connected between the first pseudo power supply line and the first real power supply line, and the second
Of a high-threshold second field-effect transistor connected between the pseudo power line and the second real power line, the P-channel electric field in the low-threshold logic circuit The back gate of the effect transistor is connected to the first pseudo power supply line, and the back gate of the N-channel type field effect transistor in the low threshold logic circuit is connected to the second pseudo power supply line. Characteristic logic circuit.
ル形の電界効果トランジスタからなる第１〜第Ｎの低し
きい値論理回路と、この第１〜第Ｎの低しきい値論理回
路の電源端子の一方および他方に接続された第１および
第２の疑似電源線と、前記第１の疑似電源線と第１の実
電源線との間に接続された高しきい値の第１の電界効果
トランジスタと、前記第２の疑似電源線と第２の実電源
線との間に接続された高しきい値の第２の電界効果トラ
ンジスタとを備えた論理回路において、 前記第１〜第Ｎの低しきい値論理回路におけるＰチャネ
ル形の電界効果トランジスタのバックゲートが前記第１
の疑似電源線に接続され、 前記第１〜第Ｎの低しきい値論理回路におけるＮチャネ
ル形の電界効果トランジスタのバックゲートが前記第２
の疑似電源線に接続されていることを特徴とする論理回
路。2. A first to Nth low-threshold logic circuit comprising low-threshold P-channel and N-channel field effect transistors, and the first to Nth low-threshold logic circuits. First and second pseudo power supply lines connected to one and the other of the power supply terminals, and a first high threshold voltage connected between the first pseudo power supply line and the first real power supply line. A logic circuit comprising a field-effect transistor and a high-threshold second field-effect transistor connected between the second pseudo power line and the second real power line. The back gate of the P-channel type field effect transistor in the N low threshold logic circuit is the first
Of the N-channel field effect transistors in the first to Nth low threshold logic circuits, the backgate being connected to the pseudo power supply line of
A logic circuit characterized by being connected to the pseudo power supply line of.
ＰチャネルおよびＮチャネル形の電界効果トランジス
タ、高しきい値の第１および第２の電界効果トランジス
タがＭＯＳＦＥＴであることを特徴とする論理回路。3. The low threshold P-channel and N-channel field effect transistors according to claim 1, and the high threshold first and second field effect transistors are MOSFETs. Logic circuit to do.
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