JPH0720475A - アクティブマトリックス型強誘電性液晶表示素子 - Google Patents
アクティブマトリックス型強誘電性液晶表示素子Info
- Publication number
- JPH0720475A JPH0720475A JP18332593A JP18332593A JPH0720475A JP H0720475 A JPH0720475 A JP H0720475A JP 18332593 A JP18332593 A JP 18332593A JP 18332593 A JP18332593 A JP 18332593A JP H0720475 A JPH0720475 A JP H0720475A
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- JP
- Japan
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- liquid crystal
- substrates
- ferroelectric liquid
- crystal display
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Abstract
(57)【要約】
【目的】 能動素子やスペーサの破壊を招くことなく、
的確に両基板間のギャップを規制して所定の液晶層厚を
確保することができるアクティブマトリックス型強誘電
性液晶表示素子を提供する。 【構成】 薄膜トランジスタ３および画素電極４が形成
された基板１と、対向電極３０が形成された基板２と
が、枠状のシール材３２を介して重合接着され、前記両
基板１，２間に強誘電性液晶または反強誘電性液晶ＬＣ
が封入され、かつその液晶層厚を一定に規制する多数の
粒状のスペーサ３３が前記両基板１，２間に配設されて
いるアクティブマトリックス型強誘電性液晶表示素子に
おいて、前記スペーサ３３が、粒径が１〜３μｍで、か
つ０．４ｇｆ以上の圧力が加わったときに破壊せずに
０．４μｍ以上変形する材料で形成されていることを特
徴とする。
的確に両基板間のギャップを規制して所定の液晶層厚を
確保することができるアクティブマトリックス型強誘電
性液晶表示素子を提供する。 【構成】 薄膜トランジスタ３および画素電極４が形成
された基板１と、対向電極３０が形成された基板２と
が、枠状のシール材３２を介して重合接着され、前記両
基板１，２間に強誘電性液晶または反強誘電性液晶ＬＣ
が封入され、かつその液晶層厚を一定に規制する多数の
粒状のスペーサ３３が前記両基板１，２間に配設されて
いるアクティブマトリックス型強誘電性液晶表示素子に
おいて、前記スペーサ３３が、粒径が１〜３μｍで、か
つ０．４ｇｆ以上の圧力が加わったときに破壊せずに
０．４μｍ以上変形する材料で形成されていることを特
徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、能動素子および画素電
極が形成された基板と、対向電極が形成された基板との
間に、強誘電性液晶または反強誘電性液晶が封入されて
いるアクティブマトリックス型強誘電性液晶表示素子に
関する。
極が形成された基板と、対向電極が形成された基板との
間に、強誘電性液晶または反強誘電性液晶が封入されて
いるアクティブマトリックス型強誘電性液晶表示素子に
関する。
【０００２】
【従来の技術】液晶表示素子は、ガラス等からなる一対
の基板を枠状のシール材を介して重合接着し、その両基
板間のギャップを粒状のスペーサで一定に保持し、その
ギャップ内に液晶を封入して構成されている。この液晶
表示素子の製造工程について説明すると、一方の基板の
上に多数のスペーサを散布し、他方の基板の周縁の上に
枠状にシー材を塗布し、この状態で一方の基板の上に他
方の基板を重ね合わせ、かつ一定の圧力を加え、さらに
焼成により前記シール材を硬化させ、このシール材によ
り両基板を接着して液晶セルを組み立てる。そしてこの
のち、前記シール材の一部の注入口から両基板間に液晶
を注入し、この注入後に前記注入口を封止して液晶表示
素子を完成させる。
の基板を枠状のシール材を介して重合接着し、その両基
板間のギャップを粒状のスペーサで一定に保持し、その
ギャップ内に液晶を封入して構成されている。この液晶
表示素子の製造工程について説明すると、一方の基板の
上に多数のスペーサを散布し、他方の基板の周縁の上に
枠状にシー材を塗布し、この状態で一方の基板の上に他
方の基板を重ね合わせ、かつ一定の圧力を加え、さらに
焼成により前記シール材を硬化させ、このシール材によ
り両基板を接着して液晶セルを組み立てる。そしてこの
のち、前記シール材の一部の注入口から両基板間に液晶
を注入し、この注入後に前記注入口を封止して液晶表示
素子を完成させる。
【０００３】ところで、両基板間に強誘電性液晶または
反強誘電性液晶が封入される液晶表示素子においては、
その液晶層厚つまり両基板間のギャップを１〜３μｍと
いう極めて小さい値に、かつ均一に規制する必要があ
る。このため従来においては、両基板間のギャップを規
制するスペーサとして、粒径のばらつきが少ない硬質の
シリカ球が用いられている。
反強誘電性液晶が封入される液晶表示素子においては、
その液晶層厚つまり両基板間のギャップを１〜３μｍと
いう極めて小さい値に、かつ均一に規制する必要があ
る。このため従来においては、両基板間のギャップを規
制するスペーサとして、粒径のばらつきが少ない硬質の
シリカ球が用いられている。
【０００４】
【発明が解決しようとする課題】ところで、一方の基板
の上に能動素子およびこれに対応する画素電極を形成
し、他方の基板の上に対向電極を形成し、この両基板間
に強誘電性液晶または反強誘電性液晶を封入したアクテ
ィブマトリックス型強誘電性液晶表示素子においては、
その能動素子により一方の基板の上に０．４μｍ程度の
比較的大きな段差が生じる。そしてこの場合、画素電極
と対向電極との間の液晶層厚を所定の値に規制する必要
がある。
の上に能動素子およびこれに対応する画素電極を形成
し、他方の基板の上に対向電極を形成し、この両基板間
に強誘電性液晶または反強誘電性液晶を封入したアクテ
ィブマトリックス型強誘電性液晶表示素子においては、
その能動素子により一方の基板の上に０．４μｍ程度の
比較的大きな段差が生じる。そしてこの場合、画素電極
と対向電極との間の液晶層厚を所定の値に規制する必要
がある。
【０００５】しかしながら、このアクティブマトリック
ス型強誘電性液晶表示素子の製造工程時に両基板間に硬
質のシリカ球からなるスペーサを配設した場合、その両
基板に加える圧力が弱いと、液晶層厚が能動素子の上に
配置したスペーサの直径とその能動素子の段差分との合
算の値となり、所定の液晶層厚が得られず、画像を表示
したときの表示品位が低下してしまう。
ス型強誘電性液晶表示素子の製造工程時に両基板間に硬
質のシリカ球からなるスペーサを配設した場合、その両
基板に加える圧力が弱いと、液晶層厚が能動素子の上に
配置したスペーサの直径とその能動素子の段差分との合
算の値となり、所定の液晶層厚が得られず、画像を表示
したときの表示品位が低下してしまう。
【０００６】また両基板に加える圧力が強いと、能動素
子の上に配置したスペーサによりその能動素子が破壊さ
れて画素欠陥が生じたり、あるいはスペーサ自体が破壊
してこれが異物として液晶層内に混入して配向欠陥が生
じてしまう。本発明はこのような点に着目してなされた
もので、その目的とするところは、能動素子やスペーサ
の破壊を招くことなく、的確に両基板間のギャップを規
制して所定の液晶層厚を確保することができるアクティ
ブマトリックス型強誘電性液晶表示素子を提供すること
にある。
子の上に配置したスペーサによりその能動素子が破壊さ
れて画素欠陥が生じたり、あるいはスペーサ自体が破壊
してこれが異物として液晶層内に混入して配向欠陥が生
じてしまう。本発明はこのような点に着目してなされた
もので、その目的とするところは、能動素子やスペーサ
の破壊を招くことなく、的確に両基板間のギャップを規
制して所定の液晶層厚を確保することができるアクティ
ブマトリックス型強誘電性液晶表示素子を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明はこのような目的
を達成するために、能動素子および画素電極が形成され
た基板と、対向電極が形成された基板とが、枠状のシー
ル材を介して重合接着され、前記両基板間に強誘電性液
晶または反強誘電性液晶が封入され、かつその液晶層厚
を一定に規制する多数の粒状のスペーサが前記両基板間
に配設されているアクティブマトリックス型強誘電性液
晶表示素子において、前記スペーサを、粒径が１〜３μ
ｍで、かつ０．４ｇｆ以上の圧力が加わったときに破壊
せずに０．４μｍ以上変形する材料で形成したものであ
る。
を達成するために、能動素子および画素電極が形成され
た基板と、対向電極が形成された基板とが、枠状のシー
ル材を介して重合接着され、前記両基板間に強誘電性液
晶または反強誘電性液晶が封入され、かつその液晶層厚
を一定に規制する多数の粒状のスペーサが前記両基板間
に配設されているアクティブマトリックス型強誘電性液
晶表示素子において、前記スペーサを、粒径が１〜３μ
ｍで、かつ０．４ｇｆ以上の圧力が加わったときに破壊
せずに０．４μｍ以上変形する材料で形成したものであ
る。
【０００８】
【作用】両基板を重ね合わせて圧力を加えると、能動素
子の上に配置しているスペーサに荷重が加わってこのス
ペーサが能動素子による段差の高さ分だけ変形して偏平
形状となり、両基板間のギャップが画素電極の上に配置
しているスペーサにより規制される。
子の上に配置しているスペーサに荷重が加わってこのス
ペーサが能動素子による段差の高さ分だけ変形して偏平
形状となり、両基板間のギャップが画素電極の上に配置
しているスペーサにより規制される。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はアクティブマトリックス型強誘電
性液晶素子の一部の断面図、図２はアクティブマトリッ
クス型強誘電性液晶素子の全体の平面図である。図に示
す符号１および２がガラス等からなる基板で、一方の基
板１の上には能動素子としての薄膜トランジスタ３と、
この薄膜トランジスタ３に対応する画素電極４とが形成
されている。なお、図１には一つの薄膜トランジスタ３
と、この薄膜トランジスタ３に対応する一つの画素電極
４のみを示してあるが、基板１の上の全体にはその縦横
に多数の薄膜トランジスタおよび画素電極が配列形成さ
れているものである。
して説明する。図１はアクティブマトリックス型強誘電
性液晶素子の一部の断面図、図２はアクティブマトリッ
クス型強誘電性液晶素子の全体の平面図である。図に示
す符号１および２がガラス等からなる基板で、一方の基
板１の上には能動素子としての薄膜トランジスタ３と、
この薄膜トランジスタ３に対応する画素電極４とが形成
されている。なお、図１には一つの薄膜トランジスタ３
と、この薄膜トランジスタ３に対応する一つの画素電極
４のみを示してあるが、基板１の上の全体にはその縦横
に多数の薄膜トランジスタおよび画素電極が配列形成さ
れているものである。
【００１０】前記薄膜トランジスタ３は、基板１の上に
形成されたゲートライン１０に導通するゲート電極部１
１と、このゲート電極部１１の上に形成されたＳi Ｎ
（窒化シリコン）等からなるゲート絶縁膜１２と、この
ゲート絶縁膜１２の上に前記ゲート電極１１に対向して
形成されたａ−Ｓi （アモルファスシリコン）からなる
ｉ型半導体膜１３と、このｉ型半導体膜１３の上に不純
物をドープしたａ−Ｓiからなるｎ型半導体膜１４を介
して形成されたソース電極１５およびドレイン電極１６
とで構成されている。なお、１７はｉ型半導体膜１３の
チャンネル領域の上に設けられたＳi Ｎ等からなるブロ
ッキング膜である。
形成されたゲートライン１０に導通するゲート電極部１
１と、このゲート電極部１１の上に形成されたＳi Ｎ
（窒化シリコン）等からなるゲート絶縁膜１２と、この
ゲート絶縁膜１２の上に前記ゲート電極１１に対向して
形成されたａ−Ｓi （アモルファスシリコン）からなる
ｉ型半導体膜１３と、このｉ型半導体膜１３の上に不純
物をドープしたａ−Ｓiからなるｎ型半導体膜１４を介
して形成されたソース電極１５およびドレイン電極１６
とで構成されている。なお、１７はｉ型半導体膜１３の
チャンネル領域の上に設けられたＳi Ｎ等からなるブロ
ッキング膜である。
【００１１】薄膜トランジスタ３のゲート絶縁膜１２
は、基板１のほぼ全面にわたって形成されており、前記
ゲートライン１０は前記ゲート絶縁膜１２で覆われてい
る。そして画素電極４は、薄膜トランジスタ３の側方に
位置してゲート絶縁膜１２の上に形成され、この画素電
極４の一端縁部が薄膜トランジスタ３のソース電極１５
に接続されている。
は、基板１のほぼ全面にわたって形成されており、前記
ゲートライン１０は前記ゲート絶縁膜１２で覆われてい
る。そして画素電極４は、薄膜トランジスタ３の側方に
位置してゲート絶縁膜１２の上に形成され、この画素電
極４の一端縁部が薄膜トランジスタ３のソース電極１５
に接続されている。
【００１２】さらに、薄膜トランジスタ３は、Ｓi Ｎ等
からなる層間絶縁膜２２によって覆われ、この層間絶縁
膜２２の上にデータライン２３が配置し、このデータラ
イン２３が層間絶縁膜２２に設けたコンタクト孔２２ａ
を通して薄膜トランジスタ３のドレイン電極１６に接続
されている。そして、薄膜トランジスタ３および画素電
極４の全体がポリイミド等からなる配向制御膜２４で覆
われている。
からなる層間絶縁膜２２によって覆われ、この層間絶縁
膜２２の上にデータライン２３が配置し、このデータラ
イン２３が層間絶縁膜２２に設けたコンタクト孔２２ａ
を通して薄膜トランジスタ３のドレイン電極１６に接続
されている。そして、薄膜トランジスタ３および画素電
極４の全体がポリイミド等からなる配向制御膜２４で覆
われている。
【００１３】他方の基板２の上にはそのほぼ全面に拡が
る対向電極３０が形成され、この対向電極３０の上にポ
リイミド等からなる配向制御膜３１が形成されている。
そして本実施例においては、他方の基板２に設けられた
配向制御膜３１の表面にラビングによる配向処理が施さ
れている。なお、配向処理は、両方の基板１，２に設け
られた配向制御膜２４，３１の表面にそれぞれ施しても
よいし、またいずれか一方の基板１または２にのみ配向
制御膜２４または３１を設け、その配向制御膜２４また
は３１の表面に配向処理を施す場合であってもよい。
る対向電極３０が形成され、この対向電極３０の上にポ
リイミド等からなる配向制御膜３１が形成されている。
そして本実施例においては、他方の基板２に設けられた
配向制御膜３１の表面にラビングによる配向処理が施さ
れている。なお、配向処理は、両方の基板１，２に設け
られた配向制御膜２４，３１の表面にそれぞれ施しても
よいし、またいずれか一方の基板１または２にのみ配向
制御膜２４または３１を設け、その配向制御膜２４また
は３１の表面に配向処理を施す場合であってもよい。
【００１４】両基板１，２は、図２に示すようにその周
縁側に設けられた枠状のシール材３２を介して重合接着
されている。そして両基板１，２間に多数のスペーサ３
３が配設され、これらスペーサ３３により両基板１，２
間のギャップが一定に保持され、そのギャップ内に強誘
電性液晶または反強誘電性液晶ＬＣが封入されている。
縁側に設けられた枠状のシール材３２を介して重合接着
されている。そして両基板１，２間に多数のスペーサ３
３が配設され、これらスペーサ３３により両基板１，２
間のギャップが一定に保持され、そのギャップ内に強誘
電性液晶または反強誘電性液晶ＬＣが封入されている。
【００１５】このような構造のアクティブマトリックス
型強誘電性液晶表示素子においては、画素電極４と対向
電極３０とが対向する部分での液晶層厚Ｔが１〜３μｍ
で、薄膜トランジスタ３による段差の高さＨが０．４μ
ｍである。本実施例においては、液晶層厚Ｔが１．５μ
ｍで、薄膜トランジスタ３による段差の高さＨが０．４
μｍとなっている。そしてスペーサ３３がジビニルベン
ゼン等の適度な弾性を有する合成樹脂で形成され、その
平均粒径が１．５μｍで、かつ０．４ｇｆ以上の圧力が
加わったときに破壊せずに０．４μｍ以上変形する性質
を有している。
型強誘電性液晶表示素子においては、画素電極４と対向
電極３０とが対向する部分での液晶層厚Ｔが１〜３μｍ
で、薄膜トランジスタ３による段差の高さＨが０．４μ
ｍである。本実施例においては、液晶層厚Ｔが１．５μ
ｍで、薄膜トランジスタ３による段差の高さＨが０．４
μｍとなっている。そしてスペーサ３３がジビニルベン
ゼン等の適度な弾性を有する合成樹脂で形成され、その
平均粒径が１．５μｍで、かつ０．４ｇｆ以上の圧力が
加わったときに破壊せずに０．４μｍ以上変形する性質
を有している。
【００１６】本実施例のアクティブマトリックス型強誘
電性液晶表示素子の製造工程について説明すると、まず
一方の基板１の上に多数のスペーサ３３を約８００個／
cm2の密度で散布し、他方の基板２の周縁の上に枠状に
シール材３２を塗布する。次に、一方の基板１の上に他
方の基板２を重ね合わせ、かつ１．８kg／cm2 の圧力を
加え、さらに焼成により前記シール材３２を硬化させ、
このシール材３２により両基板１，２を接着して液晶セ
ルを組み立てる。
電性液晶表示素子の製造工程について説明すると、まず
一方の基板１の上に多数のスペーサ３３を約８００個／
cm2の密度で散布し、他方の基板２の周縁の上に枠状に
シール材３２を塗布する。次に、一方の基板１の上に他
方の基板２を重ね合わせ、かつ１．８kg／cm2 の圧力を
加え、さらに焼成により前記シール材３２を硬化させ、
このシール材３２により両基板１，２を接着して液晶セ
ルを組み立てる。
【００１７】そしてこののち、前記シール材３２の一部
の注入口（図示せず）から両基板１，２間に液晶ＬＣを
注入し、この注入後に前記注入口を封止して液晶表示素
子を完成させる。基板１，２を重ね合わせて１．８kg／
cm2 の圧力を加えた際には、薄膜トランジスタ３の上に
配置している各スペーサ３３に０．４ｇｆ以上の荷重が
加わり、この荷重で前記スペーサ３３が図１に鎖線で示
す球状の状態から、薄膜トランジスタ３による段差の高
さＨ分、つまり０．４μｍ分だけ変形して偏平形状とな
り、両基板１，２間のギャップが画素電極４の上に配置
している各スペーサ３３により規制され、液晶層厚Ｔが
１．５μｍに保たれる。
の注入口（図示せず）から両基板１，２間に液晶ＬＣを
注入し、この注入後に前記注入口を封止して液晶表示素
子を完成させる。基板１，２を重ね合わせて１．８kg／
cm2 の圧力を加えた際には、薄膜トランジスタ３の上に
配置している各スペーサ３３に０．４ｇｆ以上の荷重が
加わり、この荷重で前記スペーサ３３が図１に鎖線で示
す球状の状態から、薄膜トランジスタ３による段差の高
さＨ分、つまり０．４μｍ分だけ変形して偏平形状とな
り、両基板１，２間のギャップが画素電極４の上に配置
している各スペーサ３３により規制され、液晶層厚Ｔが
１．５μｍに保たれる。
【００１８】このように、薄膜トランジスタ３の上に配
置するスペーサ３３が適度に変形して画素電極４と対向
電極３０との間に配置している各スペーサ３３により液
晶層厚Ｔが所定の値に保持される。そして薄膜トランジ
スタ３の上に配置している各スペーサ３３が適度の変形
するため、薄膜トランジスタ３が破壊されたり、スペー
サ３３自体が破壊するようなことがなく、したがって画
素欠陥や配向欠陥の発生を防止して良好な表示品位を得
ることができる。
置するスペーサ３３が適度に変形して画素電極４と対向
電極３０との間に配置している各スペーサ３３により液
晶層厚Ｔが所定の値に保持される。そして薄膜トランジ
スタ３の上に配置している各スペーサ３３が適度の変形
するため、薄膜トランジスタ３が破壊されたり、スペー
サ３３自体が破壊するようなことがなく、したがって画
素欠陥や配向欠陥の発生を防止して良好な表示品位を得
ることができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、能
動素子やスペーサの破壊を招くことなく、的確に両基板
間のギャップを規制して所定の液晶層厚を確保すること
ができる利点がある。
動素子やスペーサの破壊を招くことなく、的確に両基板
間のギャップを規制して所定の液晶層厚を確保すること
ができる利点がある。
【図１】本発明の一実施例に係るアクティブマトリック
ス型強誘電性液晶表示素子の断面図。
ス型強誘電性液晶表示素子の断面図。
【図２】そのアクティブマトリックス型強誘電性液晶表
示素子の全体の平面図。
示素子の全体の平面図。
１…基板 ２…基板 ３…薄膜トランジスタ（能動素子） ４…画素電極 ３０…対向電極 ３２…シール材 ３３…スペーサ
Claims (1)
- 【請求項１】能動素子および画素電極が形成された基板
と、対向電極が形成された基板とが、枠状のシール材を
介して重合接着され、前記両基板間に強誘電性液晶また
は反強誘電性液晶が封入され、かつその液晶層厚を一定
に規制する多数の粒状のスペーサが前記両基板間に配設
されているアクティブマトリックス型強誘電性液晶表示
素子において、 前記スペーサが、粒径が１〜３μｍで、かつ０．４ｇｆ
以上の圧力が加わったときに破壊せずに０．４μｍ以上
変形する材料で形成されていることを特徴とするアクテ
ィブマトリックス型強誘電性液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18332593A JPH0720475A (ja) | 1993-06-30 | 1993-06-30 | アクティブマトリックス型強誘電性液晶表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18332593A JPH0720475A (ja) | 1993-06-30 | 1993-06-30 | アクティブマトリックス型強誘電性液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0720475A true JPH0720475A (ja) | 1995-01-24 |
Family
ID=16133739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18332593A Pending JPH0720475A (ja) | 1993-06-30 | 1993-06-30 | アクティブマトリックス型強誘電性液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441879B2 (en) | 1995-09-27 | 2002-08-27 | Sharp Kabushiki Kaisha | Liquid crystal display device |
-
1993
- 1993-06-30 JP JP18332593A patent/JPH0720475A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441879B2 (en) | 1995-09-27 | 2002-08-27 | Sharp Kabushiki Kaisha | Liquid crystal display device |
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