JPH07202872A - Clock recovery device - Google Patents
Clock recovery deviceInfo
- Publication number
- JPH07202872A JPH07202872A JP5349574A JP34957493A JPH07202872A JP H07202872 A JPH07202872 A JP H07202872A JP 5349574 A JP5349574 A JP 5349574A JP 34957493 A JP34957493 A JP 34957493A JP H07202872 A JPH07202872 A JP H07202872A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- phase error
- value
- outputting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、クロック再生器に関
し、特に回路を完全にディジタル化して再生するクロッ
ク再生器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock regenerator, and more particularly to a clock regenerator for completely digitizing and reproducing a circuit.
【0002】[0002]
【従来の技術】従来のクロック再生器を完全にディジタ
ル回路で構成した例を図2に示す。受信信号はA/D変
換器1でディジタル信号に変換される。この変換のサン
プリングは、追って説明する再生されたクロックによ
る。サンプリングされたデータより、サンプリングクロ
ックのクロック位相誤差がクロック位相誤差検出器2で
検出され、ディジタルループフィルタ3でフィルタリン
グされた後、ダウンカウンタ4のロード値入力に入力さ
れる。ダウンカウンタ5のカウント値がゼロになるとゼ
ロ検出信号が出力され、このゼロ検出信号はロード信号
とされ、同時に上記のサンプリングクロックとされる。2. Description of the Related Art FIG. 2 shows an example in which a conventional clock regenerator is completely composed of digital circuits. The received signal is converted into a digital signal by the A / D converter 1. The sampling of this conversion depends on the recovered clock, which will be explained later. From the sampled data, the clock phase error of the sampling clock is detected by the clock phase error detector 2, filtered by the digital loop filter 3, and then input to the load value input of the down counter 4. When the count value of the down counter 5 becomes zero, a zero detection signal is output, and this zero detection signal is used as a load signal and at the same time is used as the sampling clock.
【0003】クロック発振器5からダウンカウンタ4へ
入力される計数用のクロックは、ループフィルタ3から
入力されるロード値用の受信クロックに比べ、100倍
以上の十分に高速なクロックが用いられる。The counting clock input from the clock oscillator 5 to the down counter 4 is a sufficiently high speed clock 100 times or more as high as the load value receiving clock input from the loop filter 3.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、この従
来のクロック再生器でのサンプリングクロックの周波数
精度は、高速クロックの周波数と再生するクロックの周
波数の比として定義できるダウンカウンタの分解能、つ
まりビット数、で決まってしまう。これは例えループフ
ィルタの分解能を増やしてもカウンタロード値として設
定できるビットより下位のビットは設定の際に切り捨て
るしかないためである。そのため、再生する受信データ
のクロックが高速クロックに比べ、1/100程度等十
分小さくないとサンプリングクロックの周波数精度が低
くなり、クロック再生ループが不安定となり、再生クロ
ックのジッターが大きくなる問題を伴う。また受信クロ
ックと高速クロックの比が100〜500程度あって
も、回線上の雑音成分が大きい場合には十分な安定動作
は得られない。However, the frequency accuracy of the sampling clock in this conventional clock regenerator is the resolution of the down counter which can be defined as the ratio of the frequency of the high speed clock and the frequency of the regenerated clock, that is, the number of bits, Will be decided by. This is because even if the resolution of the loop filter is increased, the bits lower than the bit that can be set as the counter load value have to be truncated at the time of setting. Therefore, unless the clock of the received data to be reproduced is sufficiently small, such as about 1/100, compared to the high-speed clock, the frequency accuracy of the sampling clock becomes low, the clock reproduction loop becomes unstable, and the jitter of the reproduced clock becomes large. . Even if the ratio of the received clock to the high speed clock is about 100 to 500, if the noise component on the line is large, sufficient stable operation cannot be obtained.
【0005】本発明は、伝送速度の高い受信信号に対し
ても高い周波数精度で安定に動作する、完全にディジタ
ル回路化されたクロック再生器を提供することを目的と
する。It is an object of the present invention to provide a clock regenerator which is a completely digital circuit and stably operates with high frequency accuracy even for a received signal having a high transmission rate.
【0006】[0006]
【課題を解決するための手段】かかる目的を達成するた
め、本発明のクロック再生器は、アナログの受信信号を
ディジタル信号に変換して出力するA/D変換手段と、
ディジタル信号のクロック位相誤差を検出し位相誤差信
号を出力するクロック位相誤差検出手段と、位相誤差信
号の下位ビットの信号を積分し、積分した積分値がオー
バーフローするとオーバーフロー信号を出力する積分手
段と、オーバーフロー信号が出力された場合、位相誤差
信号の上位ビットに対し「1」を加算して加算値を出力
する加算手段と、クロック信号を生成し出力する発振手
段と、加算値をロード値としクロック信号を入力しカウ
ントダウンを行い、ロード値が「0」となった時にゼロ
検出信号を出力するカウント手段とを有し、ゼロ検出信
号をカウント手段のロード信号とし、且つA/D変換手
段のサンプリングクロックとすることを特徴としてい
る。To achieve the above object, the clock regenerator of the present invention comprises A / D conversion means for converting an analog reception signal into a digital signal and outputting the digital signal.
A clock phase error detecting means for detecting a clock phase error of the digital signal and outputting the phase error signal; an integrating means for integrating the lower bit signal of the phase error signal and outputting an overflow signal when the integrated value overflows. When an overflow signal is output, an addition unit that adds "1" to the upper bit of the phase error signal and outputs the addition value, an oscillation unit that generates and outputs a clock signal, and a clock with the addition value as a load value And a count means that outputs a zero detection signal when the load value becomes "0" by inputting a signal and counts down. The zero detection signal is used as a load signal for the count means and sampling by the A / D conversion means. It features a clock.
【0007】[0007]
【作用】したがって、本発明のクロック再生器によれ
ば、ディジタル信号に変換された位相誤差信号の下位ビ
ットの信号は積分され、積分値が上位ビットに加算さ
れ、この加算値をロード値としカウントダウンを行いゼ
ロ検出し、ゼロ検出信号をカウント手段のロード信号、
かつA/D変換手段のサンプリングクロックとしてい
る。よって、下位ビットの信号がA/D変換手段のサン
プリング信号として反映され、再生クロックと受信信号
との同期がより正確となる。Therefore, according to the clock regenerator of the present invention, the signal of the lower bit of the phase error signal converted into the digital signal is integrated, the integrated value is added to the upper bit, and the added value is used as a load value for countdown. Zero detection is performed, and the zero detection signal is the load signal of the counting means,
Moreover, the sampling clock of the A / D conversion means is used. Therefore, the signal of the lower bit is reflected as the sampling signal of the A / D conversion means, and the synchronization between the reproduced clock and the received signal becomes more accurate.
【0008】[0008]
【実施例】次に添付図面を参照して本発明によるクロッ
ク再生器の実施例を詳細に説明する。図1を参照すると
本発明のクロック再生器の一実施例が、ブロック構成図
として示されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT An embodiment of a clock regenerator according to the present invention will be described in detail with reference to the accompanying drawings. Referring to FIG. 1, one embodiment of the clock regenerator of the present invention is shown as a block diagram.
【0009】A/D変換器1は、アナログの受信信号を
ディジタル信号に変換する。この変換実行のためのサン
プリングクロックは、A/D変換器1の出力信号から再
生された信号である。クロック位相誤差検出器2は、A
/D変換器1から出力されたディジタルデータより、ク
ロック位相誤差θeを求めて出力し、ループフィルタ3
へ供給する。ループフィルタ3は、入力されたクロック
位相誤差θeに基づいて、周波数wRのループフィルタ出
力を出力する。このループフィルタ出力をA/D変換器
1のサンプリング周波数とすることにより、クロック再
生のPLLループ(Phase-Locked Loop)が構成され
る。The A / D converter 1 converts an analog received signal into a digital signal. The sampling clock for executing this conversion is a signal reproduced from the output signal of the A / D converter 1. The clock phase error detector 2 has A
From the digital data output from the / D converter 1, the clock phase error θ e is obtained and output, and the loop filter 3
Supply to. The loop filter 3 outputs a loop filter output of frequency w R based on the input clock phase error θ e . By setting the output of this loop filter as the sampling frequency of the A / D converter 1, a PLL loop (Phase-Locked Loop) for clock reproduction is constructed.
【0010】本実施例において、全回路をディジタル回
路で構成するためループフィルタ出力は、周波数wRに
対応したnビットの整数値NRで構成されたディジタル
信号である。このnビットのループフィルタ3の出力の
うち、ダウンカウンタにロードできるのはLビット(L
≦n)の信号である。この値を上位Lビットの整数値N
UR(NUR=NR/2n-L)と下位[n−L]ビットの整数
値NLR(NLR=NRmod 2n-L)とに分ける。下位ビット
のNLRは[n−L]ビットの積分器6に入力される。In this embodiment, the loop filter output is a digital signal composed of an n-bit integer value N R corresponding to the frequency w R because all circuits are composed of digital circuits. Of the outputs of the n-bit loop filter 3, only the L-bit (L-bit
≦ n) signal. This value is the integer value N of the upper L bits
UR (N UR = N R / 2 nL ) and an integer value N LR (N LR = N R mod 2 nL ) of lower [n−L] bits. The lower bit N LR is input to the [n−L] bit integrator 6.
【0011】この積分器6は、積分後の値がオーバーフ
ローして2N-L+1以上の値2N-L+1+Nになると積分値と
してオーバーフロー値Nが保持され、同時にオーバーフ
ロー信号”1”が出力され、それ以外の時には”0”が
出力される。上位ビットのNURは、加算器7において積
分器6出力のオーバーフロー信号と加算され、オーバー
フローが起こらなかった時にはNURが、またオーバーフ
ローが起こった時にはNUR+1がダウンカウンタ4のロ
ード値入力へ出力される。ダウンカウンタ4は、発振器
5から出力される周波数wFの高速クロック信号を入力
してダウンカウントを行い、カウンタ値が”0”になる
とゼロ検出信号を出力し、加算器7から出力されるロー
ド値をロードする。また、このロードと共に、ゼロ検出
信号をA/D変換器のサンプリングクロックとする。The integrator 6 holds the overflow value N as an integral value when the value after integration overflows to a value 2 N-L + 1 + N which is 2 N-L + 1 or more, and at the same time, the overflow signal "1". "" Is output, and otherwise "0" is output. The upper bit N UR is added to the overflow signal of the output of the integrator 6 in the adder 7, and N UR is input to the load value input of the down counter 4 when the overflow does not occur and N UR +1 when the overflow occurs. Is output. The down counter 4 inputs the high-speed clock signal of the frequency w F output from the oscillator 5 to down count, outputs a zero detection signal when the counter value becomes “0”, and outputs the load output from the adder 7. Load the value. Along with this load, the zero detection signal is used as the sampling clock of the A / D converter.
【0012】上記の構成に成るクロック再生器の動作お
よび動作原理を以下に詳述する。受信信号の周波数wC
および発振器5の発振周波数wFにおいて、サンプリン
グクロックで同期のとれるダウンカウンタ4の分周比R
Dは、RD=wF/wC、となるが、これは整数とは限らな
い。そこでRDを整数部NDと小数部FDに分けると下記
の式(1)となる。 RD=ND+FD ……(1) 但し;NDは整数、0≦FD<1The operation and operating principle of the clock regenerator having the above configuration will be described in detail below. Frequency of received signal w C
And the oscillation frequency w F of the oscillator 5, the frequency division ratio R of the down counter 4 which can be synchronized with the sampling clock.
D becomes R D = w F / w C , but this is not necessarily an integer. Therefore, when R D is divided into an integer part N D and a decimal part F D , the following formula (1) is obtained. R D = N D + F D (1) where; N D is an integer, 0 ≦ F D <1
【0013】また、上位Lビットの整数値NURと下位
(n−L)ビットの整数値NLRとは、それぞれ式(2)
および(3)によって表すことができる。 NUR=ND ……(2) NLR=int(2N-L+1・FD) ……(3) 但し;int(A)はAの整数部を表す。The upper L-bit integer value N UR and the lower (n−L) -bit integer value N LR are respectively expressed by equation (2).
And (3). N UR = N D (2) N LR = int (2 N-L + 1 · F D ) (3) However, int (A) represents the integer part of A.
【0014】従来方式では、カウンタロード値が整数値
NURのみであったため、再生されるサンプリングクロッ
ク周波数は、下記の式(4)の関係を有する。 wF/NUR=wF/ND=wF/(RD−FD) (wF/RD)・(1+FD/RD) =wC(1+FD/RD)=wC+Δw ……(4) 故に、Δw=wC・(FD/RD)In the conventional method, since the counter load value is only the integer value N UR , the reproduced sampling clock frequency has the relationship of the following expression (4). w F / N UR = w F / N D = w F / (R D −F D ) (w F / R D ) · (1 + F D / R D ) = w C (1 + F D / R D ) = w C + Δw (4) Therefore, Δw = w C · (F D / R D ).
【0015】故に、Δwだけ受信クロックとずれてしま
い、クロック再生ループの安定性が失われる。これを防
ぐのに従来方式では、発振器5の発振周波数wFの値を
大きくすることによりFD/RDを小さく押さえ、Δwの
値を小さくするしか手だてが無く、それには限界があ
る。特にクロック周波数wCの大きいシステムでは、サ
ンプリング周波数wFを更に高く設定しなければなら
ず、現実的でなくなる。Therefore, the clock is deviated from the received clock by Δw, and the stability of the clock recovery loop is lost. In order to prevent this, in the conventional method, there is no choice but to suppress F D / R D by increasing the value of the oscillation frequency w F of the oscillator 5 and reduce the value of Δw, which has a limit. Particularly in a system with a large clock frequency w C , the sampling frequency w F must be set higher, which is not practical.
【0016】しかし、本実施例では、NLRの値を切り捨
てることなく積分器6において積分して利用し、カウン
タロード値NDまたはND+1をFDの値に応じた比率で
設定する。この手順によれば、再生されるクロックの周
波数精度を等価的に上げることが可能となる。積分器6
がオーバーフローする確率POVは、下記となる。 POV=NLR/2N-L+1=FD+ΔF ……(5) 但し、ΔF=FLD/2N-L+1 FLD=2N-L+1・FD−NLR 0≦FLD<1However, in the present embodiment, the value of N LR is not truncated and integrated and used in the integrator 6, and the counter load value N D or N D +1 is set at a ratio according to the value of F D. According to this procedure, it is possible to equivalently improve the frequency accuracy of the clock to be reproduced. Integrator 6
The probability P OV of overflowing is as follows. P OV = N LR / 2 N -L + 1 = F D + ΔF ...... (5) where, ΔF = F LD / 2 N -L + 1 F LD = 2 N-L + 1 · F D -N LR 0 ≦ F LD <1
【0017】これよりダウンカウンタ4にロードされる
ロード平均値NavLは、下記の式(6)となる。 NavL=ND(1−POV)+(ND+1)POV=ND+POV =ND+FD+ΔF =RD+FLD/2N-L+1 ……(6)From this, the load average value Nav L loaded into the down counter 4 is given by the following equation (6). Nav L = N D (1-P OV ) + (N D +1) P OV = N D + P OV = N D + F D + ΔF = R D + F LD / 2 N-L + 1 (6)
【0018】このロード平均値NavLは、理想的な分周
比RDとほぼ等しくなり、その誤差はFLD/2N-L+1であ
る。またロード平均値NavLは、オーバーフロー値Nを
大きくする、つまりループフィルタ3と積分器6のビッ
ト数を大きくすることで、限界無く小さくすることがで
きる。しかし、単に回路を若干大きくするだけでも平均
値NavLを小さくすることが可能であり、十分現実的で
ある。この様にダウンカウンタ4へのロード値が、FD
に応じた確率でNDまたはND+1として設定されること
により、再生されるクロック周波数を受信クロック周波
数wCに極めて近い値に近づけることが可能となる。The load average value Nav L becomes substantially equal to the ideal frequency division ratio R D, and the error is F LD / 2 N-L + 1 . The load average value Nav L can be reduced without limit by increasing the overflow value N, that is, by increasing the number of bits of the loop filter 3 and the integrator 6. However, the average value Nav L can be reduced by simply increasing the size of the circuit, which is sufficiently realistic. In this way, the load value to the down counter 4 is F D
By setting N D or N D +1 with a probability corresponding to, it becomes possible to bring the reproduced clock frequency close to a value very close to the reception clock frequency w C.
【0019】本実施例のクロック最盛期ではループフィ
ルタ出力の内、ダウンカウンタ4にロードされない下位
ビットを積分器で積分し、この積分器がオーバーフロー
した時にはカウンタロード値を1だけ大きくし、ループ
フィルタ3の下位ビットの効果をもダウンカウンタ4の
分周に取り込まれる。故に、クロック再生回路を完全に
ディジタル回路で構成しても、受信信号の周波数に極め
て一致した再生クロックを得ることができる。During the peak period of the clock of this embodiment, the lower bits of the output of the loop filter which are not loaded in the down counter 4 are integrated by the integrator, and when the integrator overflows, the counter load value is increased by 1 and the loop filter is increased. The effect of the lower bits of 3 is also incorporated in the frequency division of the down counter 4. Therefore, even if the clock recovery circuit is completely composed of a digital circuit, it is possible to obtain a recovered clock extremely matching the frequency of the received signal.
【0020】尚、上述の実施例は本発明の好適な実施の
一例ではあるが、本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。例えば、ループフィルタは理論動作上では
不要である。Although the above-described embodiment is a preferred embodiment of the present invention, the present invention is not limited to this, and various modifications can be made without departing from the gist of the present invention. For example, the loop filter is unnecessary in theoretical operation.
【0021】[0021]
【発明の効果】以上の説明より明かなように、本発明の
クロック再生器は、位相誤差信号の下位ビットの信号は
積分され、A/D変換手段のサンプリングクロックに反
映されるため、再生クロックと受信信号との同期特性が
向上する。故に、高速の受信信号に対しても安定した同
期のとれるクロック再生回路を、完全なディジタル回路
で構成することが容易となる。As is apparent from the above description, in the clock regenerator of the present invention, the signal of the lower bit of the phase error signal is integrated and reflected in the sampling clock of the A / D conversion means. And the synchronization characteristic of the received signal is improved. Therefore, it becomes easy to form a clock recovery circuit that can be stably synchronized with a high-speed received signal with a completely digital circuit.
【図1】本発明のクロック再生器の実施例を示すブロッ
ク図である。FIG. 1 is a block diagram showing an embodiment of a clock regenerator of the present invention.
【図2】従来の完全にディジタル化したクロック再生器
の回路構成例を示すブロック図である。FIG. 2 is a block diagram showing a circuit configuration example of a conventional completely digital clock regenerator.
1 A/D変換器 2 クロック位相誤差検出器 3 ループフィルタ 4 ダウンカウンタ 5 高速発振器 6 n−Lビット積分器 7 加算器 1 A / D converter 2 Clock phase error detector 3 Loop filter 4 Down counter 5 High speed oscillator 6 n-L bit integrator 7 Adder
Claims (4)
変換して出力するA/D変換手段と、 前記ディジタル信号のクロック位相誤差を検出し位相誤
差信号を出力するクロック位相誤差検出手段と、 前記位相誤差信号の下位ビットの信号を積分し、該積分
した積分値がオーバーフローするとオーバーフロー信号
を出力する積分手段と、 前記オーバーフロー信号が出力された場合、前記位相誤
差信号の上位ビットに対し「1」を加算して加算値を出
力する加算手段と、 クロック信号を生成し出力する発振手段と、 前記加算値をロード値とし前記クロック信号を入力しカ
ウントダウンを行い、前記ロード値が「0」となった時
にゼロ検出信号を出力するカウント手段とを有し、 前記ゼロ検出信号を前記カウント手段のロード信号と
し、且つ前記A/D変換手段のサンプリングクロックと
することを特徴とするクロック再生器。1. An A / D conversion means for converting an analog reception signal into a digital signal and outputting the digital signal, a clock phase error detection means for detecting a clock phase error of the digital signal and outputting a phase error signal, and the phase. Integrating means for integrating the signal of the lower bit of the error signal and outputting an overflow signal when the integrated value overflows, and "1" for the upper bit of the phase error signal when the overflow signal is output. An adding means for adding and outputting an added value, an oscillating means for generating and outputting a clock signal, and a countdown by inputting the clock signal with the added value as a load value and setting the load value to "0". And a count means for outputting a zero detection signal, wherein the zero detection signal is a load signal for the counting means, and A clock regenerator characterized by using a sampling clock for A / D conversion means.
に前記位相誤差信号をフィルタリングして出力するルー
プフィルタを有し、前記積分手段は前記ループフィルタ
がフィルタリングした信号を積分することを特徴とする
請求項1記載のクロック再生器。2. The clock phase error detecting means further has a loop filter for filtering and outputting the phase error signal, and the integrating means integrates the signal filtered by the loop filter. The clock regenerator according to Item 1.
ント手段の分解能以下であることを特徴とする請求項1
または請求項2記載のクロック再生器。3. The number of high-order bits is less than or equal to the resolution of the counting means.
Alternatively, the clock regenerator according to claim 2.
号の周波数は、前記アナログの受信信号の周波数より高
いことを特徴とする請求項1から3の何れか1項記載の
クロック再生器。4. The clock regenerator according to claim 1, wherein the frequency of the clock signal generated by the oscillating means is higher than the frequency of the analog reception signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5349574A JP2677185B2 (en) | 1993-12-28 | 1993-12-28 | Clock regenerator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5349574A JP2677185B2 (en) | 1993-12-28 | 1993-12-28 | Clock regenerator |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07202872A true JPH07202872A (en) | 1995-08-04 |
JP2677185B2 JP2677185B2 (en) | 1997-11-17 |
Family
ID=18404637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5349574A Expired - Fee Related JP2677185B2 (en) | 1993-12-28 | 1993-12-28 | Clock regenerator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2677185B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100324749B1 (en) * | 1998-10-09 | 2002-03-13 | 구자홍 | Maximum likelihood symbol timing estimator |
-
1993
- 1993-12-28 JP JP5349574A patent/JP2677185B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100324749B1 (en) * | 1998-10-09 | 2002-03-13 | 구자홍 | Maximum likelihood symbol timing estimator |
Also Published As
Publication number | Publication date |
---|---|
JP2677185B2 (en) | 1997-11-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8537957B2 (en) | Clock synchroniser | |
JP2825045B2 (en) | Frequency synthesizer | |
JPH07193564A (en) | Device and method for reproducing clock | |
JPS63200618A (en) | Phase synchronizing loop circuit | |
JPH0732389B2 (en) | Black Jitter suppression circuit | |
JPH066212A (en) | Phase comparator circuit and phase locked loop oscillation circuit with the same | |
JPH09162729A (en) | Digital pll circuit | |
JP2677185B2 (en) | Clock regenerator | |
JP2859082B2 (en) | Bit clock regeneration device | |
EP0493607B1 (en) | Clock regenerating circuit | |
US11509314B2 (en) | All-digital phase-locked loop | |
JP2004248123A (en) | Pll circuit | |
JP2003023352A (en) | Clock regeneration circuit | |
US11588490B2 (en) | Digital loop filter in all-digital phase-locked loop | |
JP3048134B2 (en) | Clock signal regeneration device | |
JP2733528B2 (en) | Partial pulse height reference frequency generator for phase locked loop | |
JP3404999B2 (en) | Digital PLL circuit | |
JP2004088212A (en) | Clock data recovery circuit | |
JP2863161B2 (en) | Phase synchronous clock signal generator | |
JP2748746B2 (en) | Phase locked oscillator | |
JP3019657B2 (en) | Carrier recovery circuit | |
JP3204175B2 (en) | Clock phase synchronization circuit | |
JP3446688B2 (en) | Timing circuit and communication device | |
JPH04207525A (en) | Digital pll circuit | |
JP2734287B2 (en) | Sampling clock information generation circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970624 |
|
LAPS | Cancellation because of no payment of annual fees |