JP2004088212A - Clock data recovery circuit - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、入力データ信号とクロック信号との間の位相差を合わせるクロックデータリカバリ(Clock Data Recovery : CDR)回路に関する。
【0002】
【従来の技術】
図6は、従来のCDR回路のブロック図を示す。図6において、符号130は従来のCDR回路、131は入力データ信号Dinの入力端子、133は入力端子131から入力した入力データ信号Dinと後述の電圧制御発振回路(Voltage Controlled Oscillator : VCO)から出力されたクロック信号ckvとを入力して、位相を比較する位相比較回路(Phase Comparator : PC)または位相差を検出する位相差検出回路(Phase Detector : PD)または位相周波数比較回路(Phase Frequency Detector : PFD)である(以下、符号133の回路を「位相比較回路PD」と言う)。続いて、符号135は位相比較回路PD(133)から出力された基準信号refと位相差を示すエラー信号errorとを入力して、充電電流または放電電流を出力するチャージポンプ回路(Charging Pump : CP)、137は抵抗R3(139)とキャパシタC2(141)と抵抗R4(143)とを直列に接続して構成したループフィルタ(破線で囲んで示す)であって、チャージポンプ回路CP(135)から出力された充電電流または放電電流の直流成分の取り出しを行う。ループフィルタ137は上記充電電流または放電電流を時間的に平均化しvcont+とvcont−との間の電位差として現す。符号145はループフィルタ137により取り出された上記直流成分を所望の電圧vcontへ変換する両相単相電圧変換回路(DSC)、147は両相単相電圧変換回路DSC(145)から出力された所望の電圧vcontに応じてクロック信号ckvを出力し、位相比較回路PD(133)の入力とする電圧制御発振回路VCOである。
本従来例は、チャージポンプ回路135の出力が差動信号であり、ループフィルタ137も差動構成を示しているが、単相出力のチャージポンプ回路と単相用のループフィルタを使用する構成も一般に見られる。単相の構成では、両相単相電圧変換回路145ではなく、ボルテージフォロワ回路等の回路を使用する。
【0003】
次に、従来のCDR回路130の動作を説明する。図6に示されるように、従来のCDR回路130は、入力端子131から入力される入力データ信号Din(周波数f(bits/secまたはHz))に対し、電圧制御発振回路VCO(147)から出力するクロック信号ckvの周波数と位相を合わせる回路である。すなわち、データ入力信号Dinとクロック信号ckvとの位相差を電圧制御発振回路VCO(147)の発振周波数にフィードバックして、クロック信号ckvの位相を入力データ信号Dinに合わせる動作を行う。入力データ信号Dinの時間幅(周期T=1/f)の中心(周期Tの1/2の時刻)にクロック信号ckvの立ち上がりエッジが位置した時に両信号が合ったロック状態となる。ロック状態では、位相比較回路PD(133)の内部のフリップフロップ回路(不図示)において入力データ信号Dinがクロック信号ckvでラッチされ整形されて、CDR回路130の出力であるDout信号として出力端子148から出力される。ロック状態におけるクロック信号ckvはCkout信号として出力端子149から出力される。
【0004】
【発明が解決しようとする課題】
上述のように、従来のCDR回路130は周波数f(bits/secまたはHz)の入力データ信号Dinに対して、周波数f(Hz)またはf/2(Hz)を発振する電圧制御発振回路VCO(147)を用いていた。このため、位相比較回路CP(133)の出力であるエラー信号errorのパルス幅がT/2以下となる場合があり、エラー信号errorおよび基準信号refが高速のパルスとなってしまう場合があった。この結果、位相比較回路PD(133)およびチャージポンプ回路CP135の応答が律速化してしまい、CDR回路130全体として最速動作ができなくなるという問題があった。
【0005】
そこで、本発明の目的は、上記問題を解決するためになされたものであり、データ入力信号Dinとクロック信号ckvとの位相差を位相比較回路PDで検出し、この位相差を電圧制御発振回路VCOの発振周波数にフィードバックしてクロック信号ckvの位相を入力データ信号Dinに合わせる動作を行うCDR回路において、位相比較回路PDの出力であるエラー信号errorおよび基準信号refを高速のパルスとさせず、最速動作を可能とするCDR回路を提供することにある。
【0006】
【課題を解決するための手段】
この発明の該クロックデータリカバリ回路は、入力データ信号とクロック信号との間の位相差を合せるクロックデータリカバリ回路であって、該入力データ信号は周期がTであり、該クロック信号は周波数がf/m(f=1/T、m=2n、nは2以上の自然数)であって位相が2π/mずつ異なるm本のクロック信号であり、該クロックデータリカバリ回路は、前記入力データ信号と前記m本のクロック信号とを入力して、該入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し最小パルス幅が(m/2−1)×T以上のm本のエラー信号を出力し、パルス幅が(m/2)×Tのm本の基準信号を出力する位相比較回路と、前記位相比較回路から出力されたm本のエラー信号の中の所定の1本のエラー信号とm本の基準信号の中の所定の1本の基準信号とを入力して、充電電流または放電電流を出力するチャージポンプ回路をm個有するチャージポンプ回路群と、前記チャージポンプ回路群のm個の各チャージポンプ回路と共通に接続され、該チャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタと、前記ループフィルタから出力された直流電圧成分を所定の電圧へ変換する電圧変換回路と、前記電圧変換回路から出力された所定の電圧を入力し、前記m本のクロック信号を生成する電圧制御発振回路とを備え、前記電圧制御発振回路は生成したm本のクロック信号を前記位相比較回路へ出力するものであり、前記位相比較回路は、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したm本のデータ信号と1本以上のクロック信号とを出力することを特徴とする。
【0007】
ここで、この発明のクロックデータリカバリ回路において、前記位相比較回路は、前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が(m/2−1)×T以上のm本のエラー信号を出力するエラー信号出力部と、前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が(m/2)×Tのm本の基準信号を出力する基準信号出力部と、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したm本のデータ信号と1本以上のクロック信号とを出力する出力部とを備えることができる。
【0008】
ここで、この発明のクロックデータリカバリ回路において、前記ループフィルタと前記電圧変換回路との間に直列に接続されたローパスフィルタをさらに備えることができる。
【0009】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0010】
図1は、本発明の実施の形態におけるCDR回路のブロック図を示す。図1において、符号10は入力データ信号とクロック信号との間の位相差を合わせる本発明の実施の形態におけるCDR回路、1は入力データ信号Din(周期T)の入力端子である。符号2は入力データ信号Dinとm本のクロック信号ckv_k(k=1〜m)とを入力する位相比較回路PDm(またはPFDm)である。位相比較回路PDm(2)は入力データ信号Dinの遷移エッジと各クロック信号ckv_k(k=1〜m)の遷移エッジとの間の位相差を示し最小パルス幅が(m/2−1)×T以上のm本のエラー信号error_k(k=1〜m)を出力し、パルス幅が(m/2)×Tのm本の基準信号(または位相比較基準信号)ref_k(k=1〜m)を出力する。ここで、クロック信号ckv_k(k=1〜m)は、周波数がf/m(f=1/T、m=2n、nは2以上の自然数)であって位相が2π/mずつ異なるm本のクロック信号である。位相比較回路PDm(2)は、所定のロック状態になった場合に、入力データ信号Dinに所定の整形処理を施したm本のデータ信号Dout_k(k=1〜m)を符号13ないし15で示される出力端子から出力し、ロック状態におけるクロック信号CKoutを出力端子16から出力する。
【0011】
続いて図1において、符号3は位相比較回路PDm(2)から出力されたm本のエラー信号error_k(k=1〜m)の中の所定の1本のエラー信号error_1とm本の位相比較基準信号ref_k(k=1〜m)の中の所定の1本の位相比較基準信号ref_1とを入力して、充電電流または放電電流を出力するチャージポンプ回路CP_1である。チャージポンプ回路CP_1(3)と同様に、チャージポンプ回路CP_2(4)はエラー信号error_2と位相比較基準信号ref_2とを入力して、充電電流または放電電流を出力する。同様に、チャージポンプ回路CP_m(5)はエラー信号error_mと位相比較基準信号ref_mとを入力して、充電電流または放電電流を出力する。m個のチャージポンプ回路CP_1(3)ないしCP_m(5)によりチャージポンプ回路群が構成されている。
【0012】
図1において、符号6は上述のチャージポンプ回路群のm個の各チャージポンプ回路CP_k(k=1〜m)と共通に接続され、このチャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタ(破線で囲んで示す)である。ループフィルタ6は抵抗R1(7)とキャパシタC1(8)と抵抗R2(9)とを直列に接続して構成されており、上記充電電流または放電電流を時間的に平均化しvcont+とvcont−との間の電位差として現す。符号11はループフィルタ6により取り出された上記直流成分を所定の電圧vcontへ変換する両相単相電圧変換回路(DSC)、12は両相単相電圧変換回路DSC(11)から出力された所定の電圧vcontを入力し、上述のm本のクロック信号ckv_k(k=1〜m)を生成する電圧制御発振回路VCOmである。電圧制御発振回路VCOm(12)は生成したm本のクロック信号ckv_k(k=1〜m)を位相比較回路PDm(2)へ出力する。
以上、チャージポンプ回路およびループフィルタは差動型を使用し、両相単相電圧変換回路を使用する場合を説明したが、チャージポンプ回路およびループフィルタに単相型を使用し、両相単相電圧変換回路の替わりにボルテージフォロワ回路等を使用することも可能であることは言うまでもない。
【0013】
次に、本発明の実施の形態のCDR回路10の動作を説明する。図1に示されるように、CDR回路10は、入力端子1から入力される入力データ信号Din(周波数f(bits/secまたはHz))に対し、電圧制御発振回路VCOm(12)から出力する周波数がf/m(f=1/T、m=2n、nは2以上の自然数)であって位相が2π/mずつ異なるm本のクロック信号ckv_k(k=1〜m)と位相を合わせる回路である。CDR回路10は、データ入力信号Dinとクロック信号ckv_k(k=1〜m)との位相差を電圧制御発振回路VCOm(12)の発振周波数にフィードバックして、クロック信号ckv_k(k=1〜m)の位相を入力データ信号Dinに合わせる動作を行う。ロック状態では、位相比較回路PD(133)の内部のフリップフロップ回路(後述の図2で示す)において入力データ信号Dinがクロック信号ckv_k(k=1〜m)でラッチされ整形されて、CDR回路10の出力であるDout_k(k=1〜m)信号として出力端子13ないし15から出力される。ロック状態におけるクロック信号Ckoutは出力端子16から出力される。以上のように、周波数がf/m(Hz)であり位相が2π/mずつ異なるm本のクロック信号ckv_k(k=1〜m)を用いることにより、位相比較信号であるエラー信号error_k(k=1〜m)の速度を従来の2×f(Hz。周波数換算)より遅い2×f/m(Hz)に低減することができる。この効果は位相比較基準信号ref_k(k=1〜m)に関しても比例的に働く。
【0014】
図1に示されるように、位相比較回路PDm(2)は位相比較信号であるエラー信号error_k(k=1〜m)と位相比較基準信号ref_k(k=1〜m)とを出力する。エラー信号error_k(k=1〜m)と位相比較基準信号ref_k(k=1〜m)とは、各々1本ずつチャージポンプ回路群のチャージポンプ回路CP_k(k=1〜m)に入力される。チャージポンプ回路CP_k(k=1〜m)は1回路として見ると従来のチャージポンプ回路CP(135)と同様の動作を行う。但し、充電電流と放電電流との電流比は適宜変更可能である。チャージポンプ回路CP_k(k=1〜m)の充電電流および放電電流は、共通に接続されたループフィルタ6で時間的に平均化される。このため、位相比較回路PDm(2)から出力されたm個の位相情報(エラー信号error_kまたは位相比較基準信号ref_k、k=1〜m)は、チャージポンプ回路CP_k(k=1〜m)を通してループフィルタ6で時間的に平均化され、vcont+とvcont−との間の電位差として現れる。両相単相電圧変換回路DSC(11)は、従来のCDR回路130における両相単相電圧変換回路DSC(145)と同様に、vcont+とvcont−との間の電位差を、所定の電圧、例えばGNDからの電位vcontへ変換し、電圧制御発振回路VCOm(12)の発振周波数にフィードバックする。このフィードバックにより、本発明の実施の形態におけるCDR回路10は、電圧制御発振回路VCOm(12)の発振クロック信号ckv_k(k=1〜m)の周波数をCDR回路10の入力である入力データ信号Dinと位相が一致するように動作する。
【0015】
図2は、本発明の位相比較回路PDm(2)の一例(m=4の場合)をブロック図で示す。ここで、m=2n、nは2以上の自然数であり、図2にはm=4の場合について例示する。他のm=8、16、32等であってもよいことはもちろんである。図2において、符号20は本発明の位相比較回路PDm(2)の一例(m=4の場合)、21はクロック信号ckv_1の入力端子、22クロック信号ckv_2の入力端子、23はクロック信号ckv_3の入力端子、24はクロック信号ckv_4の入力端子、25は入力データ信号Dinの入力端子である。符号31、32、33および34は各々データ入力のD端子とクロック入力のC端子とQ出力(q1等)とを有するラッチ回路L1、L2、L3およびL4、符号41、42、43および44は各々データ入力のD端子とクロック入力のC端子とQ出力(qf1等)とを有するD型フリップフロップ回路FF1、FF2、FF3およびFF4、符号51ないし58は排他的論理和回路XOR1ないしXOR8、符号61ないし68は論理積回路AND1ないしAND8、符号71はエラー信号(error_1)の出力端子、72はエラー信号(error_2)の出力端子、73はエラー信号(error_3)の出力端子、74はエラー信号(error_4)の出力端子、75は基準信号(ref_1)の出力端子、76は基準信号(ref_2)の出力端子、77は基準信号(ref_3)の出力端子、78は基準信号(ref_4)の出力端子である。
【0016】
本発明の位相比較回路PDm(20)は、入力データ信号Dinの遷移エッジとクロック信号ckv_k(k=1〜m)の遷移エッジとの間の位相差を比較する位相比較回路である。入力データ信号Dinは周期がTであり、クロック信号ckv_k(k=1〜m)は周波数がf/m(f=1/T)であって位相が2π/mずつ異なるm本のクロック信号である。図2に示されるように、本発明の位相比較回路PDm(20)は、入力データ信号Dinを各クロック信号ckv_kの立ち上がりエッジで各々並列にラッチするラッチ部30と、ラッチ部30からの各出力信号(q1等)と各クロック信号ckv_kとに基づいて、入力データ信号Dinの遷移エッジと各クロック信号ckv_kの遷移エッジとの間の位相差を示し、最小パルス幅が(m/2−1)×T以上のm本のエラー信号(error_1等)を出力するエラー信号出力部50と、ラッチ部30からの各出力信号(q1等)を各クロック信号ckv_kの立ち上がりエッジで各々並列に入力する入力部40と、入力部40からの出力信号(qf1等)と各クロック信号ckv_kとに基づいて、パルス幅が(m/2)×Tのm本の基準信号(ref_1等)を出力する基準信号出力部60とを有している。さらに、所定のロック状態になった場合に、入力データ信号Dinに所定の整形処理を施したm本のデータ信号Dout_k(k=1〜m)を出力し、1本以上のクロック信号CKoutを出力する出力部(不図示)を有している。
【0017】
ラッチ部30は、入力データ信号Dinをクロック信号ckv_kの立ち上がりエッジでラッチするラッチ回路Li(i=1〜m)を並列に有している。図2に示されるように、ラッチ回路L1(31)はC端子に入力したクロック信号ckv_kの立ち上がりエッジでD端子に入力する入力データ信号Dinをラッチし、Q出力(q1)にそのDinを出力する。C端子に入力したクロック信号ckv_1がHigh(論理1)である間は、Q出力(q1)をそのままホールドする。一方、C端子に入力したクロック信号ckv_1がLow(論理0)である間は、入力データ信号DinをそのままQ出力(q1)に出力する。したがって、C端子に入力したクロック信号ckv_1がLow(論理0)である間、途中で入力データ信号Dinが変化すると当該変化に応じてQ出力(q1)も変化する。
【0018】
ラッチ回路L2(32)はC端子に入力したクロック信号ckv_2の立ち上がりエッジでD端子に入力する入力データ信号Dinをラッチし、Q出力(q2)にそのDinを出力する。C端子に入力したクロック信号ckv_2がHigh(論理1)である間は、Q出力(q2)をそのままホールドする。一方、C端子に入力したクロック信号ckv_2がLow(論理0)である間は、入力データ信号DinをそのままQ出力(q2)に出力する。したがって、C端子に入力したクロック信号ckv_2がLow(論理0)である間、途中で入力データ信号Dinが変化すると当該変化に応じてQ出力(q2)も変化する。
【0019】
ラッチ回路L3(33)はC端子に入力したクロック信号ckv_3の立ち上がりエッジでD端子に入力する入力データ信号Dinをラッチし、Q出力(q3)にそのDinを出力する。C端子に入力したクロック信号ckv_3がHigh(論理1)である間は、Q出力(q3)をそのままホールドする。一方、C端子に入力したクロック信号ckv_3がLow(論理0)である間は、入力データ信号DinをそのままQ出力(q3)に出力する。したがって、C端子に入力したクロック信号ckv_3がLow(論理0)である間、途中で入力データ信号Dinが変化すると当該変化に応じてQ出力(q3)も変化する。
【0020】
ラッチ回路L4(34)はC端子に入力したクロック信号ckv_4の立ち上がりエッジでD端子に入力する入力データ信号Dinをラッチし、Q出力(q4)にそのDinを出力する。C端子に入力したクロック信号ckv_4がHigh(論理1)である間は、Q出力(q4)をそのままホールドする。一方、C端子に入力したクロック信号ckv_4がLow(論理0)である間は、入力データ信号DinをそのままQ出力(q4)に出力する。したがって、C端子に入力したクロック信号ckv_4がLow(論理0)である間、途中で入力データ信号Dinが変化すると当該変化に応じてQ出力(q4)も変化する。
【0021】
エラー信号出力部50は、ラッチ部30のラッチ回路Liの出力信号qiおよびラッチ回路Lk+1の出力信号qk+1(k+1=m+1の場合はラッチ回路L1の出力信号q1)の排他的論理和の出力と、クロック信号ckv_kとの論理積をエラー信号error_k(k=1〜m)として出力する。図2に示されるように、ラッチ回路L1(31)のQ出力(q1)とラッチ回路L2(32)のQ出力(q2)とは排他的論理和回路XOR1(51)に入力され、さらにその出力q1xorq2とクロック信号ckv_1とが論理積回路AND1(61)に入力されて、その出力(q1xorq2)*ckv_1がエラー信号(error_1)として出力端子71から出力される。ここで記号「*」は論理積を意味する。
【0022】
ラッチ回路L2(32)のQ出力(q2)とラッチ回路L3(33)のQ出力(q3)とは排他的論理和回路XOR2(52)に入力され、さらにその出力q2xorq3とクロック信号ckv_2とが論理積回路AND2(62)に入力されて、その出力(q2xorq3)*ckv_2がエラー信号(error_2)として出力端子72から出力される。
【0023】
ラッチ回路L3(33)のQ出力(q3)とラッチ回路L4(34)のQ出力(q4)とは排他的論理和回路XOR3(53)に入力され、さらにその出力q3xorq4とクロック信号ckv_3とが論理積回路AND3(63)に入力されて、その出力(q3xorq4)*ckv_3がエラー信号(error_3)として出力端子73から出力される。
【0024】
ラッチ回路L4(34)のQ出力(q4)とラッチ回路L1(31)のQ出力(q1)とは排他的論理和回路XOR4(54)に入力され、さらにその出力q4xorq1とクロック信号ckv_4とが論理積回路AND3(64)に入力されて、その出力(q4xorq1)*ckv_4がエラー信号(error_4)として出力端子74から出力される。このようにm=4の場合に、k+1=m+1=5と最大数4を越えた場合は、ラッチ回路Lk+1(=L5)の出力信号qk+1(=q5)は元に戻って出力信号q1とする。
【0025】
入力部40は、ラッチ部30のラッチ回路Liの出力信号qiをクロック信号ckv_k+1(k+1=m+1の場合はクロック信号ckv_1)の立ち上がりエッジで入力するD型フリップフロップFFk(k=1〜m)を並列に有している。図2に示されるように、D型フリップフロップFF1(41)はC端子に入力したクロック信号ckv_2の立ち上がりエッジでD端子に入力するラッチ回路L1(31)の出力信号q1をラッチし、Q出力(qf1)にその信号q1を出力する。次のクロック信号ckv_2の立ち上がりエッジまでの間、Q出力(qf1)をそのままホールドする。したがって、この間に途中でD端子q1が変化した場合であっても当該変化に応じてQ出力(qf1)が変化することはない。
【0026】
D型フリップフロップFF2(42)はC端子に入力したクロック信号ckv_3の立ち上がりエッジでD端子に入力するラッチ回路L2(32)の出力信号q2をラッチし、Q出力(qf2)にその信号q2を出力する。次のクロック信号ckv_3の立ち上がりエッジまでの間、Q出力(qf2)をそのままホールドする。したがって、この間に途中でD端子q2が変化した場合であっても当該変化に応じてQ出力(qf2)が変化することはない。
【0027】
D型フリップフロップFF3(43)はC端子に入力したクロック信号ckv_4の立ち上がりエッジでD端子に入力するラッチ回路L3(33)の出力信号q3をラッチし、Q出力(qf3)にその信号q3を出力する。次のクロック信号ckv_4の立ち上がりエッジまでの間、Q出力(qf3)をそのままホールドする。したがって、この間に途中でD端子q3が変化した場合であっても当該変化に応じてQ出力(qf3)が変化することはない。
【0028】
D型フリップフロップFF4(44)はC端子に入力したクロック信号ckv_1の立ち上がりエッジでD端子に入力するラッチ回路L4(34)の出力信号q4をラッチし、Q出力(qf4)にその信号q4を出力する。次のクロック信号ckv_1の立ち上がりエッジまでの間、Q出力(qf4)をそのままホールドする。したがって、この間に途中でD端子q4が変化した場合であっても当該変化に応じてQ出力(qf4)が変化することはない。このようにm=4の場合に、k+1=m+1=5と最大数4を越えた場合は、D型フリップフロップFFk+1(=FF5)のクロック信号ckv_k+1(=ckv_5)は元に戻ってクロック信号ckv_1とする。
【0029】
基準信号出力部60は、入力部40のD型フリップフロップFFkの出力信号qfkおよびD型フリップフロップFFk+1の出力信号qfk+1(k+1=m+1の場合はD型フリップフロップFF1の出力信号qf1)の排他的論理和の出力と、クロック信号ckv_k+2(k+2=m+1の場合はクロック信号ckv_1、k+2=m+2の場合はクロック信号ckv_2)との論理積を基準信号ref_k(k=1〜m)として出力する。図2に示されるように、D型フリップフロップFF1(41)のQ出力(qf1)とD型フリップフロップFF2(42)のQ出力(qf2)とは排他的論理和回路XOR5(55)に入力され、さらにその出力qf1xorqf2とクロック信号ckv_3とが論理積回路AND5(65)に入力されて、その出力(qf1xorqf2)*ckv_3が基準信号(ref_1)として出力端子75から出力される。
【0030】
D型フリップフロップFF2(42)のQ出力(qf2)とD型フリップフロップFF3(43)のQ出力(qf3)とは排他的論理和回路XOR6(56)に入力され、さらにその出力qf2xorqf3とクロック信号ckv_4とが論理積回路AND6(66)に入力されて、その出力(qf2xorqf3)*ckv_4が基準信号(ref_2)として出力端子76から出力される。
【0031】
D型フリップフロップFF3(43)のQ出力(qf3)とD型フリップフロップFF4(44)のQ出力(qf4)とは排他的論理和回路XOR7(57)に入力され、さらにその出力qf3xorqf4とクロック信号ckv_1とが論理積回路AND7(67)に入力されて、その出力(qf3xorqf4)*ckv_1が基準信号(ref_3)として出力端子77から出力される。このようにm=4の場合に、k+1=m+1=5と最大数4を越えた場合は、論理積回路AND7(67)に入力するクロック信号ckv_k+1(=ckv_5)は元に戻ってクロック信号ckv_1とする。
【0032】
D型フリップフロップFF4(44)のQ出力(qf4)とD型フリップフロップFF1(41)のQ出力(qf1)とは排他的論理和回路XOR8(58)に入力され、さらにその出力qf4xorqf1とクロック信号ckv_2とが論理積回路AND8(68)に入力されて、その出力(qf4xorqf1)*ckv_2が基準信号(ref_4)として出力端子78から出力される。このようにm=4の場合に、k+1=m+1=5と最大数4を越えた場合は、D型フリップフロップ回路FFk+1(=FF5)の出力信号qfk+1(=qf5)は元に戻って出力信号qf1とする。さらに、論理積回路AND8(68)に入力するクロック信号ckv_k+2(=ckv_6)は出力信号ckv_1から1つ進めてckv_2とする。
【0033】
図3(A)ないし(U)は、図2に示された本発明の位相比較回路PDm(2)のタイムチャートを示す。図3(A)ないし(U)で図2と同じ符号が付された箇所は同じ部分を示すため説明は省略する。図3(A)に示される信号は、信号名が入力データ信号Din、信号速度(Hz換算。以下同様)がf/2(データ周期はT(=1/f))であり、周期Tごとにデータ0、データ1等と示されている。図3(B)に示される信号は、信号名がクロック信号ckv_1、論理式がckv_1、信号速度がf/4であり、入力データ信号Dinがデータ0の間に立ち上がり、入力データ信号Dinがデータ2の間に立ち下がっていることが示されている。図3(C)に示される信号は、信号名がクロック信号ckv_2、論理式がckv_2、信号速度がf/4であり、入力データ信号Dinがデータ1の間に立ち上がり、入力データ信号Dinがデータ3の間に立ち下がっていることが示されている。図3(D)に示される信号は、信号名がクロック信号ckv_3、論理式がckv_3、信号速度がf/4であり、入力データ信号Dinがデータ2の間に立ち上がり、入力データ信号Dinがデータ4の間に立ち下がっていることが示されている。図3(E)に示される信号は、信号名がクロック信号ckv_4、論理式がckv_4、信号速度がf/4であり、入力データ信号Dinがデータ3の間に立ち上がり、入力データ信号Dinがデータ5の間に立ち下がっていることが示されている。
【0034】
図3(F)に示される信号は、信号名がラッチ回路L1(31)の出力q1、ラッチ回路L1(31)のD端子における取り込みエッジがクロック信号ckv_1の立ち上がり(↑ckv_1)、利用する信号(0、4、8、...等)の速度がf/3である。図3(G)に示される信号は、信号名がラッチ回路L2(32)の出力q2、ラッチ回路L2(32)のD端子における取り込みエッジがクロック信号ckv_2の立ち上がり(↑ckv_2)、利用する信号(1、5、9、...等)の速度がf/3である。図3(H)に示される信号は、信号名がラッチ回路L3(33)の出力q3、ラッチ回路L3(33)のD端子における取り込みエッジがクロック信号ckv_3の立ち上がり(↑ckv_3)、利用する信号(2、6、...等)の速度がf/3である。図3(I)に示される信号は、信号名がラッチ回路L4(34)の出力q4、ラッチ回路L4(34)のD端子における取り込みエッジがクロック信号ckv_4の立ち上がり(↑ckv_4)、利用する信号(3、7、...等)の速度がf/3である。
【0035】
図3(J)に示される信号は、信号名が論理積回路61のエラー信号(Error1)、論理積回路61の出力を示す論理式が(q1xorq2)*ckv_1、信号速度はf/2より遅い。図3(K)に示される信号は、信号名が論理積回路62のエラー信号(Error2)、論理積回路62の出力を示す論理式が(q2xorq3)*ckv_2、信号速度はf/2より遅い。図3(L)に示される信号は、信号名が論理積回路63のエラー信号(Error3)、論理積回路63の出力を示す論理式が(q3xorq4)*ckv_3、信号速度はf/2より遅い。図3(M)に示される信号は、信号名が論理積回路64のエラー信号(Error4)、論理積回路64の出力を示す論理式が(q4xorq1)*ckv_4、信号速度はf/2より遅い。上述のように、m個のラッチ回路Liに周波数がf/m(Hz)であって位相が2π/mずつ異なるm本のクロック信号ckv_iを入力することにより、エラー信号(Errori)の速度をf(Hz)より遅い2f/m(Hz)に低減することができる。
【0036】
図3(N)に示される信号は、信号名がD型フリップフロップ回路FF1(41)の出力qf1、D型フリップフロップ回路FF1(41)のD端子における取り込みエッジがクロック信号ckv_2の立ち上がり(↑ckv_2)、信号速度がf/3である。図3(O)に示される信号は、信号名がD型フリップフロップ回路FF2(42)の出力qf2、D型フリップフロップ回路FF2(42)のD端子における取り込みエッジがクロック信号ckv_3の立ち上がり(↑ckv_3)、信号速度がf/3である。図3(P)に示される信号は、信号名がD型フリップフロップ回路FF3(43)の出力qf3、D型フリップフロップ回路FF3(43)のD端子における取り込みエッジがクロック信号ckv_4の立ち上がり(↑ckv_4)、信号速度がf/3である。図3(Q)に示される信号は、信号名がD型フリップフロップ回路FF4(44)の出力qf4、D型フリップフロップ回路FF4(44)のD端子における取り込みエッジがクロック信号ckv_1の立ち上がり(↑ckv_1)、信号速度がf/3である。
【0037】
図3(R)に示される信号は、信号名が論理積回路66の基準信号(ref_1)、論理積回路65の出力を示す論理式が(qf1xorqf2)*ckv_3、信号速度はf/4より遅い。図3(S)に示される信号は、信号名が論理積回路66の基準信号(ref_2)、論理積回路66の出力を示す論理式が(qf2xorqf3)*ckv_4、信号速度はf/4より遅い。図3(T)に示される信号は、信号名が論理積回路67の基準信号(ref_3)、論理積回路67の出力を示す論理式が(qf3xorqf4)*ckv_1、信号速度はf/4より遅い。図3(U)に示される信号は、信号名が論理積回路68の基準信号(ref_4)、論理積回路68の出力を示す論理式が(qf4xorqf1)*ckv_2、信号速度はf/4より遅い。上述のように、m個のD型フリップフロップ回路FFiに周波数がf/m(Hz)であって位相が2π/mずつ均等に異なるm本のクロック信号ckv_iを入力することにより、基準信号(ref_i)の速度をf/2(Hz)より遅いf/m(Hz)に低減することができる。
【0038】
図3(A)、(B)および(F)に示されるように、ラッチ回路L1(31)は、クロック信号ckv_1の立ち上がりで入力データ信号Din(データ0)を取り込んでq1出力に出力する。入力データ信号がデータ0からデータ1へ遷移しても、クロック信号ckv_1がHighであるためq1出力はデータ0をホールドする。クロック信号ckv_1がLowになっている間、入力データ信号Dinのデータ2がそのまま出力q1に現れ、入力データ信号Dinがデータ3、4へ遷移するとデータ3、4がそのまま出力q1に現れる。次に、データ入力信号Dinがデータ4の間にクロック信号ckv_1が立ち上がると、このデータ4を取り込んでq1出力に出力する。入力データ信号がデータ4からデータ5、6へ遷移しても、クロック信号ckv_1がHighであるためq1出力はデータ4をホールドする。以下同様であるため説明は省略する。
【0039】
図3(A)、(C)および(G)に示されるように、ラッチ回路L2(32)は、クロック信号ckv_2がLowの間、入力データ信号Din(データ0、1)を順次q2出力に出力する。クロック信号ckv_2の立ち上がりで入力データ信号Din(データ1)を取り込んでq2出力に出力する。入力データ信号がデータ1からデータ2、3へ遷移しても、クロック信号ckv_2がHighであるためq2出力はデータ1をホールドする。クロック信号ckv_2がLowになっている間、入力データ信号Dinのデータ3、4、5がそのまま出力q2に現れる。次に、データ入力信号Dinがデータ5の間にクロック信号ckv_2が立ち上がると、このデータ5を取り込んでq2出力に出力する。以下同様であるため説明は省略する。
【0040】
図3(A)、(D)および(H)に示されるように、ラッチ回路L3(33)は、クロック信号ckv_3がLowの間、入力データ信号Din(データ0、1、2)を順次q3出力に出力する。クロック信号ckv_3の立ち上がりで入力データ信号Din(データ2)を取り込んでq3出力に出力する。入力データ信号がデータ2からデータ3、4へ遷移しても、クロック信号ckv_3がHighであるためq3出力はデータ2をホールドする。クロック信号ckv_3がLowになっている間、入力データ信号Dinのデータ4、5、6がそのまま出力q3に現れる。次に、データ入力信号Dinがデータ6の間にクロック信号ckv_3が立ち上がると、このデータ6を取り込んでq3出力に出力する。以下同様であるため説明は省略する。
【0041】
図3(A)、(E)および(I)に示されるように、ラッチ回路L4(34)は、クロック信号ckv_4がLowの間、入力データ信号Din(データ1、2、3)を順次q4出力に出力する。クロック信号ckv_4の立ち上がりで入力データ信号Din(データ3)を取り込んでq4出力に出力する。入力データ信号がデータ3からデータ4、5へ遷移しても、クロック信号ckv_4がHighであるためq4出力はデータ3をホールドする。クロック信号ckv_4がLowになっている間、入力データ信号Dinのデータ5、6、7がそのまま出力q4に現れる。次に、データ入力信号Dinがデータ7の間にクロック信号ckv_4が立ち上がると、このデータ7を取り込んでq4出力に出力する。以下同様であるため説明は省略する。
【0042】
図3(B)、(F)、(G)および(J)に示されるように、例えばクロック信号ckv_1がHigh(論理1)であり、かつ出力q1がデータ0で出力q2がデータ1である場合、エラー信号(Error1)の出力は「0xor1」となる。クロック信号ckv_1がHigh(論理1)でない場合は、出力q1と出力q2とが異なるデータの場合であっても、エラー信号(Error1)の出力は0となる。このため、出力q1がデータ2で出力q2がデータ1である場合、または出力q1がデータ3で出力q2がデータ1である場合のように、エラー信号(Error1)として位相比較に関係の無いパルスを出力しないですむ。この結果、位相比較精度の低下または誤動作の発生を起こさないですませることができる。すなわち、出力q1および出力q2の排他的論理和(回路51)の出力とクロック信号ckv_1との論理積(回路61)をとることにより、位相比較に関係するパルス「0xor1」、「4xor5」等のみをエラー信号(Error1)として出力することができる。
【0043】
図3(J)に示されるように、エラー信号(Error1)のパルス幅は入力データ信号Dinの周期Tに対しクロック信号ckv_1の立ち上がりエッジが中央に位置すると(m/2−0.5)×Tの長さのパルスとなる。クロック信号ckv_1の立ち上がりエッジが入力データ信号Dinの中央よりΔtだけ前に位置した場合、Δtだけ少ないパルス幅のエラー信号(Error1)が出力される。一方、クロック信号ckv_1の立ち上がりエッジが入力データ信号Dinの中央よりΔtだけ後に位置した場合、Δtだけ多いパルス幅のエラー信号(Error1)が出力される。m=4、Δt=0.5×Tの場合、図3(J)に示されるように、±0.5×Tに対して、エラー信号(Error1)のパルス幅は1.5×T±0.5×Tとなる。以下に説明される他のエラー信号(Errori)についても同様である。
【0044】
図3(C)、(G)、(H)および(K)に示されるように、例えばクロック信号ckv_2がHigh(論理1)であり、かつ出力q2がデータ1で出力q3がデータ2である場合、エラー信号(Error2)の出力は「1xor2」となる。クロック信号ckv_2がHigh(論理1)でない場合は、出力q2と出力q3とが異なるデータの場合であっても、エラー信号(Error2)の出力は0となる。すなわち上述と同様に、出力q2および出力q3の排他的論理和(回路52)の出力とクロック信号ckv_2との論理積(回路62)をとることにより、位相比較に関係するパルス「1xor2」、「5xor6」等のみをエラー信号(Error2)として出力することができる。
【0045】
図3(D)、(H)、(I)および(L)に示されるように、例えばクロック信号ckv_3がHigh(論理1)であり、かつ出力q3がデータ2で出力q4がデータ3である場合、エラー信号(Error3)の出力は「2xor3」となる。クロック信号ckv_3がHigh(論理1)でない場合は、出力q3と出力q4とが異なるデータの場合であっても、エラー信号(Error3)の出力は0となる。すなわち上述と同様に、出力q3および出力q4の排他的論理和(回路53)の出力とクロック信号ckv_3との論理積(回路63)をとることにより、位相比較に関係するパルス「2xor3」、「6xor7」等のみをエラー信号(Error3)として出力することができる。
【0046】
図3(E)、(F)、(I)および(M)に示されるように、例えばクロック信号ckv_4がHigh(論理1)であり、かつ出力q4がデータ3で出力q1がデータ4である場合、エラー信号(Error4)の出力は「3xor4」となる。クロック信号ckv_4がHigh(論理1)でない場合は、出力q4と出力q1とが異なるデータの場合であっても、エラー信号(Error4)の出力は0となる。すなわち上述と同様に、出力q4および出力q1の排他的論理和(回路54)の出力とクロック信号ckv_4との論理積(回路64)をとることにより、位相比較に関係するパルス「3xor4」、「7xor8」等のみをエラー信号(Error4)として出力することができる。
【0047】
図3(N)、(O)および(R)に示されるように、例えばクロック信号ckv_3がHigh(論理1)であり、かつ出力qf1がデータ0で出力qf2がデータ1である場合、基準信号(ref_1)の出力は「0xor1」となる。クロック信号ckv_3がHigh(論理1)でない場合は、出力qf1と出力qf2とが異なるデータの場合であっても、基準信号(ref_1)の出力は0となる。従来の位相比較回路でラッチ回路を用いていたのに対して、本発明の位相比較回路ではD型フリップフロップ回路を用いることにより、位相比較に関係の無いパルスを排除することができる。さらに、出力qf1および出力qf2の排他的論理和(回路55)の出力とクロック信号ckv_3との論理積(回路65)をとることにより、出力qf1がデータ4で出力qf2がデータ1である場合のように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルス「0xor1」、「4xor5」等のみを基準信号(ref_1)として出力することができる。図3(R)に示されるように、基準信号(ref_1)は入力データ信号Dinの遷移があった場合、m=4では常にデータ周期Tの2倍の長さ幅(=2.0×T、一般的には(m/2)×T)のパルスとして出力される。以下に説明される他の基準信号においても同様である。
【0048】
図3(O)、(P)、(S)に示されるように、例えばクロック信号ckv_4がHigh(論理1)であり、かつ出力qf2がデータ1で出力qf3がデータ2である場合、基準信号(ref_2)の出力は「1xor2」となる。クロック信号ckv_4がHigh(論理1)でない場合は、出力qf2と出力qf3とが異なるデータの場合であっても、基準信号(ref_2)の出力は0となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「1xor2」、「5xor6」等のみを基準信号(ref_2)として出力することができる。
【0049】
図3(P)、(Q)、(T)に示されるように、例えばクロック信号ckv_1がHigh(論理1)であり、かつ出力qf3がデータ2で出力qf4がデータ3である場合、基準信号(ref_3)の出力は「2xor3」となる。クロック信号ckv_1がHigh(論理1)でない場合は、出力qf3と出力qf4とが異なるデータの場合であっても、基準信号(ref_3)の出力は0となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「2xor3」、「6xor7」等のみを基準信号(ref_3)として出力することができる。
【0050】
図3(Q)、(N)、(U)に示されるように、例えばクロック信号ckv_2がHigh(論理1)であり、かつ出力qf4がデータ3で出力qf1がデータ4である場合、基準信号(ref_4)の出力は「3xor4」となる。クロック信号ckv_2がHigh(論理1)でない場合は、出力qf4と出力qf1とが異なるデータの場合であっても、基準信号(ref_4)の出力は0となる。すなわち上述したように、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができ、位相比較に関係するパルス「3xor4」、「7xor8」等のみを基準信号(ref_4)として出力することができる。
【0051】
以上より、本発明の位相比較回路PDm(2)によれば、m個のラッチ回路Lkに周波数がf/m(Hz)であって位相が2π/mずつ異なるm本のクロック信号ckv_kを入力することにより、エラー信号error_k(k=1〜m)の速度をf(Hz)より遅い2f/m(Hz)に低減することができる。位相比較基準信号ref_k(k=1〜m)の速度も同様にf/m(Hz)に低減することができる。すなわち、本発明の位相比較回路PDm(2)により入力データ信号Dinとf/m(Hz)の速度のクロック信号ckv_k(k=1〜m)との位相比較を、最高でも2f/m(Hz)という従来より極めて低速なエラー信号error_k(k=1〜m)と、f/m(Hz)の位相比較基準信号ref_k(k=1〜m)とを用いて行うことができる。
【0052】
さらに本発明の位相比較回路PDm(2)によれば、出力qkおよび出力qk+1の排他的論理和の出力とクロック信号ckv_k(k=1〜m)との論理積をとることにより、位相比較に関係するパルスのみをエラー信号error_k(k=1〜m)として出力することができる。すなわち、エラー信号error_k(k=1〜m)として位相比較に関係の無いパルスを出力しないですみ、位相比較精度の低下または誤動作の発生を起こさないですませることができる。位相比較基準信号ref_k(k=1〜m)においても出力qfkおよび出力qfk +1の排他的論理和の出力とクロック信号ckv_k+2との論理積をとることにより、位相比較精度の低下または誤動作の発生を引き起こすような位相比較に不要なパルスを排除することができる。この結果、位相比較に関係するパルスのみを位相比較基準信号ref_k(k=1〜m)として出力することができる。
【0053】
本発明のCDR回路10におけるチャージポンプ回路CP_kの例としては、例えば“A 10−Gb/s CMOS Clock and Data Recovery Circuit with a Half−Rate Linear Phase Detector”, J. Savoj, et al. ,IEEE Journal of Solid−State circuits, Vol. 36, No. 5, May 2001, p.765, Fig.10に示されるチャージポンプ回路を利用することができる。図4は、上記チャージポンプ回路を示すブロック図である。図4において、符号80は本発明のCDR回路10におけるチャージポンプ回路CP_kの例、81は電源電圧Vdd端子、82は基準電圧Vref端子、83ないし87はトランジスタである。同様に符号91は電源電圧Vdd端子、92は上述のエラー信号error_kの入力端子、93は上述の位相比較基準信号ref_kの入力端子、94ないし97はトランジスタである。符号98、99はチャージポンプ回路CP_kの出力端子であり、各々電位vcont+とvcont−とを示す。出力端子98と99とがループフィルタ6へと接続されている。回路全体の動作に関しては上述したため省略する。
【0054】
本発明のCDR回路10における電圧制御発振回路VCOm(12)の例としては、例えば“Low−Power Low−Phase−Noise Differentially Tuned Quadrature VCO Design in Standard CMOS”, M. Tiebout, IEEE Journal of Solid−State circuits, Vol. 36, No. 7, July 2001, p.1023, Fig.11に示される電圧制御発振回路を利用することができる。図5は、上記電圧制御発振回路を示すブロック図である。図5において、符号100は本発明のCDR回路10における電圧制御発振回路VCOm(12)の例(m=4の場合)、101は電源電圧Vdd端子、102ないし121はトランジスタ、122は上述の両相単相電圧変換回路DSC(11)から出力された電圧vcontの入力端子、123ないし126は各々上述のクロック信号ckv_1ないしckv_3の出力端子である。回路全体の動作に関しては上述したため省略する。
【0055】
上述の実施の形態において、複数のチャージポンプCP_k(k=1〜m)からの位相の異なるチャージポンプ電流により、vcont+とvcont−との間の電位差にノイズが発生する場合は、ループフィルタ6と両相単相電圧変換回路DSC(11)との間に直列にローパスフィルタ(不図示)を設けることにより、ノイズをCDR回路10の回路動作に影響しない程度に低減することが可能である。
【0056】
図1等を用いて説明した上述の実施の形態は、各信号に対して1本の信号を用いて例示している。各信号に対して差動信号を使用し、回路の動作速度やノイズマージンを改善することは、容易に類推可能である。また、差動信号を使用する場合、クロック信号ckv_3にクロック信号ckv_1の反転信号を使用し、クロック信号ckv_4にクロック信号ckv_2の反転信号を使用すること、並びにラッチ回路L3(33)およびラッチ回路L4(34)とD型フリップフロップFF2(42)およびD型フリップフロップFF3(43)とにクロック信号の立下りエッジでラッチする回路を使用することも、容易に類推可能である。
【0057】
【発明の効果】
以上説明したように、本発明のCDR回路によれば、周波数がf/m(Hz)であって位相が2π/mずつ異なるm本のクロック信号ckv_k(k=1〜m)を用いることにより、データ入力信号Dinとクロック信号ckv_k(k=1〜m)との位相差を電圧制御発振回路VCOm(12)の発振周波数にフィードバックして、クロック信号ckv_k(k=1〜m)の位相を入力データ信号Dinに合わせる動作を行うことができる。本発明のCDR回路の回路動作において、位相比較回路PDm(2)とチャージポンプ回路CP_k(k=1〜m)の動作速度を律速するエラー信号error_k(k=1〜m)の速度と位相比較基準信号ref_k(k=1〜m)の速度とを1/m程度に緩和することができる。このため、エラー信号error_k(k=1〜m)および位相比較基準信号ref_k(k=1〜m)を高速のパルスとさせず、最速動作を可能とするCDR回路を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態におけるCDR回路のブロック図である。
【図2】本発明の位相比較回路PDm(2)の一例(m=4の場合)のブロック図である。
【図3】本発明の位相比較回路PDm(2)のタイムチャートである。
【図4】本発明のチャージポンプ回路CP_kの一例を示すブロック図である図である。
【図5】本発明の電圧制御発振回路VCOm(12)の一例(m=4の場合)を示すブロック図である。
【図6】従来のCDR回路のブロック図である。
【符号の説明】
1,21,22,23,24,25,92,93,122,131 入力端子、2 位相比較回路PDm(またはPFDm)、 3 チャージポンプ回路CP_1、 4 チャージポンプ回路CP_2、 5 チャージポンプ回路CP_m、 6,137 ループフィルタ、 7,9,139,143 抵抗、 8,141 キャパシタ、 11,145 両相単相電圧変換回路DSC、 12 電圧制御発振回路VCOm、 13,14,15,16,71,72,73,74,75,76,77,78,98,99,123,124,125,126,148,149 出力端子、 30 ラッチ部、 31,32,33,34 ラッチ回路、 41,42,43,44 D型フリップフロップ回路、 51、52,53,54,55,56,57,58 排他的論理和回路、 61,62,63,64,65,66,67,68 論理積回路、 80 チャージポンプCP_kの回路例、 81,91,101 電源電圧Vdd端子、82 基準電圧Vref端子、 83〜87,94〜97、102〜121 トランジスタ、 100 電圧制御発振回路VCOmの回路例、 133 位相比較回路PD、 135 チャージポンプ回路CP、 147 電圧制御発振回路VCO。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock data recovery (Clock \ Data \ Recovery :: CDR) circuit for adjusting a phase difference between an input data signal and a clock signal.
[0002]
[Prior art]
FIG. 6 shows a block diagram of a conventional CDR circuit. 6,
In this conventional example, the output of the
[0003]
Next, the operation of the
[0004]
[Problems to be solved by the invention]
As described above, the
[0005]
Therefore, an object of the present invention is to solve the above-described problem, and a phase difference between a data input signal Din and a clock signal ckv is detected by a phase comparison circuit PD, and this phase difference is detected by a voltage control oscillation circuit. In a CDR circuit that performs an operation of feeding back to the oscillation frequency of the VCO and adjusting the phase of the clock signal ckv to the input data signal Din, the error signal error and the reference signal ref, which are the outputs of the phase comparison circuit PD, are not made high-speed pulses. An object of the present invention is to provide a CDR circuit capable of operating at the highest speed.
[0006]
[Means for Solving the Problems]
The clock data recovery circuit according to the present invention is a clock data recovery circuit for adjusting a phase difference between an input data signal and a clock signal, wherein the input data signal has a period T and the clock signal has a frequency f. / M (f = 1 / T, m = 2n, N is a natural number of 2 or more) and m clock signals whose phases are different by 2π / m, and the clock data recovery circuit inputs the input data signal and the m clock signals, It indicates the phase difference between the transition edge of the input data signal and the transition edge of each clock signal, and outputs m error signals whose minimum pulse width is (m / 2-1) × T or more, and whose pulse width is ( a phase comparison circuit that outputs m reference signals of (m / 2) × T, and a predetermined error signal and m reference signals of the m error signals output from the phase comparison circuit. A charge pump circuit group having m charge pump circuits for inputting a predetermined one of the reference signals and outputting a charge current or a discharge current; and m charge pump circuits of the charge pump circuit group. Connected in common and the A loop filter that outputs a DC voltage component by temporally averaging a charging current or a discharging current output from a pump circuit group, and a voltage conversion circuit that converts the DC voltage component output from the loop filter to a predetermined voltage. A voltage-controlled oscillation circuit that receives a predetermined voltage output from the voltage conversion circuit and generates the m clock signals, wherein the voltage-controlled oscillation circuit compares the generated m clock signals with the phase comparison signal. Output to a circuit, wherein the phase comparison circuit converts the input data signal into m data signals obtained by subjecting the input data signal to predetermined shaping processing and one or more clock signals when a predetermined lock state is established. It is characterized by outputting.
[0007]
Here, in the clock data recovery circuit according to the present invention, the phase comparison circuit latches the input data signal in parallel at a rising edge of each of the clock signals, and outputs each of the output signals from the latch unit and A phase difference between a transition edge of an input data signal and a transition edge of each clock signal based on each clock signal, and m error signals having a minimum pulse width of (m / 2-1) × T or more An error signal output unit, an input unit for inputting each output signal from the latch unit in parallel at a rising edge of each clock signal, and an output unit based on the output signal from the input unit and each clock signal. A reference signal output unit for outputting m reference signals having a pulse width of (m / 2) × T, and a predetermined adjustment to the input data signal when a predetermined lock state is established. An output unit that outputs m data signals and one or more clock signals that have been subjected to shape processing can be provided.
[0008]
Here, the clock data recovery circuit according to the present invention may further include a low-pass filter connected in series between the loop filter and the voltage conversion circuit.
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0010]
FIG. 1 shows a block diagram of a CDR circuit according to an embodiment of the present invention. In FIG. 1,
[0011]
Subsequently, in FIG. 1,
[0012]
In FIG. 1,
As described above, the case where the charge pump circuit and the loop filter use the differential type and the two-phase single-phase voltage conversion circuit is used has been described. It goes without saying that a voltage follower circuit or the like can be used instead of the voltage conversion circuit.
[0013]
Next, the operation of the
[0014]
As shown in FIG. 1, the phase comparison circuit PDm (2) outputs an error signal error_k (k = 1 to m) and a phase comparison reference signal ref_k (k = 1 to m), which are phase comparison signals. The error signal error_k (k = 1 to m) and the phase comparison reference signal ref_k (k = 1 to m) are input one by one to the charge pump circuits CP_k (k = 1 to m) of the charge pump circuit group. . The charge pump circuit CP_k (k = 1 to m) performs the same operation as the conventional charge pump circuit CP (135) when viewed as one circuit. However, the current ratio between the charging current and the discharging current can be changed as appropriate. The charge current and the discharge current of the charge pump circuit CP_k (k = 1 to m) are averaged over time by a commonly connected
[0015]
FIG. 2 is a block diagram showing an example (when m = 4) of the phase comparison circuit PDm (2) of the present invention. Where m = 2n, N is a natural number of 2 or more, and FIG. 2 illustrates a case where m = 4. Of course, other m = 8, 16, 32, etc. may be used. In FIG. 2,
[0016]
The phase comparison circuit PDm (20) of the present invention is a phase comparison circuit that compares the phase difference between the transition edge of the input data signal Din and the transition edge of the clock signal ckv_k (k = 1 to m). The input data signal Din has a cycle of T, and the clock signal ckv_k (k = 1 to m) is m clock signals having a frequency of f / m (f = 1 / T) and a phase different by 2π / m. is there. As shown in FIG. 2, the phase comparison circuit PDm (20) of the present invention includes a
[0017]
The
[0018]
Latch circuit L2(32) latches the input data signal Din input to the D terminal at the rising edge of the clock signal ckv_2 input to the C terminal, and outputs the Q output (q2) Is output. While the clock signal ckv_2 input to the C terminal is High (logic 1), the Q output (q2) As it is. On the other hand, while the clock signal ckv_2 input to the C terminal is Low (logic 0), the input data signal Din is directly output to the Q output (q2). Therefore, if the input data signal Din changes in the middle while the clock signal ckv_2 input to the C terminal is Low (logic 0), the Q output (q2) Also changes.
[0019]
Latch circuit L3(33) latches the input data signal Din input to the D terminal at the rising edge of the clock signal ckv_3 input to the C terminal, and outputs the Q output (q3) Is output. While the clock signal ckv_3 input to the C terminal is High (logic 1), the Q output (q3) As it is. On the other hand, while the clock signal ckv_3 input to the C terminal is Low (logic 0), the input data signal Din is directly output to the Q output (q3). Therefore, if the input data signal Din changes in the middle while the clock signal ckv_3 input to the C terminal is Low (logic 0), the Q output (q3) Also changes.
[0020]
Latch circuit L4(34) latches the input data signal Din input to the D terminal at the rising edge of the clock signal ckv_4 input to the C terminal, and outputs the Q output (q4) Is output. While the clock signal ckv_4 input to the C terminal is High (logic 1), the Q output (q4) As it is. On the other hand, while the clock signal ckv_4 input to the C terminal is Low (logic 0), the input data signal Din is directly output to the Q output (q4). Therefore, if the input data signal Din changes on the way while the clock signal ckv_4 input to the C terminal is Low (logic 0), the Q output (q4) Also changes.
[0021]
The error
[0022]
Latch circuit L2The Q output of (32) (q2) And latch circuit L3The Q output of (33) (q3) Is an exclusive OR circuit XOR2(52) and its output q2xorq3And a clock signal ckv_2 are AND circuits AND2(62) and its output (q2xorq3) * Ckv_2 is output from the
[0023]
Latch circuit L3The Q output of (33) (q3) And latch circuit L4Q output of (34) (q4) Is an exclusive OR circuit XOR3(53) and its output q3xorq4AND clock signal ckv_3 is an AND circuit AND3(63) and its output (q3xorq4) * Ckv_3 is output from the
[0024]
Latch circuit L4Q output of (34) (q4) And latch circuit L1Q output of (31) (q1) Is an exclusive OR circuit XOR4(54) and its output q4xorq1AND clock signal ckv_4 is an AND circuit AND3(64) and its output (q4xorq1) * Ckv_4 is output from the
[0025]
The
[0026]
D-type flip-flop FF2(42) is a latch circuit L input to the D terminal at the rising edge of the clock signal ckv_3 input to the C terminal.2The output signal q of (32)2Is latched, and the Q output (qf2) To the signal q2Is output. Until the next rising edge of the clock signal ckv_3, the Q output (qf2) As it is. Therefore, the D terminal q2Is changed, the Q output (qf2) Does not change.
[0027]
D-type flip-flop FF3(43) is a latch circuit L input to the D terminal at the rising edge of the clock signal ckv_4 input to the C terminal.3The output signal q of (33)3Is latched, and the Q output (qf3) To the signal q3Is output. Until the next rising edge of the clock signal ckv_4, the Q output (qf3) As it is. Therefore, the D terminal q3Is changed, the Q output (qf3) Does not change.
[0028]
D-type flip-flop FF4(44) is a latch circuit L input to the D terminal at the rising edge of the clock signal ckv_1 input to the C terminal.4Output signal q of (34)4Is latched, and the Q output (qf4) To the signal q4Is output. Until the next rising edge of the clock signal ckv_1, the Q output (qf4) As it is. Therefore, the D terminal q4Is changed, the Q output (qf4) Does not change. In this way, when m = 4, when k + 1 = m + 1 = 5 and the
[0029]
The reference
[0030]
D-type flip-flop FF2Q output of (42) (qf2) And D-type flip-flop FF3Q output of (43) (qf3) Is an exclusive OR circuit XOR6(56) and its output qf2xorqf3AND clock signal ckv_4 is an AND circuit AND6(66) and its output (qf2xorqf3) * Ckv_4 is output from the
[0031]
D-type flip-flop FF3Q output of (43) (qf3) And D-type flip-flop FF4Q output of (44) (qf4) Is an exclusive OR circuit XOR7(57) and its output qf3xorqf4AND clock signal ckv_1 is an AND circuit AND7(67) and its output (qf3xorqf4) * Ckv_1 is output from the
[0032]
D-type flip-flop FF4Q output of (44) (qf4) And D-type flip-flop FF1Q output of (41) (qf1) Is an exclusive OR circuit XOR8(58) and its output qf4xorqf1And a clock signal ckv_2 are AND circuits AND8(Qf) and its output (qf4xorqf1) * Ckv_2 is output from the
[0033]
FIGS. 3A to 3U show time charts of the phase comparator PDm (2) of the present invention shown in FIG. 3 (A) to 3 (U) are denoted by the same reference numerals as those in FIG. The signal shown in FIG. 3A has a signal name of the input data signal Din, a signal speed (converted to Hz, the same applies hereinafter) of f / 2 (data cycle is T (= 1 / f)), ,
[0034]
The signal shown in FIG.1Output q of (31)1, Latch circuit L1The fetch edge at the D terminal of (31) is the rising edge of the clock signal ckv_1 (@ ckv_1), and the speed of the used signal (0, 4, 8,...) Is f / 3. The signal shown in FIG. 3G has a signal name of a latch circuit L.2Output q of (32)2, Latch circuit L2The capture edge at the D terminal of (32) is the rising edge of the clock signal ckv_2 (@ ckv_2), and the speed of the signal to be used (1, 5, 9,...) Is f / 3. The signal shown in FIG.3Output q of (33)3, Latch circuit L3The fetch edge at the D terminal in (33) is the rising edge of the clock signal ckv_3 (@ ckv_3), and the speed of the signal to be used (2, 6,...) Is f / 3. The signal shown in FIG. 3I has a signal name of the latch circuit L.4Output q of (34)4, Latch circuit L4The fetch edge at the D terminal of (34) is the rising edge of the clock signal ckv_4 (@ ckv_4), and the speed of the signal to be used (3, 7,...) Is f / 3.
[0035]
The signal shown in FIG. 3J has the signal name of the error signal (Error) of the AND
[0036]
The signal shown in FIG. 3N has a signal name of a D-type flip-flop circuit FF.1Output qf of (41)1, D-type flip-flop circuit FF1The fetch edge at the D terminal in (41) is the rising edge of the clock signal ckv_2 (@ ckv_2), and the signal speed is f / 3. The signal shown in FIG. 3 (O) has a signal name of a D-type flip-flop circuit FF.2Output qf of (42)2, D-type flip-flop circuit FF2In (42), the fetch edge at the D terminal is the rising edge of the clock signal ckv_3 (@ ckv_3), and the signal speed is f / 3. The signal shown in FIG. 3 (P) has a signal name of a D-type flip-flop circuit FF.3The output qf of (43)3, D-type flip-flop circuit FF3The fetch edge at the D terminal in (43) is the rising edge of the clock signal ckv_4 (@ ckv_4), and the signal speed is f / 3. The signal shown in FIG. 3 (Q) has a signal name of a D-type flip-flop circuit FF.4Output qf of (44)4, D-type flip-flop circuit FF4The fetch edge at the D terminal in (44) is the rising edge of the clock signal ckv_1 (@ ckv_1), and the signal speed is f / 3.
[0037]
The signal shown in FIG. 3R has a reference signal (ref_1) of the AND
[0038]
As shown in FIGS. 3A, 3B and 3F, the latch circuit L1(31) captures the input data signal Din (data 0) at the rising edge of the clock signal ckv_1 and sets q1Output to output. Even if the input data signal transitions from
[0039]
As shown in FIGS. 3A, 3C and 3G, the latch circuit L2(32) sequentially changes the input data signal Din (
[0040]
As shown in FIGS. 3A, 3D and 3H, the latch circuit L3(33) sequentially changes the input data signal Din (
[0041]
As shown in FIGS. 3A, 3E and 3I, the latch circuit L4(34) sequentially changes the input data signal Din (
[0042]
As shown in FIGS. 3B, 3F, 3G, and 3J, for example, the clock signal ckv_1 is High (logic 1) and the output q1Is
[0043]
As shown in FIG. 3 (J), an error signal (Error)1) Is a pulse having a length of (m / 2−0.5) × T when the rising edge of the clock signal ckv_1 is located at the center with respect to the period T of the input data signal Din. When the rising edge of the clock signal ckv_1 is located before the center of the input data signal Din by Δt, an error signal (Error) having a pulse width smaller by Δt.1) Is output. On the other hand, when the rising edge of the clock signal ckv_1 is located at the point Δt later than the center of the input data signal Din, the error signal (Error) having a pulse width larger by Δt.1) Is output. When m = 4 and Δt = 0.5 × T, as shown in FIG. 3 (J), an error signal (Error) is given for ± 0.5 × T.1) Is 1.5 × T ± 0.5 × T. Other error signals (Error described below)iThe same applies to ()).
[0044]
As shown in FIGS. 3C, 3G, 3H and 3K, for example, the clock signal ckv_2 is High (logic 1) and the output q2Is output q with
[0045]
As shown in FIGS. 3 (D), (H), (I) and (L), for example, the clock signal ckv_3 is High (logic 1) and the output q3Is output as data 2 q4Is
[0046]
As shown in FIGS. 3E, 3F, 3I, and 3M, for example, the clock signal ckv_4 is High (logic 1) and the output q4Is output as data 3 q1Is
[0047]
3 (N), (O) and (R), for example, the clock signal ckv_3 is High (logic 1) and the output qf1Is output qf with
[0048]
3 (O), (P) and (S), for example, the clock signal ckv_4 is High (logic 1) and the output qf2Is output qf with
[0049]
As shown in FIGS. 3 (P), (Q), and (T), for example, the clock signal ckv_1 is High (logic 1) and the output qf3Is output with
[0050]
As shown in FIGS. 3 (Q), (N) and (U), for example, the clock signal ckv_2 is High (logic 1) and the output qf4Is output with
[0051]
As described above, according to the phase comparison circuit PDm (2) of the present invention, m latch circuits LkInput the m clock signals ckv_k having a frequency of f / m (Hz) and a phase of 2π / m each, so that the speed of the error signal error_k (k = 1 to m) is lower than f (Hz). It can be reduced to 2 f / m (Hz). The speed of the phase comparison reference signal ref_k (k = 1 to m) can be similarly reduced to f / m (Hz). That is, the phase comparison circuit PDm (2) of the present invention compares the phase of the input data signal Din with the clock signal ckv_k (k = 1 to m) having a speed of f / m (Hz) at a maximum of 2 f / m (Hz). ) Can be performed using an error signal error_k (k = 1 to m), which is much slower than the conventional method, and a phase comparison reference signal ref_k (k = 1 to m) of f / m (Hz).
[0052]
Further, according to the phase comparison circuit PDm (2) of the present invention, the output qkAnd output qk + 1And the clock signal ckv_k (k = 1 to m) is ANDed with the output of the exclusive OR to output only the pulse related to the phase comparison as the error signal error_k (k = 1 to m). it can. That is, it is not necessary to output a pulse irrelevant to the phase comparison as the error signal error_k (k = 1 to m), and it is possible to prevent a decrease in the phase comparison accuracy or a malfunction. Even when the phase comparison reference signal ref_k (k = 1 to m) is output qfkAnd output qfk +1And the clock signal ckv_k + 2 are ANDed with each other to eliminate pulses unnecessary for phase comparison that may cause a decrease in phase comparison accuracy or a malfunction. As a result, only pulses related to the phase comparison can be output as the phase comparison reference signal ref_k (k = 1 to m).
[0053]
Examples of the charge pump circuit CP_k in the
[0054]
Examples of the voltage controlled oscillator circuit VCOm (12) in the
[0055]
In the above embodiment, when noise is generated in the potential difference between vcont + and vcont− due to charge pump currents having different phases from the plurality of charge pumps CP_k (k = 1 to m), the
[0056]
The above embodiment described with reference to FIG. 1 and the like illustrates an example using one signal for each signal. It can be easily analogized to use a differential signal for each signal to improve the operation speed and noise margin of the circuit. When a differential signal is used, an inverted signal of the clock signal ckv_1 is used as the clock signal ckv_3, an inverted signal of the clock signal ckv_2 is used as the clock signal ckv_4, and the latch circuit L3(33) and latch circuit L4(34) and D-type flip-flop FF2(42) and D-type flip-flop FF3(43) It is also possible to easily analogize using a circuit that latches at the falling edge of the clock signal.
[0057]
【The invention's effect】
As described above, according to the CDR circuit of the present invention, by using m clock signals ckv_k (k = 1 to m) whose frequency is f / m (Hz) and whose phase is different by 2π / m at a time. The phase difference between the data input signal Din and the clock signal ckv_k (k = 1 to m) is fed back to the oscillation frequency of the voltage controlled oscillation circuit VCOm (12) to change the phase of the clock signal ckv_k (k = 1 to m). An operation for adjusting to the input data signal Din can be performed. In the circuit operation of the CDR circuit of the present invention, the phase comparison is made between the speed of the error signal error_k (k = 1 to m) that controls the operation speed of the phase comparison circuit PDm (2) and the charge pump circuit CP_k (k = 1 to m). The speed of the reference signal ref_k (k = 1 to m) can be reduced to about 1 / m. For this reason, it is possible to provide a CDR circuit that enables the fastest operation without making the error signal error_k (k = 1 to m) and the phase comparison reference signal ref_k (k = 1 to m) into high-speed pulses.
[Brief description of the drawings]
FIG. 1 is a block diagram of a CDR circuit according to an embodiment of the present invention.
FIG. 2 is a block diagram of an example (when m = 4) of a phase comparison circuit PDm (2) of the present invention.
FIG. 3 is a time chart of the phase comparison circuit PDm (2) of the present invention.
FIG. 4 is a block diagram illustrating an example of a charge pump circuit CP_k of the present invention.
FIG. 5 is a block diagram showing an example (when m = 4) of the voltage controlled oscillator circuit VCOm (12) of the present invention.
FIG. 6 is a block diagram of a conventional CDR circuit.
[Explanation of symbols]
1, 2, 22, 23, 24, 25, 92, 93, 122, 131 input terminals, 2 phase comparator circuit PDm (or PFDm), {3} charge pump circuit CP_1, {4} charge pump circuit CP_2, {5} charge pump circuit CP_m, 6,137} loop filter, {7, 9, 139, 143} resistor, {8, 141} capacitor, {11, 145} two-phase single-phase voltage conversion circuit DSC, {12} voltage-controlled oscillation circuit VCOm, {13, 14, 15, 16, 71, 72} , 73, 74, 75, 76, 77, 78, 98, 99, 123, 124, 125, 126, 148, 149 output terminals, {30} latch section, {31, 32, 33, 34} latch circuit, {41, 42, 43} , 44} D-type flip-flop circuit, # 51, 52, 53, 54, 55, 6, 57, 58} exclusive OR circuit, {61, 62, 63, 64, 65, 66, 67, 68} AND circuit, {80} circuit example of charge pump CP_k, {81, 91, 101} power supply voltage Vdd terminal, 82} reference Voltage Vref terminal, {83-87, 94-97, 102-121} transistor, circuit example of {100} voltage controlled oscillation circuit VCOm, {133} phase comparison circuit PD, {135} charge pump circuit CP, {147} voltage controlled oscillation circuit VCO.
Claims (3)
前記入力データ信号と前記m本のクロック信号とを入力して、該入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し最小パルス幅が(m/2−1)×T以上のm本のエラー信号を出力し、パルス幅が(m/2)×Tのm本の基準信号を出力する位相比較回路と、
前記位相比較回路から出力されたm本のエラー信号の中の所定の1本のエラー信号とm本の基準信号の中の所定の1本の基準信号とを入力して、充電電流または放電電流を出力するチャージポンプ回路をm個有するチャージポンプ回路群と、
前記チャージポンプ回路群のm個の各チャージポンプ回路と共通に接続され、該チャージポンプ回路群から出力された充電電流または放電電流を時間的に平均化して直流電圧成分を出力するループフィルタと、
前記ループフィルタから出力された直流電圧成分を所定の電圧へ変換する電圧変換回路と、
前記電圧変換回路から出力された所定の電圧を入力し、前記m本のクロック信号を生成する電圧制御発振回路と
を備え、
前記電圧制御発振回路は生成したm本のクロック信号を前記位相比較回路へ出力するものであり、
前記位相比較回路は、所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したm本のデータ信号と1本以上のクロック信号とを出力することを特徴とするクロックデータリカバリ回路。A clock data recovery circuit for adjusting a phase difference between an input data signal and a clock signal, wherein the input data signal has a period of T, and the clock signal has a frequency of f / m (f = 1 / T, m = 2 n , where n is a natural number of 2 or more) and m clock signals whose phases are different by 2π / m each,
The input data signal and the m clock signals are input, and the phase difference between the transition edge of the input data signal and the transition edge of each clock signal is indicated, and the minimum pulse width is (m / 2-1). A phase comparison circuit that outputs m error signals of not less than × T and outputs m reference signals having a pulse width of (m / 2) × T;
A predetermined one of the m error signals output from the phase comparison circuit and a predetermined one of the m reference signals are input, and a charging current or a discharging current is input. A charge pump circuit group having m charge pump circuits that output
A loop filter that is commonly connected to the m charge pump circuits of the charge pump circuit group and averages a charging current or a discharging current output from the charge pump circuit group over time to output a DC voltage component;
A voltage conversion circuit that converts a DC voltage component output from the loop filter to a predetermined voltage,
A voltage-controlled oscillation circuit that receives a predetermined voltage output from the voltage conversion circuit and generates the m clock signals;
The voltage-controlled oscillation circuit outputs the generated m clock signals to the phase comparison circuit,
A clock output unit that outputs m data signals and one or more clock signals obtained by subjecting the input data signal to a predetermined shaping process when the phase comparison circuit enters a predetermined lock state; Data recovery circuit.
前記入力データ信号を前記各クロック信号の立ち上がりエッジで各々並列にラッチするラッチ部と、
前記ラッチ部からの各出力信号と前記各クロック信号とに基づいて、入力データ信号の遷移エッジと各クロック信号の遷移エッジとの間の位相差を示し、最小パルス幅が(m/2−1)×T以上のm本のエラー信号を出力するエラー信号出力部と、
前記ラッチ部からの各出力信号を前記各クロック信号の立ち上がりエッジで各々並列に入力する入力部と、
前記入力部からの出力信号と前記各クロック信号とに基づいて、パルス幅が(m/2)×Tのm本の基準信号を出力する基準信号出力部と、
所定のロック状態になった場合に、前記入力データ信号に所定の整形処理を施したm本のデータ信号と1本以上のクロック信号とを出力する出力部と
を備えたことを特徴とするクロックデータリカバリ回路。2. The clock data recovery circuit according to claim 1, wherein the phase comparison circuit comprises:
A latch unit that latches the input data signal in parallel at each rising edge of the clock signal;
The phase difference between the transition edge of the input data signal and the transition edge of each clock signal is indicated based on each output signal from the latch unit and each clock signal, and the minimum pulse width is (m / 2-1). An error signal output unit that outputs m error signals of T × T or more;
An input unit for inputting each output signal from the latch unit in parallel at a rising edge of each clock signal,
A reference signal output unit that outputs m reference signals having a pulse width of (m / 2) × T based on an output signal from the input unit and each of the clock signals;
A clock comprising an output section for outputting m data signals obtained by subjecting the input data signal to predetermined shaping processing and one or more clock signals when a predetermined lock state is established. Data recovery circuit.
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