JPH07202726A - デジタル信号プロセッサ - Google Patents
デジタル信号プロセッサInfo
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- JPH07202726A JPH07202726A JP6281686A JP28168694A JPH07202726A JP H07202726 A JPH07202726 A JP H07202726A JP 6281686 A JP6281686 A JP 6281686A JP 28168694 A JP28168694 A JP 28168694A JP H07202726 A JPH07202726 A JP H07202726A
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Links
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6508—Flexibility, adaptability, parametrability and configurability of the implementation
- H03M13/6516—Support of multiple code parameters, e.g. generalized Reed-Solomon decoder for a variety of generator polynomials or Galois fields
-
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6569—Implementation on processors, e.g. DSPs, or software implementations
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 受信信号をより速く効率的に処理できるデジ
タル信号プロセッサを提供する。 【構成】 埋め込まれたビタビコプロセッサ（例えば１
５）を備え、コプロセッサ（例えば１５）が並列に動作
するデジタルプロセッサ（例えば１１）である。
タル信号プロセッサを提供する。 【構成】 埋め込まれたビタビコプロセッサ（例えば１
５）を備え、コプロセッサ（例えば１５）が並列に動作
するデジタルプロセッサ（例えば１１）である。
Description
【０００１】
【産業上の利用分野】本発明は典型的にはデジタル信号
プロセッサ一般に関し、特に、ビタビ処理を実施するデ
ジタルプロセッサに関するものである。
プロセッサ一般に関し、特に、ビタビ処理を実施するデ
ジタルプロセッサに関するものである。
【０００２】
【従来の技術】移動デジタルセルラー電話のような移動
通信装置は、受信および送信されたデジタル信号を処理
したりフィルタするためのデジタル信号プロセッサが採
用されている。しばしば、入力された入来する信号にお
ける誤りを補正するためのビタビ処理を実施するため
に、分離したチップが設けられている。選択的には、ビ
タビ処理はデジタル信号プロセッサ内部のソフトウェア
内に符号化されている。
通信装置は、受信および送信されたデジタル信号を処理
したりフィルタするためのデジタル信号プロセッサが採
用されている。しばしば、入力された入来する信号にお
ける誤りを補正するためのビタビ処理を実施するため
に、分離したチップが設けられている。選択的には、ビ
タビ処理はデジタル信号プロセッサ内部のソフトウェア
内に符号化されている。
【０００３】ビタビ処理は、フォワード誤り補正を提供
する最尤復号処理である。ビタビ処理は、ビットストリ
ームのような符号化された信号列を復号するのに使用さ
れる。ビットストリームは、種々の媒体を通しての電気
通信システムにおける符号化された情報を表すもので、
各ビット組は符号インスタント（瞬時タイミング）を表
している。復号処理において、ビタビプロセッサ、どの
１つのビット列が最も送信された可能性があるかを判断
するために、各符号インスタントにおいて、可能性のあ
るビット列の列を通して逆の作業を行なう。１つの符号
インスタントにおけるあるビット状態から次ぎの、続い
て起きる、符号インスタントの可能性のある遷移は、限
定される。ある状態から次の状態へのそれぞれの可能性
のある遷移は、グラフ的に示され、またこれはブランチ
として定義される。相互接続されたブランチは、パスと
して定義される。各状態は、ビットストリームにおける
次のビットの受領により、限られた数の次の状態への遷
移を行なう。符号処理の間に、あるパスは生かし、他は
生かさない。生かすべき最も可能性のあるパスを判断す
る際に、許されないこれらの遷移を削減することで、計
算上の効率が達成される。ビタビ処理は典型的には各ブ
ランチに関連したブランチ距離を定義または計算し、こ
のブランチ距離を用いてどのパスを生かすか、およびど
のパスを生かさないかを判断する。
する最尤復号処理である。ビタビ処理は、ビットストリ
ームのような符号化された信号列を復号するのに使用さ
れる。ビットストリームは、種々の媒体を通しての電気
通信システムにおける符号化された情報を表すもので、
各ビット組は符号インスタント（瞬時タイミング）を表
している。復号処理において、ビタビプロセッサ、どの
１つのビット列が最も送信された可能性があるかを判断
するために、各符号インスタントにおいて、可能性のあ
るビット列の列を通して逆の作業を行なう。１つの符号
インスタントにおけるあるビット状態から次ぎの、続い
て起きる、符号インスタントの可能性のある遷移は、限
定される。ある状態から次の状態へのそれぞれの可能性
のある遷移は、グラフ的に示され、またこれはブランチ
として定義される。相互接続されたブランチは、パスと
して定義される。各状態は、ビットストリームにおける
次のビットの受領により、限られた数の次の状態への遷
移を行なう。符号処理の間に、あるパスは生かし、他は
生かさない。生かすべき最も可能性のあるパスを判断す
る際に、許されないこれらの遷移を削減することで、計
算上の効率が達成される。ビタビ処理は典型的には各ブ
ランチに関連したブランチ距離を定義または計算し、こ
のブランチ距離を用いてどのパスを生かすか、およびど
のパスを生かさないかを判断する。
【０００４】典型的には、ビタビ処理は、デジタル信号
を処理するチップ（または、前述したように、デジタル
信号プロセッサのソフトウェア内で実施される）から分
離されたチップ上に実施される。受信した信号は最初に
復号のためのビタビプロセッサにルート決めされる一
方、デジタル信号プロセッサは何も行なわない。復号さ
れた信号は次いで、更に処理するために、デジタル信号
プロセッサにルート決めされる。
を処理するチップ（または、前述したように、デジタル
信号プロセッサのソフトウェア内で実施される）から分
離されたチップ上に実施される。受信した信号は最初に
復号のためのビタビプロセッサにルート決めされる一
方、デジタル信号プロセッサは何も行なわない。復号さ
れた信号は次いで、更に処理するために、デジタル信号
プロセッサにルート決めされる。
【０００５】なお、本願は米国における次の各出願を関
連出願とするものである。出願番号０８／１５３，３３
４、名称「現在の状態／次の状態のレジスタの有効利
用」、１９９３年１１月１６日出願、出願人Ｄ．Ｂｌａ
ｋｅｒ，Ｍ．Ｄｉａｍｏｎｄｓｔｅｉｎ，Ｇ．Ｅｌｌａ
ｒｄ，Ｍ．Ｍｏｂｉｎ，Ｈ．ＳａｍおよびＭ．Ｔｈｉｅ
ｒｂａｃｈ、当方管理番号Ｂｌａｋｅｒ３−２−３−３
−４−１０。
連出願とするものである。出願番号０８／１５３，３３
４、名称「現在の状態／次の状態のレジスタの有効利
用」、１９９３年１１月１６日出願、出願人Ｄ．Ｂｌａ
ｋｅｒ，Ｍ．Ｄｉａｍｏｎｄｓｔｅｉｎ，Ｇ．Ｅｌｌａ
ｒｄ，Ｍ．Ｍｏｂｉｎ，Ｈ．ＳａｍおよびＭ．Ｔｈｉｅ
ｒｂａｃｈ、当方管理番号Ｂｌａｋｅｒ３−２−３−３
−４−１０。
【０００６】出願番号０８／１５２，５３１、名称「長
さが変化可能なトレースバック」、１９９３年１１月１
６日出願、出願人Ｄ．Ｂｌａｋｅｒ，Ｇ．Ｅｌｌａｒｄ
およびＭ．Ｍｏｂｉｎ、当方管理番号Ｂｌａｋｅｒ４−
４−４。
さが変化可能なトレースバック」、１９９３年１１月１
６日出願、出願人Ｄ．Ｂｌａｋｅｒ，Ｇ．Ｅｌｌａｒｄ
およびＭ．Ｍｏｂｉｎ、当方管理番号Ｂｌａｋｅｒ４−
４−４。
【０００７】出願番号ｐ８／１５３，３３３、名称「電
力および時間を節約した初トレースバック」、１９９３
年１１月１６日出願、出願人Ｄ．Ｂｌａｋｅｒ，Ｇ．Ｅ
ｌｌａｒｄおよびＭ．Ｍｏｂｉｎ、当方管理番号Ｂｌａ
ｋｅｒ６−６−６。
力および時間を節約した初トレースバック」、１９９３
年１１月１６日出願、出願人Ｄ．Ｂｌａｋｅｒ，Ｇ．Ｅ
ｌｌａｒｄおよびＭ．Ｍｏｂｉｎ、当方管理番号Ｂｌａ
ｋｅｒ６−６−６。
【０００８】出願番号０８／１５２，８０５、名称「最
小コストの指標レジスタを備えたデジタル受信機」、１
９９３年１１月１６日出願、出願人Ｄ．Ｂｌａｋｅｒ，
Ｇ．Ｅｌｌａｒｄ，Ｍ．ＭｏｂｉｎおよびＨ．Ｓａｍ、
当方管理番号Ｂｌａｋｅｒ２−２−３。
小コストの指標レジスタを備えたデジタル受信機」、１
９９３年１１月１６日出願、出願人Ｄ．Ｂｌａｋｅｒ，
Ｇ．Ｅｌｌａｒｄ，Ｍ．ＭｏｂｉｎおよびＨ．Ｓａｍ、
当方管理番号Ｂｌａｋｅｒ２−２−３。
【０００９】出願番号０８／１５３，４０５、名称「デ
ジタルプロセッサおよび分割されたメモリを備えたビタ
ビ復号器」、１９９３年１１月１６日出願、出願人Ｍ．
Ｄｉａｍｏｎｄｓｔｅｉｎ，Ｈ．ＳａｍおよびＭ．Ｔｈ
ｉｅｒｂａｃｈ、当方管理番号Ｂｌａｋｅｒ１−２−
８。
ジタルプロセッサおよび分割されたメモリを備えたビタ
ビ復号器」、１９９３年１１月１６日出願、出願人Ｍ．
Ｄｉａｍｏｎｄｓｔｅｉｎ，Ｈ．ＳａｍおよびＭ．Ｔｈ
ｉｅｒｂａｃｈ、当方管理番号Ｂｌａｋｅｒ１−２−
８。
【００１０】出願番号０８／１５２，８０７、名称「デ
ジタル信号プロセッサ」、１９９３年１１月１６日出
願、出願人Ｄ．Ｂｌａｋｅｒ，Ｇ．Ｅｌｌａｒｄ，Ｍ．
ＭｏｂｉｎおよびＭ．Ｔｈｉｅｒｂａｃｈ、当方管理番
号Ｂｌａｋｅｒ５−５−５−９。
ジタル信号プロセッサ」、１９９３年１１月１６日出
願、出願人Ｄ．Ｂｌａｋｅｒ，Ｇ．Ｅｌｌａｒｄ，Ｍ．
ＭｏｂｉｎおよびＭ．Ｔｈｉｅｒｂａｃｈ、当方管理番
号Ｂｌａｋｅｒ５−５−５−９。
【００１１】
【発明が解決しようとする課題】ところで、移動通信装
置が急増していることから、受信した信号をより速く、
より効率的に処理する必要性がある。
置が急増していることから、受信した信号をより速く、
より効率的に処理する必要性がある。
【００１２】
【課題を解決するための手段】信号の効率的な処理が達
成できる本発明は図示的に、信号処理機能を実行するた
めのデジタルプロセッサと、ビタビ復号機能を実施する
埋め込まれたコプロセッサとを有してなり、デジタルプ
ロセッサが信号処理機能を同時に実行するものである。
成できる本発明は図示的に、信号処理機能を実行するた
めのデジタルプロセッサと、ビタビ復号機能を実施する
埋め込まれたコプロセッサとを有してなり、デジタルプ
ロセッサが信号処理機能を同時に実行するものである。
【００１３】
【実施例】デジタル信号プロセッサ（ＤＳＰ）は参照番
号１１で示されている。デジタル信号プロセッサのマス
ター制御は、制御ユニット１３により提供される。誤り
補正コプロセッサ（ＥＣＣＰ）１５は、デジタルプロセ
ッサ１１の内部に埋め込まれている。ＥＣＣＰ１５は、
それ自身の内部の制御ユニット１７の指示下で動作す
る。ＤＳＰ制御ユニット１３からの単一の指令により、
制御ユニット１７はＥＣＣＰ１５を完全なビタビ復号動
作を実行するように指示する。ビタビ処理がＥＣＣＰ制
御ユニット１７内に埋め込まれているので、顕著なＤＳ
Ｐコード圧縮が達成される。
号１１で示されている。デジタル信号プロセッサのマス
ター制御は、制御ユニット１３により提供される。誤り
補正コプロセッサ（ＥＣＣＰ）１５は、デジタルプロセ
ッサ１１の内部に埋め込まれている。ＥＣＣＰ１５は、
それ自身の内部の制御ユニット１７の指示下で動作す
る。ＤＳＰ制御ユニット１３からの単一の指令により、
制御ユニット１７はＥＣＣＰ１５を完全なビタビ復号動
作を実行するように指示する。ビタビ処理がＥＣＣＰ制
御ユニット１７内に埋め込まれているので、顕著なＤＳ
Ｐコード圧縮が達成される。
【００１４】ＤＳＰ制御ユニット１３は、３つのインタ
ーフェースレジスタを経て、ＥＣＣＰ１５と通信する。
アドレスレジスタ（ｅａｒ）１９は，ＥＣＣＰの内部メ
モリがマップされたレジスタに間接的にアドレスするた
めに採用される。データレジスタ（ｅｄｒ）２１は、ア
ドレスレジスタ１９と一致して働き、ＥＣＣＰの内部メ
モリがマップされたレジスタから間接的に読み出し、ま
たはこのレジスタに書き込む。各アクセスの後、アドレ
スレジスタ１９の内容が１だけ増加される。ＥＣＣＰ１
５への指示は、指示レジスタ（ｅｉｒ）２３を経て提供
される。正しいコードが指示レジスタ２３に提供された
場合には、ＥＣＣＰ１５は、ｉ）ＭＬＳＥ（最尤系列推
定）、またはｉｉ）畳込み復号処理、またはｉｉｉ）単
純なトレースバック動作、のいずれかを実行する。当該
分野における当業者には、ビタビ処理が，ＭＬＳＥまた
は畳込み復号処理を提供するために利用されることは知
られている。
ーフェースレジスタを経て、ＥＣＣＰ１５と通信する。
アドレスレジスタ（ｅａｒ）１９は，ＥＣＣＰの内部メ
モリがマップされたレジスタに間接的にアドレスするた
めに採用される。データレジスタ（ｅｄｒ）２１は、ア
ドレスレジスタ１９と一致して働き、ＥＣＣＰの内部メ
モリがマップされたレジスタから間接的に読み出し、ま
たはこのレジスタに書き込む。各アクセスの後、アドレ
スレジスタ１９の内容が１だけ増加される。ＥＣＣＰ１
５への指示は、指示レジスタ（ｅｉｒ）２３を経て提供
される。正しいコードが指示レジスタ２３に提供された
場合には、ＥＣＣＰ１５は、ｉ）ＭＬＳＥ（最尤系列推
定）、またはｉｉ）畳込み復号処理、またはｉｉｉ）単
純なトレースバック動作、のいずれかを実行する。当該
分野における当業者には、ビタビ処理が，ＭＬＳＥまた
は畳込み復号処理を提供するために利用されることは知
られている。
【００１５】レジスタ１００はＥＣＣＰ１５の内部に設
けられている。レジスタ１００は、複合チャネル評価、
発生された多項式、複合受信信号、畳込み復号処理ため
の入力信号および復号された符号を記憶する。これらレ
ジスタのそれぞれは、ｅａｒレジスタ１９内でのアドレ
スの書き込みによりアクセスされ、またｅｄｒレジスタ
２１により読み出しまたは書き込がなされる。ＥＣＣＰ
１５に機能させるための指令をする指示は、ｅｉｒレジ
スタ２３内に書き込まれている。
けられている。レジスタ１００は、複合チャネル評価、
発生された多項式、複合受信信号、畳込み復号処理ため
の入力信号および復号された符号を記憶する。これらレ
ジスタのそれぞれは、ｅａｒレジスタ１９内でのアドレ
スの書き込みによりアクセスされ、またｅｄｒレジスタ
２１により読み出しまたは書き込がなされる。ＥＣＣＰ
１５に機能させるための指令をする指示は、ｅｉｒレジ
スタ２３内に書き込まれている。
【００１６】ＭＬＳＥ動作が要求される場合には、制御
ユニット１７の内部の制御レジスタであるＥＣＯＮ２５
がレジスタ１９と２１を経てＭＬＳＥ動作に必要な数の
タップを受信する。しかしながら、レジスタ２３を経て
畳込み復号処理をするための指示が提供され、制御レジ
スタ２５は種々の制限長２から７、およびコード速度１
／１から１／６用に作られる。
ユニット１７の内部の制御レジスタであるＥＣＯＮ２５
がレジスタ１９と２１を経てＭＬＳＥ動作に必要な数の
タップを受信する。しかしながら、レジスタ２３を経て
畳込み復号処理をするための指示が提供され、制御レジ
スタ２５は種々の制限長２から７、およびコード速度１
／１から１／６用に作られる。
【００１７】ＥＣＣＰ１５は通常はＤＳＰ１１の残りの
要素とは独立におよびそれらと並列に動作する。よっ
て、例えば、処理動作順序の最初においては、ＥＣＣＰ
１５は動作しない。その間に、ＤＳＰ１１の残りは信号
を受信または送信し、あるいは他の動作を実行する。Ｄ
ＳＰ１１の残りは、ＥＣＣＰ１５の動作モードをプログ
ラムする。
要素とは独立におよびそれらと並列に動作する。よっ
て、例えば、処理動作順序の最初においては、ＥＣＣＰ
１５は動作しない。その間に、ＤＳＰ１１の残りは信号
を受信または送信し、あるいは他の動作を実行する。Ｄ
ＳＰ１１の残りは、ＥＣＣＰ１５の動作モードをプログ
ラムする。
【００１８】次いで、コアプロセッサ１３はＥＣＣＰ１
５にビタビ処理を開始するように指示し、一方、ＤＳＰ
１１の残りは、ボイスバンドまたはベースバンドコード
からの新しい信号を受信または送信したり、音声処理ア
ルゴリズムを実行したり、チャネル順応を実行したり、
暗号化／解読または音声繰込みまたは取り出し処理等の
他の作業を継続する。その間、ＥＣＣＰ１５は、コアプ
ロセッサ１３によってＭＬＳＥ処理または畳込み復号動
作を実行するように指示される。
５にビタビ処理を開始するように指示し、一方、ＤＳＰ
１１の残りは、ボイスバンドまたはベースバンドコード
からの新しい信号を受信または送信したり、音声処理ア
ルゴリズムを実行したり、チャネル順応を実行したり、
暗号化／解読または音声繰込みまたは取り出し処理等の
他の作業を継続する。その間、ＥＣＣＰ１５は、コアプ
ロセッサ１３によってＭＬＳＥ処理または畳込み復号動
作を実行するように指示される。
【００１９】ＥＣＣＰ１５がビタビ処理を実行して忙し
い時は、信号ＥＢＵＳＹ２９がコアプロセッサユニット
１３に供給される。ＥＣＣＰ１５がその動作の実行を終
えた場合には、信号ＥＲＥＡＤＹ２７が制御ユニット１
３に供給される。信号ＥＲＥＡＤＹは、コアプロセッサ
１３に、ＥＣＣＰ１５に供給された情報がＭＬＳＥまた
は畳込み復号処理のためのビタビ処理を受けたことを示
すものである。状況によっては、受信信号を受けて、最
初にＭＬＳＥ処理を次いで畳込み復号処理を実行するの
が好ましい。よって、付帯的なビットストリームがＭＬ
ＳＥのためにＥＣＣＰ１５に供給される。ＭＬＳＥが完
了した後は、ＥＲＥＡＤＹ信号２７が制御ユニットに供
給される。ＭＬＳＥ処理された信号は、次いでＤＳＰ１
１の残りによって解読および取り出され並びに再順序化
され、指示とともに供給再度ＥＣＣＰ１５内にレジスタ
２３を経て供給され、ＭＬＳＥ処理された信号は畳込み
復号処理のためのビタビ処理を受ける。
い時は、信号ＥＢＵＳＹ２９がコアプロセッサユニット
１３に供給される。ＥＣＣＰ１５がその動作の実行を終
えた場合には、信号ＥＲＥＡＤＹ２７が制御ユニット１
３に供給される。信号ＥＲＥＡＤＹは、コアプロセッサ
１３に、ＥＣＣＰ１５に供給された情報がＭＬＳＥまた
は畳込み復号処理のためのビタビ処理を受けたことを示
すものである。状況によっては、受信信号を受けて、最
初にＭＬＳＥ処理を次いで畳込み復号処理を実行するの
が好ましい。よって、付帯的なビットストリームがＭＬ
ＳＥのためにＥＣＣＰ１５に供給される。ＭＬＳＥが完
了した後は、ＥＲＥＡＤＹ信号２７が制御ユニットに供
給される。ＭＬＳＥ処理された信号は、次いでＤＳＰ１
１の残りによって解読および取り出され並びに再順序化
され、指示とともに供給再度ＥＣＣＰ１５内にレジスタ
２３を経て供給され、ＭＬＳＥ処理された信号は畳込み
復号処理のためのビタビ処理を受ける。
【００２０】他の状況では、ＭＬＳＥは必要でなく、畳
込み復号処理だけが実行される。いずれの場合でも、Ｅ
ＣＣＰが終了した後は、ＥＲＥＡＤＹ信号が供給され
て、ビタビ復号されたビットストリームがＤＳＰ１１の
残りにおけるより一層の処理のために利用できるように
なる。このようなより一層の処理は、音声の非圧縮また
は適当なフォーマット内でのデータ表示を含むものであ
る。このようなＥＣＣＰとＤＳＰ１１の残りとの間にお
ける動作の並行により、従来技術では達成できなかっ
た、受信した信号の非常に適時で効率的な処理を提供す
ることができる。
込み復号処理だけが実行される。いずれの場合でも、Ｅ
ＣＣＰが終了した後は、ＥＲＥＡＤＹ信号が供給され
て、ビタビ復号されたビットストリームがＤＳＰ１１の
残りにおけるより一層の処理のために利用できるように
なる。このようなより一層の処理は、音声の非圧縮また
は適当なフォーマット内でのデータ表示を含むものであ
る。このようなＥＣＣＰとＤＳＰ１１の残りとの間にお
ける動作の並行により、従来技術では達成できなかっ
た、受信した信号の非常に適時で効率的な処理を提供す
ることができる。
【００２１】ビタビ動作の出力は、ハード出力またはソ
フト出力のいずれかがなされる。ハード出力は、２進法
判断を表す（真／偽、または０−１、または＋１、−
１）。ソフト出力は、機密手段に関連したハード出力で
ある。コア１３は、ＥＣＣＰ１５にハードまたはソフト
出力のいずれかを提供するための指示をする。当業界の
当業者に公知である種々の形式のソフト判断出力が提供
される。
フト出力のいずれかがなされる。ハード出力は、２進法
判断を表す（真／偽、または０−１、または＋１、−
１）。ソフト出力は、機密手段に関連したハード出力で
ある。コア１３は、ＥＣＣＰ１５にハードまたはソフト
出力のいずれかを提供するための指示をする。当業界の
当業者に公知である種々の形式のソフト判断出力が提供
される。
【００２２】図２は、ＥＣＣＰ１５とＤＳＰ１１の残り
との間における動作の並行をより詳細に図示したブロッ
クダイヤグラムである。復号処理動作の開始時には、ブ
ロック１０１により示した通り、ＥＢＵＳＹ信号が偽と
なり、ＥＣＣＰ１５が止まって、ロードされる準備がで
きる。ブロック１０３はＥＣＣＰ１５がレジスタ２３を
経て制御ユニット１３によりプログラムされることを示
している。ＥＣＣＰ１５に提供される情報は、ビタビト
レースバックおよび制限長、および発生した多項式であ
る。ＭＬＳＥ動作が必要ならば、チャネルタップの数が
同様にして供給される。
との間における動作の並行をより詳細に図示したブロッ
クダイヤグラムである。復号処理動作の開始時には、ブ
ロック１０１により示した通り、ＥＢＵＳＹ信号が偽と
なり、ＥＣＣＰ１５が止まって、ロードされる準備がで
きる。ブロック１０３はＥＣＣＰ１５がレジスタ２３を
経て制御ユニット１３によりプログラムされることを示
している。ＥＣＣＰ１５に提供される情報は、ビタビト
レースバックおよび制限長、および発生した多項式であ
る。ＭＬＳＥ動作が必要ならば、チャネルタップの数が
同様にして供給される。
【００２３】次いで、ブロック１０５により示したよう
に、ＥＣＣＰ内に入力信号がロードされる。ＥＣＣＰ１
５がブロック１０３に示されたような第１の更新指示を
受けた場合には、ＷＢＵＳＹのフラグの値がハイであ
り、ＥＣＣＰは動作を開始して完全なビタビ処理を実施
する。ブロック１０９により示したように、ＥＣＣＰ１
５は、ＭＬＳＥまたは提供された畳込み指示に従って更
新の計算を実行する。更新は、通常は、各可能性のある
ブランチのためのブランチ距離を計算すること、ブラン
チ距離にブランチの開始端における状態に関連した蓄積
コストを加えること、状態において終端する各可能性の
あるブランチに対する蓄積コストを比較すること、並び
にブランチの終端に関連した最小の蓄積されたコストを
選択することを含む、動作である。次いで、パスメモリ
（最尤度の検出において）に対応した符号が復号され
る。
に、ＥＣＣＰ内に入力信号がロードされる。ＥＣＣＰ１
５がブロック１０３に示されたような第１の更新指示を
受けた場合には、ＷＢＵＳＹのフラグの値がハイであ
り、ＥＣＣＰは動作を開始して完全なビタビ処理を実施
する。ブロック１０９により示したように、ＥＣＣＰ１
５は、ＭＬＳＥまたは提供された畳込み指示に従って更
新の計算を実行する。更新は、通常は、各可能性のある
ブランチのためのブランチ距離を計算すること、ブラン
チ距離にブランチの開始端における状態に関連した蓄積
コストを加えること、状態において終端する各可能性の
あるブランチに対する蓄積コストを比較すること、並び
にブランチの終端に関連した最小の蓄積されたコストを
選択することを含む、動作である。次いで、パスメモリ
（最尤度の検出において）に対応した符号が復号され
る。
【００２４】次いで、ブロック１１１に示したように、
第１の符号が復号される。しかしながら、正しいトレー
スバックを実行するためには不十分な符号しか受信され
ていないので、第１の復号された符号は無効であり、こ
のため捨てられる。次に、ブロック１１３、１１５およ
び１１７により示したように、トレースバック長さに等
しい入力符号の量が順次ＤＳＰ内にロードされ、ＭＬＳ
Ｅまたは畳込み指示が更新され、および（ロードされる
符号の数がまだ不十分であるので再度）トレースバック
長さＴＬに対する数に等しい数の無効な復号された符号
が得られる。（勿論、必要ならば、より小さいトレース
バック長さＴＬを使用することで、チャネル順応アルゴ
リズム用の正しい符号復号も可能である。理論的には、
最良に復号された符号は、トレースバック長さＴＬが長
い場合に得ることができる。）トレースバック長さが符
号ＴＬで示された場合には、第１のＴＬ信号は、勿論、
無効であり、捨てられる。
第１の符号が復号される。しかしながら、正しいトレー
スバックを実行するためには不十分な符号しか受信され
ていないので、第１の復号された符号は無効であり、こ
のため捨てられる。次に、ブロック１１３、１１５およ
び１１７により示したように、トレースバック長さに等
しい入力符号の量が順次ＤＳＰ内にロードされ、ＭＬＳ
Ｅまたは畳込み指示が更新され、および（ロードされる
符号の数がまだ不十分であるので再度）トレースバック
長さＴＬに対する数に等しい数の無効な復号された符号
が得られる。（勿論、必要ならば、より小さいトレース
バック長さＴＬを使用することで、チャネル順応アルゴ
リズム用の正しい符号復号も可能である。理論的には、
最良に復号された符号は、トレースバック長さＴＬが長
い場合に得ることができる。）トレースバック長さが符
号ＴＬで示された場合には、第１のＴＬ信号は、勿論、
無効であり、捨てられる。
【００２５】ブロック１１９、１２１および１２３は、
符号数ＴＬ＋１がロードされた後における第１の符号の
有効な符号の復号の詳細であり、ＭＬＳＥ／畳込み更新
が実行され、並びに第１の有効な符号が復号される。次
に、ブロック１２５、１２７および１２９に示したよう
に、残りの入力符号、数ｎまでの符号がロードされ、ｎ
−ＴＬに等しい量の有効に復号された符号が得られる
（数ｎは入力符号の合計の数である）。処理におけるこ
の時点では、入力信号の全てがＥＣＣＰに提供される。
ｎ−有効な復号された符号を提供する完全なトレースバ
ックは、ブロック１３１、１３３、１３５および１３７
に示したように実行される。各トレースバック指示に従
って、１つの有効な符号が得られる。トレースバック指
示は、トレースバックメモリに捕捉された全ての復号さ
れた符号を得るために、ＴＬ回だけ実行される。
符号数ＴＬ＋１がロードされた後における第１の符号の
有効な符号の復号の詳細であり、ＭＬＳＥ／畳込み更新
が実行され、並びに第１の有効な符号が復号される。次
に、ブロック１２５、１２７および１２９に示したよう
に、残りの入力符号、数ｎまでの符号がロードされ、ｎ
−ＴＬに等しい量の有効に復号された符号が得られる
（数ｎは入力符号の合計の数である）。処理におけるこ
の時点では、入力信号の全てがＥＣＣＰに提供される。
ｎ−有効な復号された符号を提供する完全なトレースバ
ックは、ブロック１３１、１３３、１３５および１３７
に示したように実行される。各トレースバック指示に従
って、１つの有効な符号が得られる。トレースバック指
示は、トレースバックメモリに捕捉された全ての復号さ
れた符号を得るために、ＴＬ回だけ実行される。
【００２６】ｎ個の有効な復号された符号が得られた後
は、ブロック１３７で示したように、ＥＢＵＳＹフラグ
がローとなり、ＥＣＣＰは止まり、全ての有効なデコー
ドされた符号は、デジタル信号プロセッサの残りに移さ
れて更に処理が行なわれる。
は、ブロック１３７で示したように、ＥＢＵＳＹフラグ
がローとなり、ＥＣＣＰは止まり、全ての有効なデコー
ドされた符号は、デジタル信号プロセッサの残りに移さ
れて更に処理が行なわれる。
【発明の効果】本発明によれば、デジタルプロセッサが
信号処理機能をデジタルプロセッサと同時に実行できる
ことから、受信した信号をより速く、より効率的に処理
することが可能となる。
信号処理機能をデジタルプロセッサと同時に実行できる
ことから、受信した信号をより速く、より効率的に処理
することが可能となる。
【図１】本発明の図示的な実施例を示したブロックダイ
ヤグラムである。
ヤグラムである。
【図２】本発明による処理を図示的に示したブロックダ
イヤグラムである。
イヤグラムである。
１１ デジタルプロセッサ １３ コプロセッサ １５ 制御ユニット １７ 制御ユニット １００ レジスタ
フロントページの続き (72)発明者 グレゴリー スチーヴン エラード イギリス国 アールジー12 ５ユーエー, バークシャー，ビンフィールド，ボルトン ズ レーン 29 (72)発明者 モハメッド シャフィウル モビン アメリカ合衆国 18052 ペンシルヴァニ ア，ホワイトホール，コーナーストーン プレイス 112
Claims (13)
- 【請求項１】 信号処理機能を実行するためのデジタル
プロセッサ（例えば１１）と、 ビタビ復号機能を実施する埋め込まれたコプロセッサ
（例えば１５）とを有してなり、前記コプロセッサ（例
えば１５）が前記ビタビ復号機能を実行するとともに前
記デジタルプロセッサ（例えば１１）が信号処理機能を
同時に実行する、ことを特徴とする集積回路。 - 【請求項２】 前記コプロセッサ（例えば１５）が前記
デジタルプロセッサ（例えば１１）の制御下で動作し、
前記コプロセッサ（例えば１５）が前記デジタルプロセ
ッサ（例えば１１）からの命令の受領により動作を開始
し、そして前記コプロセッサ（例えば１５）は前記コプ
ロセッサ（例えば１５）が終了した時には前記デジタル
プロセッサ（例えば１１）に信号を供給する、ことを特
徴とする請求項１記載の装置。 - 【請求項３】 前記コプロセッサ（例えば１５）が、前
記デジタルプロセッサ（例えば１１）によりプログラム
されて最尤系列推定または畳込み復号処理のいずれかを
実行する、ことを特徴とする請求項３記載の装置。 - 【請求項４】 最尤系列推定が実行されている時に前記
デジタルプロセッサ（例えば１１）が前記コプロセッサ
（例えば１５）に多数のチャネルタップを供給する、こ
とを特徴とする請求項３記載の装置。 - 【請求項５】 回旋復号処理が実行されている時に前記
デジタルプロセッサ（例えば１１）が前記コプロセッサ
（例えば１５）にビタビ・トレースバック長さおよび制
限長を供給し並びに多項式を発生させる、ことを特徴と
する請求項３記載の装置。 - 【請求項６】 前記デジタルプロセッサ（例えば１１）
は第１のビットストリームを受けて前記コプロセッサ
（例えば１５）に最尤系列推定を実行するように指令
し、これにより第２のビットストリームが生成され、次
いで前記第２のビットストリームを受けて畳込み復号処
理が実行され、これにより第３のビットストリームが生
成される、ことを特徴とする請求項１記載の装置。 - 【請求項７】 （ａ）前記デジタルプロセッサ（例えば
１１）が前記コプロセッサ（例えば１０３）をプログラ
ムし、 （ｂ）前記デジタルプロセッサが第１の符号を前記コプ
ロセッサ（例えば１０５）にロードし、 （ｃ）前記コプロセッサが前記符号を受けてビタビ更新
動作を実行し、これにより復号された符号（例えば１１
１）が得られ、 （ｄ）工程（ｂ）と（ｃ）がＴＬ−１回繰り返されると
ともに前記デジタルプロセッサが他の信号処理機能（例
えば１１３、１１５、１１７）を実行し、 （ｅ）前記デジタルプロセッサがＴＬ＋１符号を前記コ
プロセッサ内にロードし、 （ｆ）前記コプロセッサが前記ＴＬ＋１符号を受けてビ
タビトレースバック動作を実行し、これにより有効な復
号された符号（例えば１２３）が得られ、 （ｇ）前記デジタルプロセッサが最後の、ｎth、符号
（例えば１２５）をロードし、 前記コプロセッサが前記ｎ符号を利用してトレースバッ
ク長さＴＬを有するビタビトレースバック動作を実行
し、これによりｎ有効な復号された符号（例えば１３
７）を得る、ことを特徴とする請求項１記載の装置。 - 【請求項８】 前記デジタルプロセッサ（例えば１１）
が、チャネル順応、暗号化、解読、音声繰込みまたは取
り出し処理並びに入力／出力動作からなるグループから
選ばれた機能を実行するとともに前記コプロセッサが前
記ビタビ処理をする、ことを特徴とする請求項７記載の
装置。 - 【請求項９】 前記デジタルプロセッサ（例えば１１）
が前記コプロセッサ（例えば１５）に単一の指令を供給
し前記単一の指令により前記コプロセッサ（例えば１
５）は、 全ての可能な状態遷移から全ての状態に対して、適当な
ブランチ距離計算を実行し、 ビタビアルゴリズムの全ての対応する加算−比較−選択
動作を実行し、 完全なトレースバック復号処理を実行し、 トレースバック動作の最後に復号した符号を生成する、
ことを特徴とする請求項１記載の装置。 - 【請求項１０】 前記デジタルプロセッサ（例えば１
１）が前記コプロセッサ（例えば１５）に符号速度を提
供する、ことを特徴とする請求項２記載の装置。 - 【請求項１１】 前記デジタルプロセッサ（例えば１
１）が前記コプロセッサ１５）にブランチ距離計算方式
を供給する、ことを特徴とする請求項２記載の装置。 - 【請求項１２】 前記デジタルプロセッサ（例えば１
１）が前記コプロセッサ（例えば１５）にソフトまたは
ハード判断出力を供給するかどうかを指令する、ことを
特徴とする請求項２記載の装置。 - 【請求項１３】 前記デジタルプロセッサ（例えば１
１）が前記コプロセッサ（例えば１５）に制限長を提供
する、ことを特徴とする請求項２記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15339193A | 1993-11-16 | 1993-11-16 | |
| US153391 | 1993-11-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202726A true JPH07202726A (ja) | 1995-08-04 |
Family
ID=22547025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6281686A Pending JPH07202726A (ja) | 1993-11-16 | 1994-11-16 | デジタル信号プロセッサ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5748650A (ja) |
| EP (2) | EP0653848A3 (ja) |
| JP (1) | JPH07202726A (ja) |
| KR (1) | KR100336246B1 (ja) |
| DE (1) | DE69434249T2 (ja) |
| TW (1) | TW243568B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237144A (ja) * | 1994-09-05 | 1996-09-13 | Sgs Thomson Microelectron Sa | ビタビアルゴリズムを実施するための信号処理回路 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8489860B1 (en) * | 1997-12-22 | 2013-07-16 | Texas Instruments Incorporated | Mobile electronic device having a host processor system capable of dynamically canging tasks performed by a coprocessor in the device |
| DE69919059T2 (de) * | 1998-02-04 | 2005-01-27 | Texas Instruments Inc., Dallas | Datenverarbeitungssytem mit einem digitalen Signalprozessor und einem Koprozessor und Datenverarbeitungsverfahren |
| US20020110206A1 (en) * | 1998-11-12 | 2002-08-15 | Neal Becker | Combined interference cancellation with FEC decoding for high spectral efficiency satellite communications |
| AU2001245720A1 (en) * | 2000-03-15 | 2001-09-24 | Arc International Plc | Method and apparatus for processor code optimization using code compression |
| WO2002021699A2 (en) * | 2000-09-08 | 2002-03-14 | Avaz Networks | Programmable and multiplierless viterbi accelerator |
| US6944206B1 (en) * | 2000-11-20 | 2005-09-13 | Ericsson Inc. | Rate one coding and decoding methods and systems |
| US7230978B2 (en) * | 2000-12-29 | 2007-06-12 | Infineon Technologies Ag | Channel CODEC processor configurable for multiple wireless communications standards |
| JP2007299279A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 演算装置、プロセッサシステム、及び映像処理装置 |
| US8694878B2 (en) * | 2011-06-15 | 2014-04-08 | Texas Instruments Incorporated | Processor instructions to accelerate Viterbi decoding |
| DE102014107297A1 (de) | 2014-05-23 | 2015-11-26 | Karl Storz Gmbh & Co. Kg | Positionsgeregelter elektrodynamischer Linearantrieb |
| ES2807225T3 (es) * | 2017-12-01 | 2021-02-22 | Gogoro Inc | Aparato de buje y sistemas asociados |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2564805B2 (ja) * | 1985-08-08 | 1996-12-18 | 日本電気株式会社 | 情報処理装置 |
| US4748626A (en) * | 1987-01-28 | 1988-05-31 | Racal Data Communications Inc. | Viterbi decoder with reduced number of data move operations |
| US5151904A (en) * | 1990-09-27 | 1992-09-29 | The Titan Corporation | Reconfigurable, multi-user viterbi decoder |
| FR2669445B1 (fr) * | 1990-11-15 | 1993-01-08 | Alcatel Radiotelephone | Dispositif prevu pour le traitement de l'algorithme de viterbi comprenant un processeur et un operateur specialise. |
| US5220570A (en) * | 1990-11-30 | 1993-06-15 | The Board Of Trustees Of The Leland Stanford Junior University | Programmable viterbi signal processor |
| BE1004814A3 (nl) * | 1991-05-08 | 1993-02-02 | Bell Telephone Mfg | Decodeerinrichting. |
| KR100304222B1 (ko) * | 1992-03-23 | 2001-11-22 | 미셀 달사세 | 프로세서를 구비하여 비터비 알고리즘을 처리하는 장치 |
| US5432804A (en) * | 1993-11-16 | 1995-07-11 | At&T Corp. | Digital processor and viterbi decoder having shared memory |
-
1993
- 1993-12-06 TW TW082110282A patent/TW243568B/zh not_active IP Right Cessation
-
1994
- 1994-11-09 EP EP94308234A patent/EP0653848A3/en not_active Withdrawn
- 1994-11-09 DE DE69434249T patent/DE69434249T2/de not_active Expired - Lifetime
- 1994-11-09 EP EP01102100A patent/EP1111798B1/en not_active Expired - Lifetime
- 1994-11-14 KR KR1019940029744A patent/KR100336246B1/ko not_active IP Right Cessation
- 1994-11-16 JP JP6281686A patent/JPH07202726A/ja active Pending
-
1996
- 1996-11-05 US US08/743,925 patent/US5748650A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08237144A (ja) * | 1994-09-05 | 1996-09-13 | Sgs Thomson Microelectron Sa | ビタビアルゴリズムを実施するための信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1111798B1 (en) | 2005-01-26 |
| KR950015072A (ko) | 1995-06-16 |
| US5748650A (en) | 1998-05-05 |
| EP0653848A3 (en) | 1997-02-05 |
| TW243568B (en) | 1995-03-21 |
| DE69434249D1 (de) | 2005-03-03 |
| KR100336246B1 (ko) | 2002-11-23 |
| EP0653848A2 (en) | 1995-05-17 |
| EP1111798A1 (en) | 2001-06-27 |
| DE69434249T2 (de) | 2005-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011001 |