JPH07202074A - Multilayer ceramic package for semiconductor device - Google Patents
Multilayer ceramic package for semiconductor deviceInfo
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- JPH07202074A JPH07202074A JP35158693A JP35158693A JPH07202074A JP H07202074 A JPH07202074 A JP H07202074A JP 35158693 A JP35158693 A JP 35158693A JP 35158693 A JP35158693 A JP 35158693A JP H07202074 A JPH07202074 A JP H07202074A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置用多層セラ
ミックパッケージに係り、より詳細には、パッケージ内
層におけるフローティング状態の内部配線パターンの断
線や短絡状態の検査を行える半導体装置用多層セラミッ
クパッケージに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device multilayer ceramic package, and more particularly to a semiconductor device multilayer ceramic package capable of inspecting an internal wiring pattern in a floating state in a package inner layer for disconnection or short circuit. .
【０００２】[0002]
【従来の技術】近年、デバィスの高速化、高集積化に伴
い、１つのパッケージ内に複数個のＩＣチップや回路部
品等の半導体装置を搭載することが要請されている。そ
して、この要請に対応する半導体装置用セラミックパッ
ケージは、半導体装置を搭載するための複数個の半導体
装置搭載部を備え、該半導体装置搭載部間は、外部端子
と電気的に接続されないフローティング状態の内部配線
パターンで接続された構成とされている。2. Description of the Related Art In recent years, it has been required to mount a plurality of semiconductor devices such as IC chips and circuit components in one package with the increase in speed and integration of devices. And, a ceramic package for a semiconductor device which meets this demand includes a plurality of semiconductor device mounting portions for mounting the semiconductor device, and the semiconductor device mounting portions are in a floating state where they are not electrically connected to an external terminal. It is configured to be connected by an internal wiring pattern.
【０００３】このような半導体装置用多層セラミックパ
ッケージは、１個の半導体装置搭載部を備えたパッケー
ジと同様に、必要なビアホールや内部配線パターンを形
成した複数枚のグリーンシートを積層、焼成して多層セ
ラミック基板を形成すると共に、該多層セラミック基板
の外表面に外部端子を接続し、更に該多層セラミック基
板の外表面に露出する配線パターンを酸化等から保護す
るためにＮｉメッキ、Ａｕメッキすることで作製されて
いる。Such a multi-layer ceramic package for a semiconductor device is formed by stacking and firing a plurality of green sheets on which necessary via holes and internal wiring patterns are formed, like a package having one semiconductor device mounting portion. Forming a multilayer ceramic substrate, connecting external terminals to the outer surface of the multilayer ceramic substrate, and further performing Ni plating or Au plating to protect the wiring pattern exposed on the outer surface of the multilayer ceramic substrate from oxidation and the like. It is made in.
【０００４】ところで、半導体装置用多層セラミックパ
ッケージは、セラミック層間の剥がれ、内部配線パター
ンの断線・短絡、抵抗の増加、外部端子表面の汚染、セ
ラミッククラック等が問題となるため、パッケージ作製
後、信頼性評価が行われている。そして、この信頼性評
価のうちで、内部配線パターンの断線・短絡について
は、通常、全ての外部端子および被測定内部端子を除く
全ての内部端子に検査器端子の一方の電極を接続し、被
測定線の他方の電極を接続することで行う必要がある。By the way, a multilayer ceramic package for a semiconductor device has problems such as peeling between ceramic layers, disconnection / short circuit of internal wiring pattern, increase of resistance, contamination of external terminal surface, and ceramic crack. Sexual evaluation is being conducted. In this reliability evaluation, for disconnection / short circuit of the internal wiring pattern, usually, one electrode of the tester terminal is connected to all internal terminals except all external terminals and measured internal terminals, and It must be done by connecting the other electrode of the measurement line.
【０００５】[0005]
【発明が解決しようとする課題】しかし、上述したフロ
ーティング状態の内部配線パターンを有する半導体装置
用多層セラミックパッケージにあっては、前記断線、短
絡検査をする場合、次のような課題がある。すなわち、 内部配線パターンのパターン露出部が、インナーリ
ード（ワイヤボンディング用パターン）として、半導体
装置搭載部のワイヤボンディング部に位置するために、
外部端子に電気的に接続されている内部配線パターンの
検査に比べて、その検査に手数を要する。 前記インナーリードは、そのパターンピッチが、８
０〜２００μｍ程度の狭少であるので、前記パターンピ
ッチ間隔に対応する断線・短絡検査器の検査端子と前記
インナーリードを接続するための接続用治具を作製のた
めの微細加工が難しい。 前記接続用治具と前記インナーリードとの接続作業
に精密度が要求されるため、検査所要時間が、外部端子
に電気的に接続されている内部配線パターンの検査に比
べて、数十倍以上必要となる。 等の課題がある。However, the multilayer ceramic package for a semiconductor device having the above-mentioned floating internal wiring pattern has the following problems when performing the above-mentioned disconnection / short circuit inspection. That is, since the pattern exposed portion of the internal wiring pattern is located at the wire bonding portion of the semiconductor device mounting portion as an inner lead (wire bonding pattern),
The inspection requires more labor than the inspection of the internal wiring pattern electrically connected to the external terminal. The pattern pitch of the inner leads is 8
Since the width is as narrow as about 0 to 200 μm, it is difficult to perform microfabrication for producing a connection jig for connecting the inner lead to the inspection terminal of the disconnection / short circuit inspection device corresponding to the pattern pitch interval. Since the precision of the connection work between the connection jig and the inner lead is required, the inspection time is several tens of times more than the inspection of the internal wiring pattern electrically connected to the external terminal. Will be needed. There are issues such as.
【０００６】ところで、このような課題に対しては、前
記パターン露出部を電解メッキ処理するために、前記フ
ローティング状態の内部配線パターンにメッキ用配線を
設けて、パッケージ側面まで引き出しているメッキ用の
引き出し線の露出部を利用することができないことはな
い。しかし、該メッキ用の引き出し線の露出部は、電解
メッキするに際して、パッケージ側面をメタライズして
短絡して電極を形成し、該電解メッキ処理後、前記電極
除去（短絡状態を除去）するためのメタライズ研削処理
によって、前記パターン露出部の峻別ができなくなり、
かつ前記メッキ用の引き出し線は非常に細いため、実質
的には、その利用ができない。なお、前記パターン露出
部を無電解メッキ処理する場合は、前記メッキ用の引き
出し線がないため、前記課題に対処できない。In order to solve such a problem, a plating wiring is provided on the internal wiring pattern in the floating state in order to electrolytically plate the exposed portion of the pattern, and the plating wiring is drawn to the side surface of the package. It is not impossible to use the exposed part of the lead wire. However, the exposed portion of the lead wire for plating is for metalizing and short-circuiting the package side surface to form an electrode during electrolytic plating, and for removing the electrode (removing the short-circuited state) after the electrolytic plating treatment. The metallized grinding process makes it impossible to distinguish between the exposed patterns.
Moreover, since the lead wire for plating is very thin, it cannot be practically used. In addition, when the pattern exposed portion is subjected to electroless plating, there is no lead wire for the plating, and therefore the problem cannot be addressed.
【０００７】本発明は、以上のような課題に対処して創
作したものであって、その目的とする処は、外部端子に
接続されないフローティング状態の内部配線パターンの
パッケージ内層での断線や短絡状態の検査を容易に行え
る半導体装置用多層セラミックパッケージを提供するこ
とにある。The present invention has been made in response to the above-mentioned problems, and its purpose is to provide a disconnection or short-circuit condition in a package inner layer of an internal wiring pattern in a floating state which is not connected to an external terminal. Another object of the present invention is to provide a multilayer ceramic package for a semiconductor device, which can be easily inspected.
【０００８】[0008]
【課題を解決するための手段】そして、上記課題を解決
するための手段としての本発明の半導体装置用多層セラ
ミックパッケージは、半導体装置を搭載する半導体装置
搭載部を備えた多層セラミック基板と、該多層セラミッ
ク基板の外表面に設けられた外部端子と、該外部端子と
電気的に接続される内部配線パターンと、該外部端子と
電気的に接続されないフローティング状態の内部配線パ
ターンと、前記多層セラミック基板の表面または裏面、
あるいは該多層セラミック基板の表裏面に設けられた、
該フローティング状態の内部配線パターンの断線、短絡
状態の検査用パッドと、該検査用パッドと該フローティ
ング状態の内部配線パターンを接続するビアホールを有
する構成としている。A multi-layer ceramic package for a semiconductor device of the present invention as a means for solving the above-mentioned problems includes a multi-layer ceramic substrate having a semiconductor device mounting portion for mounting a semiconductor device, External terminals provided on the outer surface of the multilayer ceramic substrate; internal wiring patterns electrically connected to the external terminals; floating internal wiring patterns not electrically connected to the external terminals; and the multilayer ceramic substrate Front or back of
Or provided on the front and back surfaces of the multilayer ceramic substrate,
The floating state internal wiring pattern has a disconnection or short circuit state inspection pad, and a via hole connecting the inspection pad and the floating state internal wiring pattern.
【０００９】[0009]
【作用】本発明の半導体装置用多層セラミックパッケー
ジは、前記フローティング状態の内部配線パターンの断
線、短絡状態を検査するに際して、多層セラミック基板
の外表面に形成されている検査用パッドに検査器の検査
用端子を接続し、通電することによって、前記フローテ
ィング状態の内部配線パターンの断線と、隣接する他の
内部配線パターンとの短絡状態を検査することができ
る。従って、外部端子を用いて行う、前記外部端子と電
気的に接続される内部配線パターンの断線、短絡状態の
検査と同様の作業手数でもって、その検査を行える。According to the multilayer ceramic package for a semiconductor device of the present invention, the inspection pad formed on the outer surface of the multilayer ceramic substrate is inspected by an inspection device when inspecting the internal wiring pattern in the floating state for disconnection or short circuit. It is possible to inspect a disconnection state of the internal wiring pattern in the floating state and a short-circuit state with another adjacent internal wiring pattern by connecting the power supply terminals and energizing. Therefore, the inspection can be performed with the same labor as the inspection of the disconnection or short-circuit state of the internal wiring pattern electrically connected to the external terminal by using the external terminal.
【００１０】また、前記検査用パッドは、多層セラミッ
ク基板の外表面パッケージに形成され、前記フローティ
ング状態の内部配線パターンのパターン露出部（インナ
ーリード）のパターンピッチに比べて広い間隔とするこ
とができるので、検査器の検査用端子と前記検査用パッ
ドの接続に要する手数を少なくできる。更に、前記検査
用パッドが多層セラミック基板の表面または裏面、ある
いは表裏面の周縁に沿って一列または複数列に形成され
ているので、該検査用パッドのパッドピッチを、いっそ
う広くすることができるように作用する。なお、検査用
パッドを前記外部端子の設けられている面の反対側の面
に設け、かつ該検査用パッドのパッドピッチを該外部端
子の端子ピッチと一致させてなる場合は、該外部端子に
検査器端子を接続して検査を行う検査器をそのまま利用
することができる。Further, the inspection pads are formed on the outer surface package of the multilayer ceramic substrate, and can be arranged at a wider interval than the pattern pitch of the pattern exposed portions (inner leads) of the floating internal wiring pattern. Therefore, the number of steps required to connect the inspection terminal of the inspection device and the inspection pad can be reduced. Further, since the inspection pads are formed in one row or a plurality of rows along the periphery of the front surface or the back surface of the multilayer ceramic substrate, or the front and back surfaces, the pad pitch of the inspection pads can be further widened. Act on. When the inspection pad is provided on the surface opposite to the surface on which the external terminal is provided, and the pad pitch of the inspection pad is matched with the terminal pitch of the external terminal, the external pad is attached to the external terminal. It is possible to use an inspector that connects the inspector terminal and inspects it.
【００１１】[0011]
【実施例】以下、図面を参照しながら、本発明を具体化
した実施例について説明する。ここに、図１〜図４は、
本発明の第１実施例を示し、図１は縦断面図、図２は平
面図、図３は裏面図、図４は各層に分けた状態の説明
図、図５〜図８は、本発明の第２実施例を示し、図５は
縦断面図、図６は平面図、図７は裏面図、図８は各層に
分けた状態の説明図である。Embodiments of the present invention will be described below with reference to the drawings. 1 to 4 are as follows.
1 shows a first embodiment of the present invention, FIG. 1 is a longitudinal sectional view, FIG. 2 is a plan view, FIG. 3 is a rear view, FIG. 4 is an explanatory view of a state in which each layer is divided, and FIGS. FIG. 5 is a longitudinal sectional view, FIG. 6 is a plan view, FIG. 7 is a rear view, and FIG. 8 is an explanatory view showing a state in which each layer is divided.
【００１２】−実施例１− 本実施例の半導体装置用多層セラミックパッケージは、
概略すると、多層セラミック基板１の外表面に設けられ
た外部端子２と電気的に接続される内部配線パターン３
と、外部端子２と電気的に接続されないフローティング
状態の内部配線パターン４、および多層セラミック基板
１の外表面に設けられ、かつフローティング状態の内部
配線パターン４とビアホール５を介して接続されている
検査用パッド６を備えた構成よりなる。Example 1 A multilayer ceramic package for a semiconductor device of this example is
Briefly, the internal wiring pattern 3 electrically connected to the external terminal 2 provided on the outer surface of the multilayer ceramic substrate 1.
And an internal wiring pattern 4 in a floating state that is not electrically connected to the external terminal 2, and an inspection provided on the outer surface of the multilayer ceramic substrate 1 and connected to the internal wiring pattern 4 in a floating state via a via hole 5. The pad 6 is provided.
【００１３】多層セラミック基板１は、必要なビアホー
ル５、内部配線パターン３，４、検査用パッド６、およ
び半導体素子搭載部形成用孔７を形成した複数枚のグリ
ーンシートを積層、焼成し、基板外表面に、検査用パッ
ド６と、外部端子接続用パッド８と、半導体素子搭載部
９、および内部配線パターン３，４に接続されるワイヤ
ボンディング用パターン１０，１０・・、１１，１１・
・を形成させ、かつ外部端子接続用パッド８に外部端子
２を接続して形成されている。ここで、多層セラミック
基板１の外表面に露出するワイヤボンディング用パター
ン１０，１１、検査用パッド６、外部端子接続用パッド
８、および外部端子２は、酸化等から保護するためにＮ
ｉメッキ、Ａｕメッキされている。The multilayer ceramic substrate 1 is formed by laminating and firing a plurality of green sheets having necessary via holes 5, internal wiring patterns 3 and 4, inspection pads 6 and semiconductor element mounting portion forming holes 7. On the outer surface, the inspection pad 6, the external terminal connection pad 8, the semiconductor element mounting portion 9, and the wire bonding patterns 10, 10, ..., 11, 11 ... Connected to the internal wiring patterns 3, 4.
Is formed and the external terminal 2 is connected to the external terminal connection pad 8. Here, the wire bonding patterns 10 and 11, the inspection pad 6, the external terminal connecting pad 8 and the external terminal 2 exposed on the outer surface of the multilayer ceramic substrate 1 are protected by N in order to protect them from oxidation or the like.
It is i-plated and Au-plated.
【００１４】本実施例において、多層セラミック基板１
は、三層構造のセラミック基板であって、４つの半導体
素子搭載部９が形成されている。そして、半導体素子搭
載部９には多層セラミック基板１の内層（第２層ｂ）上
に形成されているメタライズ内部配線パターン３，４の
一部が表面層（第３層ｃ）上に露出してワイヤボンディ
ング用パターン１０，１０・・、１１，１１・・が形成
されている。外部端子２は、多層セラミック基板１の裏
面層（第１層ａ）の裏面側に露出している外部端子接続
用パッド８にろう材によってろう付けされている。In this embodiment, the multilayer ceramic substrate 1
Is a three-layer ceramic substrate on which four semiconductor element mounting portions 9 are formed. Then, in the semiconductor element mounting portion 9, part of the metallized internal wiring patterns 3 and 4 formed on the inner layer (second layer b) of the multilayer ceramic substrate 1 is exposed on the surface layer (third layer c). , Wire bonding patterns 10, 11, ..., 11, 11 ,. The external terminals 2 are brazed with a brazing material to the external terminal connection pads 8 exposed on the back surface side of the back surface layer (first layer a) of the multilayer ceramic substrate 1.
【００１５】内部配線パターン３，４は、多層セラミッ
ク基板１の内層の表面に展開されていて、内部配線パタ
ーン３は、外部端子２と半導体素子搭載部９に搭載され
る半導体装置（図示せず）と電気的に接続するための導
体パターンであって、一端がビアホール５を介して外部
端子接続用パッド８に接続され、また他端がビアホール
５を介してワイヤボンディング用パターン１０に接続さ
れている。また、内部配線パターン４は、外部端子２と
接続されることなく、半導体装置搭載部９，９・・に搭
載される複数個の半導体装置間を電気的に接続するフロ
ーティング状態の導体パターンであって、一端がビアホ
ール５を介して検査用パッド６に接続され、また他端が
ビアホール５を介してワイヤボンディング用パターン１
１に接続されている。The internal wiring patterns 3 and 4 are developed on the surface of the inner layer of the multilayer ceramic substrate 1, and the internal wiring pattern 3 is mounted on the external terminal 2 and the semiconductor element mounting portion 9 of a semiconductor device (not shown). ), One end of which is connected to the external terminal connecting pad 8 through the via hole 5 and the other end of which is connected to the wire bonding pattern 10 through the via hole 5. There is. Further, the internal wiring pattern 4 is a conductor pattern in a floating state that electrically connects the plurality of semiconductor devices mounted on the semiconductor device mounting portions 9, 9 ... Without being connected to the external terminals 2. , One end is connected to the inspection pad 6 through the via hole 5, and the other end is connected through the via hole 5 to the wire bonding pattern 1.
Connected to 1.
【００１６】検査用パッド６は、多層セラミック基板１
の裏面層（第１層ａ）の裏面側に形成されている。検査
用パッド６は、外部端子２の外方で、多層セラミック基
板１の周縁に沿って２列に形成されていて、対応する個
々の内部配線パターン４にビアホール５を介して接続さ
れている。従って、フローティング状態にある内部配線
パターン４の数だけ検査用パッド６が設けられている。
ここでは、内部配線パターン４を延長し、多層セラミッ
ク基板１の側面に引き出している電解メッキ処理用の引
き出し線１２と接続した構成とされている。The inspection pad 6 is a multilayer ceramic substrate 1
Is formed on the back surface side of the back surface layer (first layer a). The inspection pads 6 are formed in two rows outside the external terminals 2 along the periphery of the multilayer ceramic substrate 1, and are connected to the corresponding individual internal wiring patterns 4 through via holes 5. Therefore, the inspection pads 6 are provided by the number of the internal wiring patterns 4 in the floating state.
Here, the internal wiring pattern 4 is extended and connected to a lead wire 12 for electrolytic plating that is led to the side surface of the multilayer ceramic substrate 1.
【００１７】そして、本実施例の半導体装置用多層セラ
ミックパッケージの内部配線パターン３，４の断線、短
絡状態の検査は、断線・短絡検査器の検査用端子の一方
をインナーリードであるワイヤボンディング用パターン
１０，１０・・、１１，１１・・に接続し、前記検査用
端子の他方を外部端子２，２・・と検査用パッド６，６
・・に接続し、通電することにより断線検査ができ、ま
た前記前記検査用端子の他方を外部端子２，２・・と検
査用パッド６，６・・を非接続状態として通電すること
により短絡検査ができる。従って、外部端子２と電気的
に接続されないフローティング状態の内部配線パターン
４であっても、従来のように、検査用パッドを有しない
内部配線パターンの断線・短絡検査のような面倒な接続
作業をすることなく、外部端子２と電気的に接続される
内部配線パターン３と同様にして、その検査を行える。
なお、断線、短縮状態の検査は、外部端子２をロウ付す
る前でも、後でも行なえ、該検査を、外部端子接続用パ
ッド８に外部端子２をロウ付けする前に行う場合は、該
外部端子接続用パッド８が外部端子を兼用した状態とな
る。The inspection of the internal wiring patterns 3 and 4 of the multilayer ceramic package for a semiconductor device of the present embodiment for the disconnection and short-circuit state is carried out by wire-bonding one of the inspection terminals of the disconnection / short-circuit inspection device as an inner lead. , 11, 11 ..., and the other of the terminals for inspection is connected to external terminals 2, 2 ... And pads for inspection 6,6.
· Can be inspected for disconnection by connecting to · · and energizing, and short-circuiting by energizing the other of the above-mentioned inspection terminals with external terminals 2, 2 · · and inspection pads 6, 6 · · unconnected Can be inspected. Therefore, even if the internal wiring pattern 4 is in a floating state and is not electrically connected to the external terminal 2, a troublesome connection work such as a disconnection / short circuit inspection of the internal wiring pattern having no inspection pad is required as in the conventional case. Without doing so, the inspection can be performed in the same way as the internal wiring pattern 3 electrically connected to the external terminal 2.
It should be noted that the inspection of the disconnection or shortened state can be performed before or after the external terminal 2 is brazed. If the inspection is performed before the external terminal 2 is brazed to the external terminal connection pad 8, the external terminal 2 is The terminal connection pad 8 also serves as an external terminal.
【００１８】−実施例２− 本実施例の半導体装置用多層セラミックパッケージは、
実施例１において、多層セラミック基板１の第３層ｃの
表面に検査用パッド６，６・・を設け、第１層ａの裏面
に外部端子２，２・・を設けた構成よりなる。Example 2 A multilayer ceramic package for a semiconductor device of this example is
In the first embodiment, the inspection pads 6, 6 ... Are provided on the surface of the third layer c of the multilayer ceramic substrate 1, and the external terminals 2, 2 ... Are provided on the back surface of the first layer a.
【００１９】検査用パッド６，６・・は、多層セラミッ
ク基板１の周縁に沿って一列状に設けられている。そし
て、そのパッド間隔は、第１層ａの裏面に設けられてい
る外部端子２，２・・の端子間隔と同じ間隔に形成され
ている。また、検査用パッド６，６・・は、多層セラミ
ック基板１の第２層ｂに設けられているフローティング
状態の内部配線パターン４にビアホール５を介して接続
されている。The inspection pads 6, 6, ... Are provided in a line along the peripheral edge of the multilayer ceramic substrate 1. The pad spacing is formed to be the same as the terminal spacing of the external terminals 2, 2 ... Provided on the back surface of the first layer a. Further, the inspection pads 6, 6, ... Are connected to the internal wiring pattern 4 in the floating state provided on the second layer b of the multilayer ceramic substrate 1 through via holes 5.
【００２０】そして、本実施例の半導体装置用多層セラ
ミックパッケージにあっては、検査用パッド６，６・・
のパッド間隔と、外部端子２，２・・の端子間隔を合わ
せているので、外部端子２，２・・に検査器端子を接続
して検査を行う検査器をそのまま利用することができ
る。In the multilayer ceramic package for a semiconductor device of this embodiment, the inspection pads 6, 6 ...
Since the pad spacing of the external terminals and the terminal spacing of the external terminals 2, 2, ... Are matched, it is possible to use the inspection device for performing the inspection by connecting the inspection device terminals to the external terminals 2, 2.
【００２１】なお、本発明は、上述した実施例に限定さ
れるものでなく、本発明の要旨を変更しない範囲内で変
形実施できる構成を含む。因みに、前述した実施例にお
いては、３層よりなる多層セラミック基板で形成したパ
ッケージで説明したが、２層あるいは４層以上のセラミ
ックシートで形成したパッケージの構成であってもよい
ことは当然である。また、外部端子としては、図１〜図
８で示したＰＧＡタイプ（ピンを用いたもの）の他に、
パッケージ基板の下面に金属バンプを形成したＢＧＡタ
イプや、基板の側面にリードフレームを取り付けたＱＦ
Ｐタイプを用いてもよい。It should be noted that the present invention is not limited to the above-mentioned embodiments, but includes configurations that can be modified and implemented within a range that does not change the gist of the present invention. Incidentally, in the above-mentioned embodiment, the package formed by the multilayer ceramic substrate having three layers has been described, but it goes without saying that the package may be formed by a ceramic sheet having two layers or four layers or more. . As the external terminals, in addition to the PGA type (using pins) shown in FIGS. 1 to 8,
BGA type in which metal bumps are formed on the bottom surface of the package board, or QF in which a lead frame is attached to the side surface of the board
You may use P type.
【００２２】[0022]
【発明の効果】以上の説明より明らかなように、本発明
の半導体装置用多層セラミックパッケージによれば、多
層セラミック基板の外表面に検査用パッドを形成し、該
検査用パッドにフローティング状態の内部配線パターン
をビアホールを介して接続し、該検査用パッドに検査器
の検査用端子を接続し、通電することによって、該フロ
ーティング状態の内部配線パターンの断線と、隣接する
他の内部配線パターンとの短絡状態を検査することがで
きるので、外部端子を用いて行う、該外部端子と電気的
に接続される内部配線パターンの断線、短絡状態の検査
と同様の作業手数でもって、その検査を行えるという効
果を有する。As is apparent from the above description, according to the multilayer ceramic package for a semiconductor device of the present invention, an inspection pad is formed on the outer surface of the multilayer ceramic substrate, and the inspection pad has a floating internal state. By connecting the wiring pattern through a via hole, connecting the inspection terminal of the inspector to the inspection pad, and energizing, the disconnection of the internal wiring pattern in the floating state and the adjacent other internal wiring pattern Since the short-circuit state can be inspected, it is possible to perform the inspection with the same labor as the inspection of the internal wiring pattern electrically connected to the external terminal and the short-circuit state by using the external terminal. Have an effect.
【００２３】また、本発明の半導体装置用多層セラミッ
クパッケージによれば、検査用パッドが、多層セラミッ
ク基板の外表面に形成され、フローティング状態の内部
配線パターンのパターン露出部のパターンピッチに比べ
て広い間隔とすることができるので、検査器の検査用端
子と前記検査用パッドの接続に要する手数を少なくで
き、更に、前記検査用パッドを多層セラミック基板の表
面または裏面、あるいは表裏面の周縁に沿って一列また
は複数列に形成しているので、前記検査用パッドのパッ
ドピッチを、いっそう広くすることができるという効果
を有する。Further, according to the multilayer ceramic package for a semiconductor device of the present invention, the inspection pad is formed on the outer surface of the multilayer ceramic substrate and is wider than the pattern pitch of the pattern exposed portion of the internal wiring pattern in the floating state. Since the distance can be set, it is possible to reduce the number of steps required for connecting the inspection terminal of the inspection device and the inspection pad, and further, to arrange the inspection pad on the front surface or the back surface of the multilayer ceramic substrate, or along the periphery of the front and back surfaces. Since it is formed in one row or a plurality of rows, the pad pitch of the inspection pad can be further widened.
【図１】 本発明の第１実施例の概略を示す縦断面図で
ある。FIG. 1 is a vertical sectional view showing the outline of a first embodiment of the present invention.
【図２】 第１実施例の平面図である。FIG. 2 is a plan view of the first embodiment.
【図３】 第１実施例の裏面図である。FIG. 3 is a back view of the first embodiment.
【図４】 第１実施例のパッケージを各層に分けた状態
の説明図である。FIG. 4 is an explanatory diagram showing a state in which the package of the first embodiment is divided into layers.
【図５】 本発明の第２実施例の概略を示す縦断面図で
ある。FIG. 5 is a vertical sectional view showing the outline of a second embodiment of the present invention.
【図６】 第２実施例の平面図である。FIG. 6 is a plan view of the second embodiment.
【図７】 第２実施例の裏面図である。FIG. 7 is a back view of the second embodiment.
【図８】 第２実施例のパッケージを各層に分けた状態
の説明図である。FIG. 8 is an explanatory diagram showing a state in which the package of the second embodiment is divided into layers.
１・・・多層セラミック基板、２・・・外部端子、３・
・・内部配線パターン、４・・・フローティング状態の
内部配線パターン、５・・・ビアホール、６・・・検査
用パッド、７・・・半導体素子搭載部形成用孔、８・・
・外部端子接続用パッド、９・・・半導体素子搭載部、
１０・・・ワイヤボンディング用パターン、１１・・・
ワイヤボンディング用パターン、１２・・・メッキ用の
引き出し線1 ... Multilayer ceramic substrate, 2 ... External terminals, 3 ...
..Internal wiring patterns, 4 ... Floating internal wiring patterns, 5 ... Via holes, 6 ... Inspection pads, 7 ... Semiconductor element mounting portion forming holes, 8 ...
・ External terminal connection pad, 9 ... Semiconductor element mounting part,
10 ... Wire bonding pattern, 11 ...
Wire bonding pattern, 12 ... Leading wire for plating
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白石 克久 山口県美祢市大嶺町東分字岩倉2701番１ 株式会社住友金属セラミックス内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Katsuhisa Shiraishi 2701-1 Iwakura, East Branch, Omine Town, Mine City, Yamaguchi Prefecture, Sumitomo Metal Ceramics Co., Ltd.
Claims (1)
を備えた多層セラミック基板と、該多層セラミック基板
の外表面に設けられた外部端子と、該外部端子と電気的
に接続される内部配線パターンと、該外部端子と電気的
に接続されないフローティング状態の内部配線パターン
と、前記多層セラミック基板の表面または裏面、あるい
は該多層セラミック基板の表裏面に設けられた、該フロ
ーティング状態の内部配線パターンの断線、短絡状態の
検査用パッドと、該検査用パッドと該フローティング状
態の内部配線パターンを接続するビアホールを有するこ
とを特徴とする半導体装置用多層セラミックパッケー
ジ。1. A multilayer ceramic substrate having a semiconductor device mounting portion for mounting a semiconductor device, external terminals provided on an outer surface of the multilayer ceramic substrate, and an internal wiring pattern electrically connected to the external terminals. A floating internal wiring pattern that is not electrically connected to the external terminal, and a disconnection of the floating internal wiring pattern provided on the front surface or the back surface of the multilayer ceramic substrate or the front and back surfaces of the multilayer ceramic substrate. A multi-layer ceramic package for a semiconductor device, comprising: an inspection pad in a short-circuited state; and a via hole connecting the inspection pad and the internal wiring pattern in the floating state.
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|---|---|---|---|
| JP35158693A JP2955736B2 (en) | 1993-12-27 | 1993-12-27 | Multilayer ceramic package for semiconductor device |
Applications Claiming Priority (1)
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| JP35158693A JP2955736B2 (en) | 1993-12-27 | 1993-12-27 | Multilayer ceramic package for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202074A true JPH07202074A (en) | 1995-08-04 |
| JP2955736B2 JP2955736B2 (en) | 1999-10-04 |
Family
ID=18418278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35158693A Expired - Lifetime JP2955736B2 (en) | 1993-12-27 | 1993-12-27 | Multilayer ceramic package for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2955736B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0954116A (en) * | 1995-08-10 | 1997-02-25 | Nippon Denshi Zairyo Kk | High temperature measuring probe card |
| WO2015182678A1 (en) * | 2014-05-28 | 2015-12-03 | 日本特殊陶業株式会社 | Wiring substrate |
| CN106463453A (en) * | 2014-07-10 | 2017-02-22 | 应用材料公司 | Design of susceptor in chemical vapor deposition reactor |
-
1993
- 1993-12-27 JP JP35158693A patent/JP2955736B2/en not_active Expired - Lifetime
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| US9881861B2 (en) | 2014-05-28 | 2018-01-30 | Ngk Spark Plug Co., Ltd. | Wiring substrate |
| CN106463465B (en) * | 2014-05-28 | 2019-02-15 | 日本特殊陶业株式会社 | Circuit board |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2955736B2 (en) | 1999-10-04 |
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