JPH07200086A - Reference current circuit and reference voltage circuit - Google Patents
Reference current circuit and reference voltage circuitInfo
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- JPH07200086A JPH07200086A JP33660493A JP33660493A JPH07200086A JP H07200086 A JPH07200086 A JP H07200086A JP 33660493 A JP33660493 A JP 33660493A JP 33660493 A JP33660493 A JP 33660493A JP H07200086 A JPH07200086 A JP H07200086A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、基準電流回路および基
準電圧回路に関し、特に、アーリー電圧を打ち消し、低
電圧から動作する高精度の正の温度特性を持つ基準電流
回路および基準電圧回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference current circuit and a reference voltage circuit, and more particularly to a reference current circuit and a reference voltage circuit which cancel an early voltage and operate from a low voltage and have a highly accurate positive temperature characteristic.
【０００２】[0002]
【従来の技術】従来の正の温度特性を持つ基準電流回路
（ＰＴＡＴ：ｐｒｏｐｏｒｔｉｏｎａｌ ｔｏ ａｂｓ
ｏｌｕｔｅ ｔｅｍｐｅｒａｔｕｒｅ）は、図１０に示
すように、カレンド・ミラー回路を構成する一方のトラ
ンジスタのエミッタに抵抗を挿入したワイドラー・カレ
ンド・ミラーを用いる回路（特開昭５９−１９１６２９
号公報）がある。2. Description of the Related Art A conventional reference current circuit (PTAT: proportional to abs) having a positive temperature characteristic.
As shown in FIG. 10, a circuit using a Widler calendar mirror in which a resistor is inserted in the emitter of one of the transistors forming the calendar mirror circuit (Japanese Patent Laid-Open No. 59-191629).
Issue gazette).
【０００３】図１０において、トランジスタＱ１はエミ
ッタ面積比が単位トランジスタのエミッタ面積の２倍と
なっているが、これにより、トランジスタＱ４に流れる
トランジスタＱ２，Ｑ３の２つのトランジスタのベース
電流と等しい電流値をトランジスタＱ５に流し込んで、
トランジスタＱ２，Ｑ３から構成されているカレント・
ミラーの回路のミラー比を等しくしているとともに、ト
ランジスタＱ２とＱ３のそれぞれのエミッタ・コレクタ
間電圧をほぼ等しく、ベース幅変調（アーリー電圧効
果）が現れないように機能している。In FIG. 10, the emitter area ratio of the transistor Q1 is twice as large as the emitter area of the unit transistor. As a result, a current value equal to the base current of the two transistors Q2 and Q3 flowing in the transistor Q4 is obtained. Pour into transistor Q5,
Current composed of transistors Q2 and Q3
The mirror ratio of the mirror circuit is made equal, and the emitter-collector voltages of the transistors Q2 and Q3 are made substantially equal to each other so that the base width modulation (Early voltage effect) does not appear.
【０００４】素子の整合性は良いものとし、ベース幅変
調を無視すると、トランジスタのベース電圧とコレクタ
電流の関係は、指数則より、If the matching of the elements is good and the base width modulation is ignored, the relationship between the base voltage of the transistor and the collector current is
【０００５】[0005]
【数１】 [Equation 1]
【０００６】ここで、ＶT は熱電圧（常温で約２６ｍ
Ｖ）であり、ＶT ＝ｋＴ／ｑと表される。ただし、ｋは
ボルツマン定数、Ｔは絶対温度、ｑは単位電子電荷であ
る。またＩS はトランジスタの飽和電流、Ｋi は単位ト
ランジスタに対するエミッタ面積比である。Here, V T is a thermal voltage (about 26 m at room temperature)
V) and is expressed as V T = kT / q. Here, k is the Boltzmann constant, T is the absolute temperature, and q is the unit electronic charge. I S is the saturation current of the transistor, and K i is the emitter area ratio for the unit transistor.
【０００７】トランジスタＱ５のエミッタ面積比はＫ倍
にしているから、 ΔＶBE＝ＶBE4 −ＶBE5 ＝ＶT ｌｎ（Ｋ）＝Ｒ1 Ｉ1 （２） ここでは、簡単のために、ｎｐｎトランジスタの電流増
幅率αFnは１としてある。Since the emitter area ratio of the transistor Q5 is set to K times, ΔV BE = V BE4 -V BE5 = V T ln (K) = R 1 I 1 (2) Here, for simplicity, the npn transistor is used. The current amplification factor α Fn of is set to 1.
【０００８】（２）式より、From equation (2),
【０００９】[0009]
【数２】 [Equation 2]
【００１０】良く知られているように、熱電圧ＶT の温
度特性は＋３，３３３ｐｐｍ／℃であるから、抵抗Ｒの
温度特性が＋３，３３３ｐｐｍ／℃以下であれば、Ｉ1
の温度特性は正となり、温度に比例する電流が得られ
る。＋３，３３３ｐｐｍ／℃以下の温度特性の抵抗は、
通常の半導体プロセスにおいては、容易に得られる値で
ある。従って、正の温度特性を持つ基準電流回路（ＰＴ
ＡＴ）が得られる。As is well known, since the temperature characteristic of the thermal voltage V T is +3,333 ppm / ° C, if the temperature characteristic of the resistor R is +3,333 ppm / ° C or less, then I 1
The temperature characteristic of is positive and a current proportional to temperature is obtained. The resistance of the temperature characteristic of + 3,333ppm / ℃ or less is
It is a value that can be easily obtained in a normal semiconductor process. Therefore, the reference current circuit (PT
AT) is obtained.
【００１１】この他のＰＴＡＴ回路は、ＩＥＥＥ Ｊｏ
ｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃ
ｕｉｔｓ，ＶＯＬ．ＳＣ−２２，ＮＯ．６，ｐｐ．１１
３９−１１４３，Ｄｅｃ．１９８７に詳しいが、いずれ
も、ワイドラー・カレント・ミラーを基本構成要素に持
つ。Another PTAT circuit is an IEEE Jo
internal of Solid-State Circ
units, VOL. SC-22, NO. 6, pp. 11
39-1143, Dec. Although detailed in 1987, each has a Widlar current mirror as a basic component.
【００１２】また、図１１に示すカレント・ミラー回路
は特公昭４６−１６４６３号公報に示された回路であ
り、カレント・ミラー回路としての特徴が顕著に現れる
ように、抵抗Ｒ1 以外は零に設定してある。このカレン
ト・ミラー回路を、ワイドカラー・カレント・ミラー回
路と区別するために、ナガタ・カレント・ミラー回路と
呼ぶ。Further, the current mirror circuit shown in FIG. 11 is the circuit disclosed in Japanese Patent Publication No. 46-16463, and the resistors other than the resistor R 1 are set to zero so that the characteristics of the current mirror circuit are conspicuous. It is set. This current mirror circuit is called a Nagata current mirror circuit in order to distinguish it from a wide color current mirror circuit.
【００１３】図１１において、In FIG. 11,
【００１４】[0014]
【数３】 [Equation 3]
【００１５】また、 ΔＶBE＝ＶBE1 −ＶBE2 ＝Ｒ1 Ｉ1 （６） （４）式から（６）式を解くと、ΔV BE = V BE1 −V BE2 = R 1 I 1 (6) Solving equation (6) from equation (4) gives
【００１６】[0016]
【数４】 [Equation 4]
【００１７】と求まる。ナガタ・カレント・ミラーの特
性図を図１２に示す。基準電流Ｉ1 に対して、ミラー電
流Ｉ2 はピーク特性を持つ。It is obtained as follows. The characteristic diagram of the Nagata current mirror is shown in FIG. The mirror current I 2 has a peak characteristic with respect to the reference current I 1 .
【００１８】[0018]
【発明が解決しようとする課題】このように、基準電流
回路では、低電圧動作が可能であるが、基準電圧回路へ
の変更あるいは基準電圧回路との供用化は回路規模を比
較的小さいままで行うのは難しい。As described above, the reference current circuit can be operated at a low voltage, but the change to the reference voltage circuit or the operation with the reference voltage circuit can keep the circuit scale relatively small. Hard to do.
【００１９】[0019]
【課題を解決するための手段】本発明の基準電流回路
は、ベースとコレクタが第一の抵抗を介して接続された
単位エミッタ面積を持つ第一のトランジスタと、この第
一のトランジスタのコレクタとベースが接続されたＫ
（Ｋは正数）倍のエミッタ面積を持つ第二のトランジス
タがいずれもエミッタ接地されて構成される定電流回路
において、単位エミッタ面積を持つエミッタ接地された
第三のトランジスタは、そのベースが前記第二のトラン
ジスタのコレクタに接続され、前記第一および第二のト
ランジスタを等しい電流で駆動するカレント・ミラー回
路を構成するダイオード接続されたトランジスタ回路を
駆動している。The reference current circuit of the present invention comprises a first transistor having a unit emitter area whose base and collector are connected through a first resistor, and a collector of the first transistor. K with the base connected
(K is a positive number) In a constant current circuit in which all the second transistors having emitter areas are grounded, the third grounded transistor having a unit emitter area has the base described above. A diode-connected transistor circuit, which is connected to the collector of the second transistor and constitutes a current mirror circuit that drives the first and second transistors with an equal current, is driven.
【００２０】また、本発明の基準電流回路および基準電
圧回路は、ベースとコレクタが第一の抵抗を介して接続
された単位エミッタ面積を持つ第一のトランジスタと、
この第一のトランジスタのコレクタとベースが接続され
たＫ（Ｋは正数）倍のエミッタ面積を持つ第二のトラン
ジスタがいずれもエミッタ接地されて構成される定電流
回路において、単位エミッタ面積を持つエミッタ接地さ
れた第三のトランジスタは、そのベースが前記第二のト
ランジスタのコレクタに接続され、抵抗を介し前記第一
および第二のトランジスタを等しい電流で駆動するカレ
ント・ミラー回路を構成するダイオード接続されたトラ
ンジスタ回路を駆動しているか、あるいは、互いのベー
スが共通接続された単位エミッタ面積を持つ第一のトラ
ンジスタと、エミッタ抵抗を持つＫ（Ｋは正数）倍のエ
ミッタ面積を持つ第二のトランジスタと、ダイオード接
続された第三のトランジスタと、前記第一および第二の
トランジスタを自己バイアスするダイオード接続された
第四のトランジスタおよび第五のトランジスタからなる
カレントミラー回路と、前記第五のトランジスタのコレ
クタとベースが共通接続された第六のトランジスタとを
備え、この第六のトランジスタのコレクタが抵抗を介し
て前記第三のトランジスタを駆動している。Further, the reference current circuit and the reference voltage circuit of the present invention include a first transistor having a unit emitter area whose base and collector are connected through a first resistor,
In a constant current circuit in which the collector and base of the first transistor are connected to each other and the second transistor having an emitter area that is K times (K is a positive number) times is grounded, the constant current circuit has a unit emitter area. A third transistor having a grounded emitter has a base connected to the collector of the second transistor, and a diode connection forming a current mirror circuit that drives the first and second transistors with an equal current through a resistor. A transistor having a unit emitter area whose bases are commonly connected to each other and a second transistor having an emitter resistance K times (where K is a positive number) times. Transistor, a diode-connected third transistor, and the first and second transistors. A current mirror circuit comprising a biased diode-connected fourth transistor and a fifth transistor, and a sixth transistor in which the collector and base of the fifth transistor are commonly connected are provided. The collector drives the third transistor via a resistor.
【００２１】[0021]
【実施例】次に本発明について図面を参照して説明す
る。The present invention will be described below with reference to the drawings.
【００２２】図１に、本発明の第１の実施例の基準電流
回路の回路図を示す。FIG. 1 shows a circuit diagram of a reference current circuit according to the first embodiment of the present invention.
【００２３】この回路は、ベースとコレクタが第一の抵
抗Ｒ１を介して接続された単位エミッタ面積を持つ第一
のトランジスタＱ１と、このトランジスタＱ１のコレク
タとベースが接続されたＫ（Ｋは正数）倍のエミッタ面
積を持つ第二のトランジスタＱ２がいずれもエミッタ接
地されて定電流回路を構成しており、単位エミッタ面積
を持つエミッタ接地された第三のトランジスタＱ３は、
ベースがトランジスタＱ２のコレクタと接続され、トラ
ンジスタＱ１，Ｑ２をいずれも等しい電流で駆動するカ
レント・ミラー回路を構成するダイオード接続されたト
ランジスタＱ４〜Ｑ６を駆動している。This circuit includes a first transistor Q1 having a unit emitter area whose base and collector are connected through a first resistor R1 and K (K is positive) in which the collector and base of this transistor Q1 are connected. The second transistor Q2 having an emitter area that is several times as large as that of the second embodiment is grounded to form a constant current circuit, and the third transistor Q3 having a unit emitter area that is grounded to the emitter is
The base is connected to the collector of the transistor Q2 and drives diode-connected transistors Q4 to Q6 that form a current mirror circuit that drives the transistors Q1 and Q2 with the same current.
【００２４】図１中のトランジスタＱ１とＱ２の関係は
従来の技術の説明で図１１に示した回路と同じである。
図１においては、トランジスタＱ１とＱ２は等しい電流
で駆動されているから、従来の技術の説明の（７）式に
おいて、Ｉ1 ＝Ｉ2 とおけば良い。この時に、The relationship between the transistors Q1 and Q2 in FIG. 1 is the same as that of the circuit shown in FIG. 11 in the description of the prior art.
In FIG. 1, since the transistors Q1 and Q2 are driven by the same current, it is sufficient to set I 1 = I 2 in the equation (7) in the description of the conventional technique. At this time,
【００２５】[0025]
【数５】 [Equation 5]
【００２６】と求まり、温度に比例する電流が得られ
る。Then, a current proportional to the temperature is obtained.
【００２７】すなわち、図１は、正の温度特性を持つ基
準電流回路（ＰＴＡＴ）となっている。ここで、トラン
ジスタＱ１とＱ３に流れる電流は等しいから、トランジ
スタＱ１とＱ３のベース−エミッタ間電圧は等しくな
る。したがって、カレント・ミラー回路の出力トランジ
スタＱ４とＱ５のコレクタ電圧は等しくなり、精度の良
い電流ミラー比が得られる。また、この電流値はトラン
ジスタＱ３とＱ６により制御されているから、電源電圧
ＶＣＣが変化しても、同様に、トランジスタＱ１とＱ２
のコレクタ電圧は一定に保たれ、トランジスタＱ１とＱ
２およびトランジスタＱ４とＱ５のそれぞれのアーリー
電圧による変動は現れないことになる。That is, FIG. 1 shows a reference current circuit (PTAT) having a positive temperature characteristic. Here, since the currents flowing through the transistors Q1 and Q3 are equal, the base-emitter voltages of the transistors Q1 and Q3 are equal. Therefore, the collector voltages of the output transistors Q4 and Q5 of the current mirror circuit become equal, and an accurate current mirror ratio can be obtained. Further, since this current value is controlled by the transistors Q3 and Q6, even if the power supply voltage VCC changes, the transistors Q1 and Q2 similarly.
Collector voltage is kept constant and transistors Q1 and Q
2 and the variations due to the Early voltages of the transistors Q4 and Q5 do not appear.
【００２８】また、抵抗Ｒ１での電圧降下は、（８）式
より、From the equation (8), the voltage drop across the resistor R1 is
【００２９】[0029]
【数６】 [Equation 6]
【００３０】と求まる。Is obtained.
【００３１】ここで、Ｋ＝ｅとおくと、（９）式から、 Ｉ1 Ｒ1 ＝ＶT （１０） と求まる。この時に、（７）式より、Ｉ2 はピーク値を
とり、ピーク電流値はＲ1 ／ＶT となる。すなわち、ピ
ーク点では電流Ｉ1 の変化に対して電流Ｉ2 の変化は縮
小されるから、回路動作としては、安定点となってい
る。したがって、基準電流回路としても、電源電圧が変
動しても、出力電流の変化は抑えられる。Here, when K = e is set, I 1 R 1 = V T (10) is obtained from the equation (9). At this time, according to the equation (7), I 2 has a peak value and the peak current value is R 1 / V T. That is, at the peak point, the change in the current I 2 is reduced with respect to the change in the current I 1 , so that the circuit operation is a stable point. Therefore, even in the case of the reference current circuit, the change in the output current can be suppressed even if the power supply voltage changes.
【００３２】次に、図２は本発明の第２の実施例を示す
回路である。図１に示した基準電流回路の基準電流パス
に抵抗を挿入すれば、基準電圧回路として用いることが
できる。すなわち、トランジスタＱ１のコレクタと、ト
ランジスタＱ２のコレクタとは、いずれも等しい２つの
抵抗Ｒ２，Ｒ３が挿入されて等しい電流で駆動される。
図２に示す基準電圧回路の出力電圧ＶREF はNext, FIG. 2 is a circuit showing a second embodiment of the present invention. If a resistor is inserted in the reference current path of the reference current circuit shown in FIG. 1, it can be used as a reference voltage circuit. That is, the collector of the transistor Q1 and the collector of the transistor Q2 are driven with the same current by inserting the same two resistors R2 and R3.
The output voltage V REF of the reference voltage circuit shown in FIG.
【００３３】[0033]
【数７】 [Equation 7]
【００３４】ここで、上述したように、Ｉ1 は温度に比
例するから、デルタＢE （ΔＶBE）も温度に比例する。
一方、ＶBE1 は−２ｍＶ／℃程度の負の温度特性を持つ
から、（１１）式での値の重み付けによって、基準電圧
回路の出力電圧の温度特性は、正、負、あるいは零に設
定できる。Since I 1 is proportional to temperature as described above, Delta B E (ΔV BE ) is also proportional to temperature.
On the other hand, since V BE1 has a negative temperature characteristic of about −2 mV / ° C., the temperature characteristic of the output voltage of the reference voltage circuit can be set to positive, negative, or zero by weighting the value in the equation (11). .
【００３５】また、図２では、トランジスタＱ１とＱ３
に流れる電流は等しいから、トランジスタＱ１とＱ３の
ベース−エミッタ間電圧は等しくなる。同様に、トラン
ジスタＱ４とＱ５に流れる電流も等しいから、抵抗Ｒ２
とＲ３の値を等しくすれば、カレント・ミラー回路の出
力トランジスタＱ４とＱ５のコレクタ電圧も等しくな
り、精度の良い電流ミラー比が得られる。Further, in FIG. 2, the transistors Q1 and Q3 are
Since the currents flowing through the transistors are equal, the base-emitter voltages of the transistors Q1 and Q3 are equal. Similarly, since the currents flowing through the transistors Q4 and Q5 are equal, the resistor R2
When the values of R3 and R3 are made equal, the collector voltages of the output transistors Q4 and Q5 of the current mirror circuit are also made equal, and an accurate current mirror ratio can be obtained.
【００３６】また、この電流値はトランジスタＱ３とＱ
６により制御されているから、電源電圧ＶＣＣが変化し
ても、同様に、トランジスタＱ１とＱ２のコレクタ電圧
は一定に保たれ、トランジスタＱ１とＱ２およびトラン
ジスタＱ４とＱ５のそれぞれのアーリー電圧による変動
は現れないことになる。This current value is the same as that of transistors Q3 and Q3.
Even if the power supply voltage VCC changes, the collector voltages of the transistors Q1 and Q2 are kept constant, and the fluctuations due to the early voltages of the transistors Q1 and Q2 and the transistors Q4 and Q5 are also controlled because of the control by the control circuit 6. It will not appear.
【００３７】さらに、上述したように、抵抗Ｒ１での電
圧降下の値を熱電圧ＶT に設定すれば、トランジスタＱ
１とＱ２からなるナガタ・カレント・ミラーはピーク値
をとり、動作がより安定となる。Further, as described above, if the value of the voltage drop across the resistor R1 is set to the thermal voltage V T , the transistor Q
The Nagata current mirror composed of 1 and Q2 has a peak value, and the operation becomes more stable.
【００３８】次に、図３は本発明の第３の実施例である
基準電圧回路を示す回路図である。互いのベースが共通
接続された単位エミッタ面積を持つ第一のトランジスタ
Ｑ１と、エミッタ抵抗Ｒ１を持つＫ（Ｋは正数）倍のエ
ミッタ面積を持つ第二のトランジスタＱ２と、ダイオー
ド接続された第三のトランジスタＱ３と、トランジスタ
Ｑ１，Ｑ２を自己バイアスするダイオード接続された第
四のトランジスタＱ４と第五のトランジスタＱ５からな
るカレントミラー回路と、トランジスタＱ５のコレクタ
とベースが共通接続された第六のトランジスタＱ６とを
備え、トランジスタＱ６のコレクタが抵抗Ｒ２を介して
トランジスタＱ３を駆動して出力となる。すなわち、図
１０に示した基準電流回路の基準電流パスに抵抗を挿入
すれば基準電圧回路として用いることができる。図３に
示す基準電圧回路の出力電圧ＶREF はNext, FIG. 3 is a circuit diagram showing a reference voltage circuit according to a third embodiment of the present invention. A first transistor Q1 having a unit emitter area whose bases are commonly connected to each other, a second transistor Q2 having an emitter resistance R1 and having an emitter area that is K times (K is a positive number) times, and a diode-connected first transistor Q1. A third transistor Q3, a current mirror circuit consisting of a diode-connected fourth transistor Q4 and a fifth transistor Q5 that self-bias the transistors Q1 and Q2, and a sixth transistor Q5 in which the collector and base of the transistor Q5 are commonly connected. A transistor Q6 is provided, and the collector of the transistor Q6 drives the transistor Q3 via the resistor R2 to become an output. That is, if a resistor is inserted in the reference current path of the reference current circuit shown in FIG. 10, it can be used as a reference voltage circuit. The output voltage V REF of the reference voltage circuit shown in FIG.
【００３９】[0039]
【数８】 [Equation 8]
【００４０】と求まり、上述したように、Ｉ1 は温度に
比例するから、ΔＶBEも温度に比例する。一方、ＶBE1
は−２ｍＶ／℃程度の負の温度特性を持つから、（１
２）式での値の重み付けによって、基準電圧回路の出力
電圧の温度特性は、正、負、あるいは零に設定できる。As described above, since I 1 is proportional to temperature as described above, ΔV BE is also proportional to temperature. On the other hand, V BE1
Has a negative temperature characteristic of about −2 mV / ° C., (1
The temperature characteristic of the output voltage of the reference voltage circuit can be set to be positive, negative, or zero by weighting the value in the equation (2).
【００４１】上述したナガタ・カレント・ミラー回路は
ＣＭＯＳ化できる。特に、ナガタ・カレント・ミラー回
路はＰ型基板でもＮ型基板でも実現できるが、ワイドラ
ー・カレント・ミラー回路はＮ型基板では実現できる
が、Ｐ型基板ではバックゲートが最低電位（グランド）
に接地されるから、ソース抵抗の有無で同一サイズのＭ
ＯＳトランジスタでも特性が異なってくる。したがっ
て、基準電流回路や基準電圧回路をＰ型基板でＣＭＯＳ
化するのには注意を要する。現在ではＬＳＩはほとんど
の場合にＰ型基板が用いられており、Ｎ型基板は非常に
少なくなっている。The Nagata current mirror circuit described above can be formed into a CMOS. In particular, the Nagata current mirror circuit can be realized on either a P-type substrate or an N-type substrate, whereas the Widlar current mirror circuit can be realized on an N-type substrate, but the back gate of the P-type substrate has the lowest potential (ground).
Since it is grounded to M, the same size M
The characteristics of OS transistors also differ. Therefore, the reference current circuit and the reference voltage circuit are CMOS-typed on the P-type substrate.
It is necessary to be careful to change it. At present, P-type substrates are used in most of LSIs, and the number of N-type substrates is very small.
【００４２】素子の整合性は良いものとし、チャネル長
変調と基板効果を無視し、ＭＯＳトランジスタのドレイ
ン電流とゲートソース間電圧の関係は２乗則に従うもの
とすると、ＭＯＳトランジスタのドレイン電流は ＩDi＝Ｋi β（ＶGSi −ＶTH）2 （１３） ここで、βはトランスコンダクタンス・パラメータであ
り、β＝μ（Ｃｏｘ／２）（Ｗ／Ｌ）と表される。ただ
し、μはキャリアの実効モビリティ、Ｃｏｘは単位面積
当たりのゲート酸化膜容量、Ｗ，Ｌはそれぞれゲート
幅、ゲート長である。また、Ｋi は単位トランジスタに
対するゲートＷ／Ｌ比である。Assuming that the matching of the elements is good, the channel length modulation and the substrate effect are ignored, and the relation between the drain current of the MOS transistor and the gate-source voltage follows the square law, the drain current of the MOS transistor is I Di = K i β (V GSi −V TH ) 2 (13) where β is a transconductance parameter and is represented by β = μ (Cox / 2) (W / L). Here, μ is the effective mobility of carriers, Cox is the gate oxide film capacitance per unit area, and W and L are the gate width and gate length, respectively. K i is the gate W / L ratio for the unit transistor.
【００４３】図４にＭＯＳナガタ・カレント・ミラー回
路を示す。それぞれのドレイン電流は、 Ｉ1 ＝β（ＶGS1 −ＶTH）2 （１４） Ｉ2 ＝Ｋβ（ＶGS2 −ＶTH）2 （１５） ΔＶGS＝ＶGS1 −ＶGS2 ＝Ｒ1 Ｉ1 （１６） （１４）式から（１６）式を解くと、FIG. 4 shows a MOS Nagata current mirror circuit. The respective drain currents are I 1 = β (V GS1 −V TH ) 2 (14) I 2 = Kβ (V GS2 −V TH ) 2 (15) ΔV GS = V GS1 −V GS2 = R 1 I 1 ( 16) Solving equation (16) from equation (14) gives
【００４４】[0044]
【数９】 [Equation 9]
【００４５】（１７）式を微分して、ｄＩ2 ／ｄＩ1 ＝
０を与えるＩ1 は、Differentiating equation (17), dI 2 / dI 1 =
I 1 giving 0 is
【００４６】[0046]
【数１０】 [Equation 10]
【００４７】と求まるが、最初の値ではＩ2 ＝０となり
回路が起動していなく不適当である。したがって、Ｉ1
＝１／（４Ｒ1 2β）の場合にＩ2 は（１９）式に示され
るピーク値をとる。It is found that I 2 = 0 at the first value and the circuit is not activated, which is inappropriate. Therefore, I 1
In the case of = 1 / (4R 1 2 β), I 2 has the peak value shown in the equation (19).
【００４８】[0048]
【数１１】 [Equation 11]
【００４９】図５にＭＯＳナガタ・カレント・ミラー回
路の電流特性を示す。期待されるピーキング特性が現れ
ている。FIG. 5 shows the current characteristics of the MOS Nagata current mirror circuit. Expected peaking characteristics are shown.
【００５０】次に、図６は、本発明の第４の実施例を示
す基準電流回路であり、図１に示した基準電流回路にお
いてトランジスタをＭＯＳトランジスタに換えてある。
図６において、Ｉ1 ＝Ｉ2 であるから、（１７）式よ
り、Next, FIG. 6 shows a reference current circuit according to a fourth embodiment of the present invention. In the reference current circuit shown in FIG. 1, the transistors are replaced by MOS transistors.
Since I 1 = I 2 in FIG. 6, from equation (17),
【００５１】[0051]
【数１２】 [Equation 12]
【００５２】と求まる。Is obtained.
【００５３】ＭＯＳデバイスにおいては、モビリティμ
が温度特性を持つから、トランスコンダクタンス・パラ
メータβの温度依存性は次式で表される。In a MOS device, mobility μ
Has a temperature characteristic, the temperature dependence of the transconductance parameter β is expressed by the following equation.
【００５４】[0054]
【数１３】 [Equation 13]
【００５５】ただし、β0 は常温（３００Ｋ）でのβの
値である。However, β 0 is the value of β at room temperature (300K).
【００５６】したがって、（２０）式で示される基準電
流は温度の３／２乗に比例することがわかる。図７に１
／βの特性を示す。図７より、（２０）式に示される基
準電流は常温を中心温度とした通常の動作領域において
は、およそ温度に比例しているとみなせられる。以上の
回路解析により、図６に示す基準電流回路もＰＴＡＴと
みなせられる。Therefore, it can be seen that the reference current expressed by the equation (20) is proportional to the 3/2 power of the temperature. 1 in FIG.
The characteristic of / β is shown. From FIG. 7, it can be considered that the reference current shown in the equation (20) is approximately proportional to the temperature in the normal operating region where the room temperature is the center temperature. From the above circuit analysis, the reference current circuit shown in FIG. 6 can also be regarded as PTAT.
【００５７】すなわち、ＭＯＳトランジスタでもＰＴＡ
Ｔが実現できる。ここで、ＭＯＳトランジスタＭ１とＭ
３に流れる電流は等しいから、ＭＯＳトランジスタＭ１
とＭ３のベース−エミッタ間電圧は等しくなる。したが
って、カレント・ミラー回路の出力ＭＯＳトランジスタ
Ｍ４とＭ５のドレイン電圧は等しくなり、精度の良い電
流ミラー比が得られる。That is, even if the MOS transistor is a PTA
T can be realized. Here, the MOS transistors M1 and M
Since the currents flowing through 3 are equal, the MOS transistor M1
And M3 have the same base-emitter voltage. Therefore, the drain voltages of the output MOS transistors M4 and M5 of the current mirror circuit become equal, and an accurate current mirror ratio can be obtained.
【００５８】また、この電流値はＭＯＳトランジスタＭ
３とＭ６により制御されているから、電源電圧ＶＤＤが
変化しても、同様に、ＭＯＳトランジスタＭ１とＭ２の
ドレイン電圧は一定に保たれ、ＭＯＳトランジスタＭ１
とＭ２およびＭＯＳトランジスタＭ４とＭ５のそれぞれ
のチャネル幅変調による変動は現れないことになる。This current value is the MOS transistor M
Since it is controlled by 3 and M6, even if the power supply voltage VDD changes, the drain voltages of the MOS transistors M1 and M2 are likewise kept constant and the MOS transistor M1
And M2 and the variations of the MOS transistors M4 and M5 due to the channel width modulation do not appear.
【００５９】さらに、ＭＯＳトランジスタＭ１とＭ２の
ゲートＷ／Ｌ比の値を４に設定すれば、ＭＯＳトランジ
スタＭ１とＭ２からなるＭＯＳナガタ・カレント・ミラ
ーはピーク値をとり、動作がより安定となる。Further, if the value of the gate W / L ratio of the MOS transistors M1 and M2 is set to 4, the MOS Nagata current mirror composed of the MOS transistors M1 and M2 has a peak value and the operation becomes more stable. .
【００６０】次に、図８は本発明の第５の実施例を示す
基準電圧回路である。図６に示した基準電流回路の基準
電流パスに抵抗を挿入すれば、基準電圧回路として用い
ることができる。図８に示す基準電圧回路の出力電圧Ｖ
REF は、Next, FIG. 8 is a reference voltage circuit showing a fifth embodiment of the present invention. If a resistor is inserted in the reference current path of the reference current circuit shown in FIG. 6, it can be used as a reference voltage circuit. Output voltage V of the reference voltage circuit shown in FIG.
REF is
【００６１】[0061]
【数１４】 [Equation 14]
【００６２】（２３）式の第一項は上述した通り正の温
度特性を持つ。一方（２３）式の第二項のＶTHは低スレ
ッショルド電圧のプロセスでは、−２．３ｍＶ／℃の負
の温度依存性を持つ。したがって、（２３）式の重み付
けによって、基準電圧回路の出力電圧は、正、負、ある
いは零に設定できる。The first term of the equation (23) has a positive temperature characteristic as described above. On the other hand, V TH in the second term of the equation (23) has a negative temperature dependence of −2.3 mV / ° C. in the process of low threshold voltage. Therefore, the output voltage of the reference voltage circuit can be set to positive, negative, or zero by weighting the equation (23).
【００６３】また、図８では、ＭＯＳトランジスタＭ１
とＭ３に流れる電流は等しいから、ＭＯＳトランジスタ
Ｍ１とＭ３のゲート−ソース間電圧は等しくなる。同様
に、ＭＯＳトランジスタＭ４とＭ５に流れる電流も等し
いから、抵抗Ｒ２とＲ３の値を等しくすれば、カレント
・ミラー回路の出力ＭＯＳトランジスタＭ４とＭ５のコ
レクタ電圧も等しくなり、精度の良い電流ミラー比が得
られる。また、この電流値はＭＯＳトランジスタＭ３と
Ｍ６により制御されているから、電源電圧ＶＤＤが変化
しても、同様に、ＭＯＳトランジスタＭ１とＭ２のドレ
イン電圧は一定に保たれ、ＭＯＳトランジスタＭ１とＭ
２およびＭＯＳトランジスタＭ４とＭ５のそれぞれのチ
ャネル幅変調による変動は現れないことになる。Further, in FIG. 8, the MOS transistor M1
Since the currents flowing through M3 and M3 are equal, the gate-source voltages of the MOS transistors M1 and M3 are equal. Similarly, since the currents flowing through the MOS transistors M4 and M5 are equal, if the values of the resistors R2 and R3 are made equal, the collector voltages of the output MOS transistors M4 and M5 of the current mirror circuit become equal, and the accurate current mirror ratio is obtained. Is obtained. Since this current value is controlled by the MOS transistors M3 and M6, even if the power supply voltage VDD changes, the drain voltages of the MOS transistors M1 and M2 are also kept constant, and the MOS transistors M1 and M6 are similarly maintained.
2 and the variations due to the channel width modulation of the MOS transistors M4 and M5 do not appear.
【００６４】さらに、上述したように、ＭＯＳトランジ
スタＭ１とＭ２のゲートＷ／Ｌ比の値を４に設定すれ
ば、ＭＯＳトランジスタＭ１とＭ２からなるＭＯＳナガ
タ・カレント・ミラーはピーク値をとり、動作がより安
定となる。Further, as described above, if the value of the gate W / L ratio of the MOS transistors M1 and M2 is set to 4, the MOS Nagata current mirror composed of the MOS transistors M1 and M2 takes a peak value and operates. Becomes more stable.
【００６５】次に、図９は本発明の第６の実施例を示す
基準電流回路および基準電圧回路である。図９に示した
ＣＭＯＳ回路ではゲート電流が流れないから、図１０に
示した従来回路あるいは、図３の様に、ソース抵抗が挿
入されるＭＯＳトランジスタ以外は単位ＭＯＳトランジ
スタで構成でき、したがって、回路電流をバイポーラ回
路と比較して減らせる。Next, FIG. 9 shows a reference current circuit and a reference voltage circuit showing a sixth embodiment of the present invention. Since the gate current does not flow in the CMOS circuit shown in FIG. 9, it can be constituted by unit MOS transistors except the conventional circuit shown in FIG. 10 or the MOS transistor in which the source resistance is inserted as shown in FIG. The current can be reduced compared to a bipolar circuit.
【００６６】図９において、ＭＯＳトランジスタＭ１と
Ｍ２とＭ３に流れる電流は等しい。したがって、それぞ
れのＭＯＳトランジスタのドレイン電流は、 Ｉ1 ＝β（ＶGS1 −ＶTH）2 （２４） Ｉ2 ＝Ｋβ（ＶGS2 −ＶTH）2 （２５） Ｉ3 ＝β（ＶGS1 −ＶTH）2 （２６） ΔＶGS＝ＶGS1 −ＶGS2 ＝Ｒ1 Ｉ2 （２７） （２４）式から（２７）式を解くと、In FIG. 9, the currents flowing through the MOS transistors M1, M2 and M3 are equal. Therefore, the drain current of each MOS transistor is: I 1 = β (V GS1 −V TH ) 2 (24) I 2 = Kβ (V GS2 −V TH ) 2 (25) I 3 = β (V GS1 −V TH ) 2 (26) ΔV GS = V GS1 −V GS2 = R 1 I 2 (27) Solving equation (27) from equation (24) gives
【００６７】[0067]
【数１５】 [Equation 15]
【００６８】と求まり、（２１）式により、同様に、正
の温度特性を持つ基準電流が得られる。一方、基準電圧
回路としての出力電圧ＶREF は、Then, the reference current having a positive temperature characteristic is similarly obtained from the equation (21). On the other hand, the output voltage V REF as the reference voltage circuit is
【００６９】[0069]
【数１６】 [Equation 16]
【００７０】と求まり、（３０）式の第一項は上述した
通り正の温度特性を持ち、第二項のＶTHは低スレッショ
ルド電圧のプロセスでは、−２．３ｍＶ／℃の負の温度
依存性を持つから、同様に、（３０）式の重み付けによ
って、基準電圧回路の出力電圧は、正、負、あるいは零
に設定できる。なお、基準電流回路の場合には、抵抗Ｒ
２を省略できる。Thus, the first term of the equation (30) has the positive temperature characteristic as described above, and V TH of the second term is −2.3 mV / ° C. negative temperature dependence in the process of the low threshold voltage. Similarly, the output voltage of the reference voltage circuit can be set to be positive, negative, or zero by weighting the equation (30). In the case of the reference current circuit, the resistance R
2 can be omitted.
【００７１】[0071]
【発明の効果】以上説明したように、本発明の基準電流
回路および基準電圧回路は、アーリー電圧を打ち消し、
低電圧から動作し高精度の温度特性を持たせることがで
きる。As described above, the reference current circuit and the reference voltage circuit of the present invention cancel the early voltage,
It can operate from low voltage and have highly accurate temperature characteristics.
【図１】本発明の第１の実施例の基準電流回路の回路図
である。FIG. 1 is a circuit diagram of a reference current circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例の基準電圧回路の回路図
である。FIG. 2 is a circuit diagram of a reference voltage circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施例の基準電圧回路の回路図
である。FIG. 3 is a circuit diagram of a reference voltage circuit according to a third embodiment of the present invention.
【図４】ＭＯＳナガタ・カレント・ミラー回路の回路図
である。FIG. 4 is a circuit diagram of a MOS Nagata current mirror circuit.
【図５】ＭＯＳナガタ・カレント・ミラー回路の電流特
性図である。FIG. 5 is a current characteristic diagram of a MOS Nagata current mirror circuit.
【図６】本発明の第４の実施例の基準電流回路の回路図
である。FIG. 6 is a circuit diagram of a reference current circuit according to a fourth embodiment of the present invention.
【図７】本発明の第４の実施例の基準電流回路の温度依
存性を説明する特性図である。FIG. 7 is a characteristic diagram illustrating temperature dependence of the reference current circuit according to the fourth embodiment of the present invention.
【図８】本発明の第５の実施例の基準電圧回路の回路図
である。FIG. 8 is a circuit diagram of a reference voltage circuit according to a fifth embodiment of the present invention.
【図９】本発明の第６の実施例の基準電圧回路および基
準電流回路の回路図である。FIG. 9 is a circuit diagram of a reference voltage circuit and a reference current circuit according to a sixth embodiment of the present invention.
【図１０】基準電流回路の従来回路図である。FIG. 10 is a conventional circuit diagram of a reference current circuit.
【図１１】ナガタ・カレント・ミラー回路の回路図であ
る。FIG. 11 is a circuit diagram of a Nagata current mirror circuit.
【図１２】ナガタ・カレント・ミラー回路の電流特性図
である。FIG. 12 is a current characteristic diagram of the Nagata current mirror circuit.
Claims (7)
接続された単位エミッタ面積を持つ第一のトランジスタ
と、この第一のトランジスタのコレクタとベースが接続
されたＫ（Ｋは正数）倍のエミッタ面積を持つ第二のト
ランジスタがいずれもエミッタ接地されて構成される定
電流回路において、 単位エミッタ面積を持つエミッタ接地された第三のトラ
ンジスタは、そのベースが前記第二のトランジスタのコ
レクタに接続され、前記第一および第二のトランジスタ
をいずれも等しい電流で駆動するカレント・ミラー回路
を構成するダイオード接続されたトランジスタ回路を駆
動することを特徴とする基準電流回路。1. A first transistor having a unit emitter area in which a base and a collector are connected via a first resistor, and K in which the collector and the base of the first transistor are connected (K is a positive number). In a constant current circuit in which all the second transistors with double emitter area are grounded, the third transistor with unit emitter area has a base whose collector is the collector of the second transistor. And a diode-connected transistor circuit, which is connected to, and which constitutes a current mirror circuit that drives both the first and second transistors with equal currents.
電圧であることを特徴とする請求項１記載の基準電流回
路。2. The reference current circuit of claim 1, wherein the voltage drop across the first resistor is approximately a thermal voltage.
前記第二のトランジスタのコレクタとはいずれも等しい
２つの抵抗が挿入されて等しい電流で駆動されることを
特徴とする請求項１又は２記載の基準電圧回路。3. The collector of the first transistor,
The reference voltage circuit according to claim 1 or 2, wherein two resistors, which are equal to each other, are inserted into the collectors of the second transistors and are driven with equal currents.
ッタ面積を持つ第一のトランジスタと、エミッタ抵抗を
持つＫ（Ｋは正数）倍のエミッタ面積を持つ第二のトラ
ンジスタと、ダイオード接続された第三のトランジスタ
と、前記第一および第二のトランジスタを自己バイアス
するダイオード接続された第四のトランジスタおよび第
五のトランジスタからなるカレンミラー回路と、前記第
五のトランジスタのコレクタとベースが共通接続された
第六のトランジスタとを備え、この第六のトランジスタ
のコレクタが抵抗を介して前記第三のトランジスタを駆
動して出力を得ることを特徴とする基準電圧回路。4. A first transistor having a unit emitter area whose bases are commonly connected to each other, a second transistor having an emitter resistance of K times (K is a positive number) times, and a diode connection. A third transistor, a Karen-Miller circuit composed of a diode-connected fourth transistor and a fifth transistor that self-bias the first and second transistors, and a collector and a base of the fifth transistor in common. A connected sixth transistor, the collector of the sixth transistor driving the third transistor through a resistor to obtain an output.
タに換えたことを特徴とする請求項１又は３記載の基準
電流回路および基準電圧回路。5. The reference current circuit and the reference voltage circuit according to claim 1, wherein all the transistors are replaced with MOS transistors.
ゲート長比と第二のＭＯＳトランジスタのゲート幅／ゲ
ート長比が１：４であることを特徴とする請求項５記載
の基準電流回路および基準電圧回路。6. The gate width of the first MOS transistor /
6. The reference current circuit and the reference voltage circuit according to claim 5, wherein the gate length ratio and the gate width / gate length ratio of the second MOS transistor are 1: 4.
タに換えたことを特徴とする請求項４記載の基準電圧回
路および基準電流回路。7. The reference voltage circuit and the reference current circuit according to claim 4, wherein all the transistors are replaced with MOS transistors.
Priority Applications (5)
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- 1993-12-28 JP JP33660493A patent/JP2734964B2/en not_active Expired - Lifetime
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