JPH07194109A

JPH07194109A - 電源回路

Info

Publication number: JPH07194109A
Application number: JP5337505A
Authority: JP
Inventors: Takahiro Nishihara; 孝広西原; Tetsuo Omori; 哲男大森; Toshiaki Fujie; 利章藤江; Toshihiko Mizukami; 俊彦水上; Koji Saga; 晃治嵯峨
Original assignee: Hitachi Computer Electronics Co Ltd; Hitachi Ltd
Current assignee: Hitachi Computer Electronics Co Ltd; Hitachi Ltd
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-07-28

Abstract

(57)【要約】【目的】負荷率に対応してゲートドライブ電圧、ＭＯ
Ｓ−ＦＥＴのゲート入力容量を変化させ、直流電源の負
荷率が低いときの変換効率を向上させ、スタンバイ時の
省エネルギー化、継続使用の長時間化が可能な電源回路
を提供する。【構成】ＭＯＳ−ＦＥＴを１個使用してスイッチング
素子として動作するパルス幅変調方式の電源回路であっ
て、高周波変換回路１０１、整流平滑回路１０２、整流
回路１０３、出力電圧第１安定化制御回路１０４、出力
電圧第２安定化制御回路１０５、出力電流制限回路１０
６の構成に、出力電流制限回路１０６の出力信号に基づ
いて電圧を１／２倍化する電圧１／２逓倍回路１０７が
付加されている。この出力電流制限回路１０６におい
て、ＭＯＳ−ＦＥＴ６のドレイン端子に流れる電流があ
る値を下回る場合に、電圧１／２逓倍回路１０７が動作
してＭＯＳ−ＦＥＴ６のドライブ電圧が基本電圧の１／
２倍に低下される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子機器に安定なる直
流電圧を供給する定電圧電源の電源回路技術に関し、特
バッテリーを電源として使用する小型電子機器、および
スタンバイ状態動作時の消費電力を低く抑えるように設
計された小型電子計算機などの電源に有用な電源回路に
適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、電源の小型化を図るため、動
作周波数を高くして磁性部品およびフィルターを小型化
することは良く用いる手法である。このため、スイッチ
ング素子にＭＯＳ−ＦＥＴを使用したスイッチング方式
の直流安定化電源が良く用いられる。また、電源装置の
省電力化を図るためには、電源における損失を低下させ
ること、つまり負荷率に拘らずに変換効率を向上させる
ことが必須である。

【０００３】このようなＭＯＳ−ＦＥＴを、スイッチン
グ素子とした場合の直流電源の損失は、入力整流部、高
周波変換部、出力整流部、制御部の各部での損失に大別
できる。これらの損失のうち、入力整流部、高周波変換
部、出力整流部における損失は出力電力の正の関数とな
る。つまり、出力電力が大きい場合には、損失は大とな
り、逆に出力電力が小さい場合には損失は小となる関係
にある。

【０００４】また、最後の制御部における損失は、出力
電力にはほぼ無関係に一定の損失が発生する。これの意
味するところは、出力電流が減少すると変換効率が大き
く低下することを意味する。特に、小型電子計算機など
においてスタンバイ時に消費する電力を低減できない、
無駄なエネルギーを消費し続けるということになる。こ
れは、ハンディコンピュータなどのバッテリーで動作さ
せている装置では大きな問題である。

【０００５】ここで、制御部における損失を細分する
と、安定化制御回路における損失と、ＭＯＳ−ＦＥＴの
ゲートドライブ回路の損失とに分けることができる。安
定化制御回路における損失は、動作周波数とほとんど因
果関係はないが、ゲートドライブ損失は、ＭＯＳ−ＦＥ
Ｔのゲート−ソース間の静電容量が大きい、入力抵抗は
高いという特徴があるため、動作周波数に比例して増加
する。そのため、高周波化における省電力化という要求
に対して大きな問題である。

【０００６】式（１）にＭＯＳ−ＦＥＴのドライブ損失
を示す。

【０００７】Ｐｄ＝Ｃｉｓｓ×Ｖｇｓ²×ｆ（Ｗ）・・・・・・式（１）ここで、Ｃｉｓｓ：ＭＯＳ−ＦＥＴのゲート入力容
量Ｖｇｓ：ゲート−ソース間電圧ｆ：動作周波数である。

【０００８】式（１）においても明らかなように、ドラ
イブ損失は、ゲート入力容量と動作周波数に比例し、ゲ
ート−ソース間電圧の２乗に比例することがわかる。

【０００９】ところで、スイッチング電源に使用される
ＭＯＳ−ＦＥＴのゲート入力容量は、１０Ａ定格の素子
で１２７０ｐＦ、２０Ａ定格の素子で２４６０ｐＦもあ
る。また、ゲート入力容量は見かけ上ドレイン−ソース
電圧の関数であり、ドレイン−ソース電圧が低下して行
くと著しく増加するという性質がある。これは帰還容量
Ｃｒｓｓによるためである。

【００１０】今、試算として２０Ａ定格の素子（Ｃｉｓ
ｓ＝２４６０ｐＦ）を使用し、動作周波数を１ＭＨｚと
し、ゲート−ソース間電圧（Ｖｇｓ＝１５Ｖ）とした場
合のドライブ損失を計算すると、Ｐｄ＝0.５６Ｗとな
る。これは、純粋なＭＯＳ−ＦＥＴのゲート容量による
損失のみを計算したが、この他にドライブトランジスタ
における損失、ダンピング抵抗における損失などを包含
すると、ドライブ回路全体での損失は１Ｗ以上となる。

【００１１】たとえば、出力電力を定格近くの値で使用
している場合には、比率的には小さい値であるが、負荷
率が低下して行くと大きなウェイトを占めてくる。この
出力電力５０Ｗの直流電源の損失は、効率８０％として
計算すると、直流電源内部での損失は１2.５Ｗである。
これは、全損失に占めるゲート−ドライブ損失の８％、
同一電源で負荷率を１／２の２５Ｗとすると、全損失の
約１６％をゲート−ドライブ損失が占めることになる。
試算では、動作周波数を１ＭＨｚとしたが今後益々高周
波化の方向にあり、現在以上に小型化のネックとなるこ
とは明らかである。

【００１２】ここで、図１０において、現在良く用いら
れているプライマリー制御方式のスイッチング電源につ
いて説明する。このスイッチング電源は、高周波変換回
路１０１、整流平滑回路１０２、整流回路１０３、出力
電圧第１安定化制御回路１０４、出力電圧第２安定化制
御回路１０５、出力電流制限回路１０６などから構成さ
れている。

【００１３】高周波変換回路１０１は、直流電源１の両
端に接続され、抵抗２、コンデンサ３、高周波変圧器
４、ダイオード５、ＭＯＳ−ＦＥＴ６、電流検出用の抵
抗７、パルストランス８、抵抗９から構成され、抵抗
２、コンデンサ３およびダイオード５は高周波変圧器４
の１次巻線４ａの励磁電流のリセット用となっている。

【００１４】整流平滑回路１０２は、高周波変圧器４の
２次巻線４ｂの両端に接続され、ダイオード１０、リア
クトル１１、コンデンサ１２、ダイオード１３から構成
され、その出力は出力電圧第１安定化制御回路１０４に
供給されている。

【００１５】整流回路１０３は、高周波変圧器４の３次
巻線４ｃの両端に接続され、整流用のダイオード１４、
フィルター用のコンデンサ１５と、さらに制御用のトラ
ンジスタ１６、コンデンサ１７、抵抗１８、定電圧ダイ
オード１９から構成され、このプラス側には抵抗２０が
接続されている。

【００１６】出力電圧第１安定化制御回路１０４は、整
流平滑回路１０２の出力端に接続され、分圧用の抵抗２
１，２２、制御用素子２３、フォトカプラ２４の発光ダ
イオード２４ａ、電流抑制用の抵抗２５およびコンデン
サ２６から構成され、この出力は出力端子２７，２８を
通して負荷の電子回路２９に供給されるようになってい
る。

【００１７】出力電圧第２安定化制御回路１０５は、出
力電圧第１安定化制御回路１０４のフォトカプラ２４の
トランジスタ２４ｂ、抵抗３０〜３２、定電圧ダイオー
ド３３、誤差増幅器３４から構成され、この出力は電圧
・パルス幅変換回路３５、さらにトランジスタ３６，３
７で構成されるパルス増幅回路で電力増幅されて、コン
デンサ３８、パルストランス８を経由してＭＯＳ−ＦＥ
Ｔ６のゲート−ソース間に印加される。

【００１８】出力電流制限回路１０６は、高周波変換回
路１０１の電流検出用の抵抗７の両端に接続され、ダイ
オード３９、コンデンサ４０と、さらに抵抗４１〜４
３、定電圧ダイオード４４、抵抗４５、誤差増幅器４６
から構成され、その出力は前述の出力電圧第２安定化制
御回路１０５の出力に接続されている。

【００１９】以上のように構成される電源回路におい
て、ＭＯＳ−ＦＥＴ６のドレイン電流がｉ₁、ｉ₂の場
合には、図１１に示すように、それぞれ(a) ドレイン−
ソース間電圧Ｖｄｓ、(b) ドレイン電流Ｉｄ、(c) ゲー
ト−ソース電圧Ｖｇｓ、(d) ドライブ損失のような時間
に対する特性波形が得られる。

【００２０】なお、このようなパルス幅デューティ制御
方式による定電圧電源の回路技術としては、たとえばＣ
Ｑ出版株式会社、１９９３年２月１０日発行、「改訂ス
イッチング・レギュレータ設計ノウハウ」などに詳述さ
れている。

【００２１】

【発明が解決しようとする課題】ところで、前記のよう
な技術において、電源回路の定格出力電流比、すなわち
負荷率に対する変換効率をグラフ化してみると図１２の
ようになり、従来例による電源回路では、出力電流比が
５０％以下になると効率が急激に低下することが明白で
ある。

【００２２】また、図１３は、スイッチング素子として
使用するパワーＭＯＳ−ＦＥＴのゲート−ソース間電圧
と、ＭＯＳ−ＦＥＴのドレイン電流との関係（ＭＯＳ−
ＦＥＴの伝達特性）を示したグラフであり、このグラフ
によると、ドレイン電流がＩｄ₂と大きい場合には、Ｖ
ｇｓはＶｇｓ₂の電圧だけ必要であるが、ドレイン電流
がＩｄ₁と小さい場合には、ＶｇｓはＶｇｓ₁と小さい
電圧値でよいことが判る。

【００２３】前記のような従来技術においては、負荷率
の低下に伴いゲートドライブ損失の占める割合が増加
し、効率の低下が著しいという問題があり、これは出力
電力の低下に伴い顕著になり、特にバッテリーを電源と
するハンディコンピュータでは大きな問題となってい
る。

【００２４】そこで、本発明の目的は、この問題を解決
するために、ＭＯＳ−ＦＥＴのドレイン電流は直流電源
の出力電力にほぼ比例するとともに、ゲートのドライブ
電圧はＭＯＳ−ＦＥＴのドレイン電流に比例し、出力電
流が小さい場合にはむやみに過大なゲートのドライブ電
圧を必要としないという特性を利用して、(1).負荷率に
対応してゲートドライブ電圧を変化させる、(2).負荷率
に対応してＭＯＳ−ＦＥＴのゲート入力容量を変化させ
る、という手法を用いることにより、直流電源の効率向
上を図ることができる電源回路を提供することにある。

【００２５】

【課題を解決するための手段】本発明における電源回路
は、ＭＯＳ−ＦＥＴを１個もしくは複数個使用してスイ
ッチング素子として動作するパルス幅変調方式の電源で
あって、負荷に供給する出力電流またはこの出力電流に
関連する電流を監視する監視回路と、この監視回路によ
る電流値と規定値との関係を判別する判別回路と、この
判別回路の出力結果の信号に基づいて電圧を１／ｎ倍化
する１／ｎ倍化回路とを備えるものである。

【００２６】また、本発明の電源回路は、ＭＯＳ−ＦＥ
Ｔのドレイン電流を監視する監視回路と、この監視回路
による電流値を電圧値に変換する変換回路とを備え、Ｍ
ＯＳ−ＦＥＴのドレイン電流が上昇すると電圧値も上昇
し、逆にＭＯＳ−ＦＥＴのドレイン電流が減少すると電
圧値も減少するように構成するものである。

【００２７】さらに、本発明の電源回路は、ＭＯＳ−Ｆ
ＥＴを複数個並列接続して使用する場合に、負荷に供給
する出力電流またはこの出力電流に比例する電流を監視
する監視回路と、この監視回路による電流値が規定値の
上か下かの判別を行う判別回路と、この判別回路の出力
結果の信号に基づいて並列接続されたＭＯＳ−ＦＥＴの
ゲートを接続もしくは開離させる接続・開離回路とを備
えるものである。

【００２８】

【作用】前記した電源回路によれば、電流の監視回路、
規定値に対する判別回路および電圧の１／ｎ倍化回路が
備えられることにより、電流値が規定値と所定の関係に
ある場合に、１／ｎ倍化回路を動作させてＭＯＳ−ＦＥ
Ｔのドライブパルスの電圧レベルを低下させることがで
きる。

【００２９】これにより、負荷に対する出力電流、また
はこの出力電流に比例する電流の値が規定値より下回っ
た場合、たとえばスタンバイ状態のような電源回路の出
力電流の減少時に、ＭＯＳ−ＦＥＴのドライブ回路に印
加する電圧を基本電圧の１／ｎ倍にしてドライブ回路の
損失を低下させることができる。

【００３０】また、上記第２の発明の電源回路によれ
ば、ドレイン電流の監視回路および電圧値への変換回路
が備えられることにより、監視回路によるＭＯＳ−ＦＥ
Ｔのドレイン電流が上昇すると、変換回路による電圧値
も上昇し、逆にＭＯＳ−ＦＥＴのドレイン電流が減少す
ると電圧値も減少するように構成し、この電圧値に基づ
いてＭＯＳ−ＦＥＴのドライブパルスの電圧レベルを連
続的に変化させることができる。

【００３１】これにより、ＭＯＳ−ＦＥＴのドライブ電
圧を連続的に変化させて制御し、たとえばスタンバイ状
態のような電源回路の出力電流の減少時に、ＭＯＳ−Ｆ
ＥＴのドライブ回路に印加する電圧を変化させてドライ
ブ回路の損失を連続的に低下させることができる。

【００３２】さらに、上記第３の発明の電源回路によれ
ば、電流の監視回路、規定値に対する判別回路およびゲ
ートの接続・開離回路が備えられることにより、監視回
路により監視された負荷に対する出力電流、またはこの
出力電流に比例する電流の値が、判別回路による判別結
果において規定値より下になった場合に、並列接続され
たＭＯＳ−ＦＥＴのゲートを段階的に切り放すことがで
きる。

【００３３】これにより、負荷に対する出力電流、また
はこの出力電流に比例する電流の値に対応させてＭＯＳ
−ＦＥＴの入力容量を段階的に制御し、たとえばスタン
バイ状態のような電源回路の出力電流の減少時に、ドラ
イブ回路の損失を段階的に制御してドライブ回路の損失
を段階的に低下させることができる。

【００３４】この結果、特にハンディコンピュータなど
に使用される電源装置の変換効率を負荷率が低いときに
向上させ、スタンバイ時の省エネルギー化を図り、バッ
テリーなどのソース電源の継続使用の長時間化を図るこ
とができる。

【００３５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００３６】（実施例１）図１は本発明の実施例１であ
る電源回路を示す回路図、図２は本実施例の電源回路に
おける電圧１／２逓倍回路の一例を示す回路図、図３は
電圧１／２逓倍回路のスイッチ駆動回路の一例を示す回
路図、図４は電源回路における各部の動作を説明する波
形図、図５は本実施例における負荷率に対する効率特性
を示す特性図、図６は電圧１／２逓倍回路のスイッチ動
作を示すタイミング図である。

【００３７】まず、図１により本実施例の電源回路の構
成を説明する。

【００３８】本実施例の電源回路は、たとえばバッテリ
ーを電源として使用する小型電子機器、またはスタンバ
イ状態動作時の消費電力を低く抑えるように設計された
小型電子計算機などの電源に適用され、ＭＯＳ−ＦＥＴ
を１個使用してスイッチング素子として動作するパルス
幅変調方式の電源回路とされ、高周波変換回路１０１、
整流平滑回路１０２、整流回路１０３、出力電圧第１安
定化制御回路１０４、出力電圧第２安定化制御回路１０
５、出力電流制限回路（監視回路、判別回路）１０６か
らなる従来の構成に加えて、出力電流制限回路１０６の
出力信号に基づいて電圧を１／２倍化する電圧１／２逓
倍回路（１／ｎ倍化回路）１０７が付加された構成とな
っている。なお、図１において、従来の図１０の回路例
と同一部品は同一の符号で示してある。

【００３９】高周波変換回路１０１は、直流電源１の両
端に接続され、抵抗２、コンデンサ３、高周波変圧器
４、ダイオード５、スイッチング用のＭＯＳ−ＦＥＴ
６、電流検出用の抵抗７、パルストランス８および抵抗
９から構成され、抵抗２、コンデンサ３およびダイオー
ド５は高周波変圧器４の１次巻線４ａの励磁電流のリセ
ット用となっている。

【００４０】この高周波変換回路１０１において、直流
電源１のプラス側は高周波変圧器４の１次巻線４ａを通
してＭＯＳ−ＦＥＴ６のドレイン端子に接続され、ソー
ス端子は電流検出用の抵抗７を通して直流電源１のマイ
ナス側に接続されている。

【００４１】整流平滑回路１０２は、高周波変圧器４の
２次巻線４ｂの両端に接続され、ダイオード１０、リア
クトル１１およびコンデンサ１２の直列接続と、２次巻
線４ｂとダイオード１０との間に互いのカソード端子が
接続されるダイオード１３とから構成され、その出力は
出力電圧第１安定化制御回路１０４に供給されている。

【００４２】整流回路１０３は、高周波変圧器４の３次
巻線４ｃの両端に接続され、整流用のダイオード１４、
フィルター用のコンデンサ１５と、このコンデンサ１５
の両端に接続される制御用のトランジスタ１６、コンデ
ンサ１７と、トランジスタ１６のベース端子にコンデン
サ１５より抵抗１８を通してカソード端子が接続される
定電圧ダイオード１９とから構成され、この整流回路１
０３のプラス側には、一端が直流電源１のプラス側に接
続される抵抗２０の他端が接続されている。

【００４３】この定電圧ダイオード１９と制御用のトラ
ンジスタ１６との動作により、直流電源１の電圧が変化
してもコンデンサ１７の電圧は一定となり、通常この電
圧は、制御用素子の動作電圧およびスイッチング用のＭ
ＯＳ−ＦＥＴ６のゲートドライブ電圧として約１５Ｖに
設定されている。

【００４４】出力電圧第１安定化制御回路１０４は、整
流平滑回路１０２の出力端に接続され、分圧用の抵抗２
１，２２、制御用素子２３、フォトカプラ２４の発光ダ
イオード２４ａと、電流抑制用の抵抗２５およびコンデ
ンサ２６より構成され、この安定化された出力電圧は、
出力端子２７，２８を通して電子回路（負荷）２９に供
給されるようになっている。

【００４５】出力電圧第２安定化制御回路１０５は、出
力電圧第１安定化制御回路１０４のフォトカプラ２４の
トランジスタ２４ｂと、抵抗３０〜３２、定電圧ダイオ
ード３３、誤差増幅器３４で構成され、この出力は電圧
・パルス幅変換回路３５に加えられ、さらにその出力
は、トランジスタ３６，３７で構成されるパルス増幅回
路で電力増幅されて、コンデンサ３８、パルストランス
８、抵抗９を経由してＭＯＳ−ＦＥＴ６のゲート−ソー
ス間に印加されている。

【００４６】出力電流制限回路１０６は、高周波変換回
路１０１の電流検出用の抵抗７の両端に接続され、ダイ
オード３９、コンデンサ４０が直列接続され、このコン
デンサ４０の両端に接続される抵抗４１〜４３、定電圧
ダイオード４４、抵抗４５、誤差増幅器４６から構成さ
れ、その出力は出力電圧第２安定化制御回路１０５の出
力に接続されている。

【００４７】この出力電流制限回路１０６において、電
子回路２９に供給する出力電流に関連、たとえば比例す
る電流は、電流検出用の抵抗７の両端に接続されたダイ
オード３９およびコンデンサ４０による監視回路により
監視され、さらにこの監視回路による電流値が、抵抗４
１〜４３、定電圧ダイオード４４、抵抗４５および誤差
増幅器４６による判別回路により規定値と所定の関係、
たとえば規定値の上か下かが判別されるようになってい
る。

【００４８】電圧１／２逓倍回路１０７は、整流回路１
０３の両端に接続され、図２のような一般的なスイッチ
ドキャパシタ回路４７と、図３のようなスイッチドライ
ブ回路４８とから構成され、特に電子回路２９に供給す
る出力電流に比例する電流の値が規定値より下になった
場合に、ＭＯＳ−ＦＥＴ６のドライブパルスの電圧レベ
ルを低下させる機能を備え、この出力はパルス電力増幅
回路のバイアス用としてトランジスタ３６のコレクタ端
子に供給されている。

【００４９】スイッチドキャパシタ回路４７は、図２に
示すように、６個のスイッチ（Ｓ１）４９₁〜（Ｓ６）
４９₆とコンデンサ５０〜５２とから構成され、このス
イッチＳ１〜Ｓ６はスイッチドライブ回路４８によりオ
ン／オフされる。なお、図２における各接続点の信号の
符号Ｐ，Ｑ，Ｒ，Ｓは図１に付加した符号と合致してい
る。

【００５０】スイッチドライブ回路４８は、図３に示す
ように、スイッチＳ１〜Ｓ６に対応するドライブ素子
（ＤＲ１）５３₁〜（ＤＲ６）５３₆、ＭＯＳ−ＦＥＴ
６のドレイン電流の変換電圧Ｂと、抵抗５４と定電圧ダ
イオード５５による定電圧が入力される比較増幅器５
６、フリップフロップ動作する２個のＮＡＮＤゲート５
７，５８、プルアップ用の抵抗５９，６０および発信器
６１から構成されている。

【００５１】なお、以上のように構成される回路は、た
とえば基板上に組み立てられたり、あるいはハイブリッ
ドまたはモノリシックの集積回路でチップ化された形状
で構成されるようになっている。

【００５２】次に、本実施例の動作について、始めに電
源回路の各部の動作を定常時の場合について説明する。

【００５３】ここでは、出力端子２７，２８間の出力電
圧を５Ｖ、整流回路１０３の出力電圧を１５Ｖとして説
明する。この出力端子２７，２８間の出力電圧は、電子
回路２９の要求する電圧、たとえば＋１２Ｖ，−１２
Ｖ，＋3.３Ｖなどでも良いが、整流回路１０３の出力電
圧の１５Ｖは、現在使用できるＭＯＳ−ＦＥＴ６のゲー
ト−ソース間電圧としては妥当な値である。ただし、こ
こでの電圧は、パルストランス８の巻数比を、通常良く
使用される１：１としたときの値であって、巻数比が異
なれば当然異なった値となることはいうまでもない。

【００５４】たとえば、出力端子２７，２８間の出力電
圧が５Ｖより低下すると、出力端子２７，２８間に接続
された分圧用の抵抗２１，２２の中点の電圧も低下す
る。ここで、制御用素子２３に、良く知られているＴＩ
社製ＴＬ４３１と言う素子を使用すれば、この電圧は2.
５Ｖに設定されている。この設定電圧より低下すると、
制御用素子２３は遮断方向に移行するため、フォトカプ
ラ２４の発光ダイオード２４ａに流れる電流も低下す
る。

【００５５】そして、このフォトカプラ２４の発光ダイ
オード２４ａに流れる電流が低下すると、フォトカプラ
２４のトランジスタ２４ｂに伝達するエネルギーが低下
し、トランジスタ２４ｂは遮断方向に移行するため、誤
差増幅器３４の正入力端子の電圧が負入力端子の電圧よ
りも上昇する。これにより、誤差増幅器３４の出力電圧
は上昇する。

【００５６】さらに、電圧・パルス幅変換回路３５を、
誤差増幅器３４の出力電圧が上昇するとパルス幅が増加
し、逆に出力電圧が低下するとパルス幅が減少するよう
に構成しておくと、前記動作モードでは、パルス幅が減
少したパルスがトランジスタ３６，３７で構成するドラ
イブ回路に加えられる。

【００５７】そして、トランジスタ３６はＮＰＮトラン
ジスタ、トランジスタ３７はＰＮＰトランジスタで構成
し、互いのベース端子およびエミッタ端子を接続してお
くと、ドライブ回路を構成するトランジスタ３６，３７
のエミッタ電圧がベース電圧の変化に伴って同様に変化
し、パルストランス８の２次巻線にも同様の波形が発生
する。

【００５８】このパルス電圧を、ＭＯＳ−ＦＥＴ６のゲ
ート端子に印加すると、ＭＯＳ−ＦＥＴ６はパルス電圧
波形に対応してオン／オフを行う。このＭＯＳ−ＦＥＴ
６がオン、つまり導通すると直流電源１のプラス側より
高周波変圧器４の１次巻線４ａ、ＭＯＳ−ＦＥＴ６のド
レイン−ソース間、抵抗７を通して直流電源１のマイナ
ス側へと電流が流れる。

【００５９】一方、ＭＯＳ−ＦＥＴ６がオフ、つまり遮
断方向に動作すると、高周波変圧器４に蓄えられた磁気
エネルギーは、ダイオード５を通してコンデンサ３の電
圧エネルギーに変化する。このとき、抵抗７の両端に発
生する電圧はダイオード３９で整流され、コンデンサ４
０に蓄積されて直流電圧となる。

【００６０】そして、出力電流が増大してコンデンサ４
０の両端電圧が増加し、この電圧を抵抗４１，４２で分
圧した電圧が定電圧ダイオード４４の電圧よりプラス側
に増大すると、誤差増幅器４６の出力電圧は低下し、電
圧・パルス幅変換回路３５の出力パルス幅は減少方向に
変化して出力が制限されるために、結局、出力電圧は低
下する。

【００６１】以上の定常動作において、スイッチング素
子であるＭＯＳ−ＦＥＴ６の各部の波形は図４のように
なり、ＭＯＳ−ＦＥＴ６のドレイン電流がｉ₁（Ａ）、
ｉ₂（Ｂ）の場合に、それぞれ(a) ドレイン−ソース間
電圧Ｖｄｓ、(b) ドレイン電流Ｉｄ、(c) ゲート−ソー
ス電圧Ｖｇｓ、(d) ドライブ損失のような時間に対する
特性波形となる。

【００６２】これにより、従来回路では、図１１のよう
に出力電流（ＭＯＳ−ＦＥＴ６のドレイン電流と等価）
が減少しても、ゲート−ソース間電圧は一定のためにド
ライブ損失は変化しなかったが、本実施例においては、
図４のようにゲート−ソース間電圧をｖ₂まで低減すれ
ば、ドライブ損失も低減できることがわかる。

【００６３】すなわち、ＭＯＳ−ＦＥＴ６のドレイン電
流の値に対し、従来例（図１１）ではゲート−ソース間
電圧がｖ₁＝ｖ₂のため、ドライブ損失が同一である
が、本実施例（図４）では、ｖ₁＞ｖ₂となるためにド
ライブ損失が小さくなる。これを、従来例と本実施例に
おける負荷率と効率の特性をグラフ化したものが図５で
あり、曲線Ａは従来例における負荷率と効率の特性、曲
線Ｂは本実施例１における負荷率と効率の特性、さらに
曲線Ｃは後述する実施例２，３における負荷率と効率の
特性をそれぞれ示している。

【００６４】従って、本実施例１を使用することによ
り、図５に示すように出力電流の低下時における効率を
改善でき、これは特にスタンバイ時などにおける省エネ
ルギー化に効果がある。

【００６５】続いて、本実施例の特徴となる電圧１／２
逓倍回路１０７の動作を図２および図３により詳細に説
明する。

【００６６】始めに、電圧１／２逓倍回路１０７の出力
電圧が、入力電圧と同一となる場合を説明する。図２に
おいて、出力電圧Ｖ₂は信号Ｒ−Ｓ間の電圧であり、入
力電圧Ｖ₁は信号Ｐ−Ｑ間の電圧である。

【００６７】まず、ＭＯＳ−ＦＥＴ６のドレイン端子に
流れる電流を電圧に変換し、この変換された電圧Ｂを比
較増幅器５６の負入力端子に加える。一方、比較増幅器
５６の正入力端子には、抵抗５４と定電圧ダイオード５
５で作成された定電圧を加える。

【００６８】この場合に、定電圧ダイオード５５の電圧
よりも電圧Ｂが大きいときは、比較増幅器５６の出力電
圧はＬＯＷレベルとなる。このようにＬＯＷの場合は、
ドライブ素子ＤＲ６が動作し、２個のＮＡＮＤゲート５
７，５８で構成されたフリップフロップの動作により、
ドライブ素子ＤＲ１，ＤＲ３は動作するが、ドライブ素
子ＤＲ２，ＤＲ４，ＤＲ５は不動作となる。

【００６９】よって、それぞれのスイッチＳ１〜Ｓ６
は、図６（Ｂ）に示すようにオン／オフし、電圧１／２
逓倍回路１０７の出力電圧Ｖ₂は入力電圧Ｖ₁と同一と
なり、従って比較増幅器５６の出力電圧がＬＯＷレベル
の場合は１／１倍の出力電圧が得られる。

【００７０】逆に、定電圧ダイオード５５の電圧よりも
電圧Ｂが小さいときは、比較増幅器５６の出力電圧はＨ
ＩＧＨレベルとなる。この場合、ＮＡＮＤゲート５７，
５８で構成するフリップフロップの出力は、ＮＡＮＤゲ
ート５７側の出力がＬＯＷ、ＮＡＮＤゲート５８側の出
力がＨＩＧＨとなるが、入力側に接続されている発信器
６１の周期でそれぞれオン／オフする。

【００７１】これをタイムチャートで示すと図６（Ａ）
のようになり、このようにスイッチＳ１〜Ｓ６が発信器
６１の周期でオン／オフ動作すると、出力電圧Ｖ₂は入
力電圧Ｖ₁の１／２倍となり、従って比較増幅器５６の
出力電圧がＨＩＧＨレベルの場合は１／２倍の出力電圧
を得ることができる。

【００７２】これにより、ＭＯＳ−ＦＥＴ６のドレイン
端子に流れる電流がある値を越える場合には、スイッチ
ドライブ回路４８に印加される電圧は基本の電圧がその
ままの値となり、ある値を下回る場合には、スイッチド
ライブ回路４８に印加される電圧を基本の電圧の１／２
倍とすることができる。

【００７３】従って、本実施例の電源回路によれば、高
周波変換回路１０１、整流平滑回路１０２、整流回路１
０３、出力電圧第１安定化制御回路１０４、出力電圧第
２安定化制御回路１０５、出力電流制限回路１０６によ
る従来の構成に、出力電流制限回路１０６の出力信号に
基づいて電圧を１／２倍化する電圧１／２逓倍回路１０
７が付加されることにより、ＭＯＳ−ＦＥＴ６のドレイ
ン電流は電源回路の出力電流とほぼ等価であるので、出
力電流が低下するとスイッチング素子であるＭＯＳ−Ｆ
ＥＴ６のドライブ損失も低下することになり、これによ
って出力電流の減少時におけるドライブ回路の損失を低
下させ、電源装置の効率を向上させることができる。

【００７４】また、この電源回路において、発信器６１
は別途設置する必要はなく、電源回路ユニット内に保有
する発信回路パルスを使用することでも良く、またスイ
ッチドキャパシタ回路４７は、集積回路などに集積する
ことによって小さく、かつ安価に構成することができ
る。

【００７５】さらに、本実施例においては、スイッチＳ
１〜Ｓ６と一般的に呼称したが、具体的にはフォトモス
リレーなどの素子で構成が可能である。

【００７６】また、１／ｎ倍化回路として電圧１／２逓
倍回路１０７を説明したが、同様に１／３逓倍回路、１
／４逓倍回路も同様な回路で構成でき、さらに本実施例
では、効率を低下させることなく、電圧を１／ｎ逓倍す
る手段としてスイッチドキャパシタ回路４７で構成した
が、これに代わる手法であっても良いことはいうまでも
ない。

【００７７】（実施例２）図７は本発明の実施例２であ
る電源回路を示す回路図である。

【００７８】本実施例の電源回路は、実施例１と同様に
ＭＯＳ−ＦＥＴを１個使用してスイッチング素子として
動作するパルス幅変調方式の電源回路とされ、図７に示
すように高周波変換回路１０１、整流平滑回路１０２、
整流回路１０３、出力電圧第１安定化制御回路１０４、
出力電圧第２安定化制御回路１０５などから構成され、
実施例１との相違点は、ＭＯＳ−ＦＥＴ６のドレイン電
流を監視する監視回路１０８と、この監視回路１０８に
よる電流値を電圧値に変換する変換回路１０９とを備え
ている点である。なお、図７において、実施例１の回路
と同一部品は同一の符号で示してある。

【００７９】すなわち、本実施例においては、監視回路
１０８によるＭＯＳ−ＦＥＴ６のドレイン電流が上昇さ
れると、変換回路１０９による電圧値も上昇され、逆に
ＭＯＳ−ＦＥＴ６のドレイン電流が減少されると電圧値
も減少されるように構成され、電圧値に基づいてＭＯＳ
−ＦＥＴ６のドライブパルスの電圧レベルが連続的に変
化されるようになっている。

【００８０】詳細には、図７に示すように、監視回路１
０８としての電流変成器６２は、直流電源１のプラス側
より高周波変圧器４の１次巻線４ａ、ＭＯＳ−ＦＥＴ６
のドレイン−ソース間を経由して電流変成器６２の１次
巻線６２ａに接続され、そして直流電源１のマイナス側
に接続されている。

【００８１】また、電流変成器６２の２次巻線６２ｂ
は、抵抗６３、ダイオード６４およびコンデンサ６５に
よる変換回路１０９に接続され、２次巻線６２ｂに発生
する電流が抵抗６３により電圧に変換され、この電圧が
ダイオード６４およびコンデンサ６５により整流して平
滑される。

【００８２】さらに、抵抗６６は、ＭＯＳ−ＦＥＴ６の
ドレイン端子に流れる電流が非常に小さいときに、トラ
ンジスタ３６へのバイアス電圧がゼロとなってドライブ
不能となることを防止するために接続されている。

【００８３】次に、本実施例の作用について説明する。
なお、一般的な回路動作は、実施例１と同等のため、異
なる部位のみを説明するものとする。

【００８４】まず、ＭＯＳ−ＦＥＴ６がパルス動作を行
うと、電流変成器６２の１次巻線６２ａには負荷電流に
対応したパルス電流が流れる。この電流により、電流変
成器６２の２次巻線６２ｂには電流変成器６２の巻数比
に対応した電流が流れる。

【００８５】この電流変成器６２の１次電流と２次電流
は、等アンペアターンの法則より、Ｎ₁×Ｉ₁＝Ｎ₂×Ｉ₂ ・・・・・・・式（２）Ｎ₁：１次側巻数Ｎ₂：２次側巻数Ｉ₁：１次巻線の電流Ｉ₂：２次巻線の電流の関係式が成立する。

【００８６】そして、２次巻線６２ｂに発生する電流を
抵抗６３により電圧に変換し、この電圧をダイオード６
４およびコンデンサ６５により整流、平滑して過電流検
出用の検知電圧にするとともに、ドライブ回路のバイア
ス電圧としてトランジスタ３６のコレクタに印加する。

【００８７】ここで、たとえば電源回路の最大電流供給
時には、コンデンサ６５の両端電圧を１５Ｖ、最小出力
電流時の電圧を約５Ｖに設定しておけば、ドライブ損失
における最大時と最小時の損失比は１／９となる。

【００８８】また、コンデンサ６５の両端電圧は出力電
流に比例するので、出力電流の減少とともにドライブ回
路のバイアス電圧も減少し、結局、ドライブ回路の損失
も連続的に減少する。また、コンデンサ６５の両端電圧
は、式（２）に示されるように巻数比により簡単に設定
が可能である。

【００８９】従って、本実施例の電源回路によれば、高
周波変換回路１０１、整流平滑回路１０２、整流回路１
０３、出力電圧第１安定化制御回路１０４、出力電圧第
２安定化制御回路１０５の他に、監視回路１０８および
変換回路１０９が備えられることにより、出力電流の減
少に比例させてドライブ回路のバイアス電圧を減少させ
ることができるので、ドライブ回路の損失を連続的に減
少させ、実施例１と同様に電源装置の効率の向上を図る
ことができる。

【００９０】なお、本実施例２においては、実施例１の
図５に示す曲線Ｃの負荷率と効率の特性グラフのよう
に、実施例１の曲線Ｂに比べてさらに出力電流の低下時
における効率を連続的に改善することができる。

【００９１】（実施例３）図８は本発明の実施例３であ
る電源回路を示す回路図、図９は本実施例の電源回路に
おけるＭＯＳ−ＦＥＴの接続・開離回路の一例を示す回
路図である。

【００９２】本実施例の電源回路は、ＭＯＳ−ＦＥＴを
複数個並列接続して使用し、スイッチング素子として動
作するパルス幅変調方式の電源回路とされ、図８に示す
ように高周波変換回路１０１、整流平滑回路１０２、整
流回路１０３、出力電圧第１安定化制御回路１０４、出
力電圧第２安定化制御回路１０５、出力電流制限回路
（監視回路、判別回路）１０６などから構成され、実施
例１および２との相違点は、電流の監視機能および規定
値に対する判別機能の他に、出力電流制限回路１０６の
出力結果の信号に基づいて並列接続されたＭＯＳ−ＦＥ
Ｔのゲートを接続もしくは開離させる接続・開離回路１
１０を備えている点である。

【００９３】すなわち、本実施例においては、特に出力
電流制限回路１０６の監視機能による負荷に供給する出
力電流に比例する電流の値が、判定機能による判定結果
が規定値より下になった場合に、並列接続されたＭＯＳ
−ＦＥＴのゲートが接続・開離回路１１０により段階的
に切り離されるようになっている。

【００９４】詳細には、図９に示すように、スイッチ
（Ｓ１）６７₁〜（Ｓ８）６７₈と、このスイッチＳ１
〜Ｓ８に対応するドライブ素子（ＤＲ１）６８₁〜（Ｄ
Ｒ８）６８₈、ＭＯＳ−ＦＥＴ６９₁〜６９₈および抵
抗７０₁〜７０₈と、４ｂｉｔのＡ／Ｄコンバータ７１
と、８ｂｉｔのデコーダ７２およびダイオードマトリッ
クス回路７３から構成されている。

【００９５】これらのスイッチＳ１〜Ｓ８は、それぞれ
ドライブ素子ＤＲ１〜ＤＲ８に対応し、それぞれのスイ
ッチＳ１〜Ｓ８は一端が全て同一端子に接続され、他端
がそれぞれＭＯＳ−ＦＥＴ６９₁〜６９₈のゲート端子
に抵抗７０₁〜７０₈を通して接続されている。たとえ
ば、スイッチＳ１は、抵抗７０₁を通してＭＯＳ−ＦＥ
Ｔ６９₁に、スイッチＳ２は、抵抗７０₂を通してＭＯ
Ｓ−ＦＥＴ６９₂に接続され、以下同様に８個のＭＯＳ
−ＦＥＴ６９₁〜６９₈が並列に接続されている。

【００９６】次に、本実施例の作用について説明する。
なお、一般的な回路動作は、実施例１の図１と同等のた
め、異なる部位のみを説明するものとする。

【００９７】まず、ＭＯＳ−ＦＥＴ６９₁〜６９₈のド
レイン端子を流れる電流を電圧に変換した信号電圧をｄ
とし、この電圧ｄをＡ／Ｄコンバータ７１に入力する。
このＡ／Ｄコンバータ７１では、入力電圧ｄの値に対応
してディジタル信号に変換する。

【００９８】そして、この２進化信号をデコーダ７２に
入力し、出力信号をダイオードマトリックス回路７３で
集積してそれぞれのドライブ素子ＤＲ１〜ＤＲ８をドラ
イブするように構成する。たとえば、ｂｉｔ０がＬＯＷ
の場合にはドライブ素子ＤＲ１が動作、ｂｉｔ１がＬＯ
Ｗの場合にはドライブ素子ＤＲ２が動作し、以下ドライ
ブ素子ＤＲ３〜ＤＲ８についても同じように構成する。

【００９９】ここで、信号電圧ｄが予想された電圧値の
上限の場合には、ドライブ素子ＤＲ１〜ＤＲ８の全てが
動作し、これに連動するスイッチＳ１〜Ｓ８の全てが閉
じて、信号ｂのゲートドライブ信号はＭＯＳ−ＦＥＴ６
９₁〜６９₈に供給されて全てのＭＯＳ−ＦＥＴ６９₁
〜６９₈が動作する。

【０１００】この状態におけるゲート損失は、Ｐｇ＝８×Ｃｇｓ×Ｖｇｓ²×ｆ・・・・・式（３）となる。

【０１０１】逆に、信号電圧ｄが予想された電圧値の下
限の場合には、ドライブ素子ＤＲ１のみが動作するよう
にＡ／Ｄコンバータ７１、デコーダ７２、ダイオードマ
トリックス回路７３を構成しておけばスイッチＳ１のみ
がクローズとなり、ＭＯＳ−ＦＥＴ６９₁のみに信号が
加えられ、他のＭＯＳ−ＦＥＴ６９₂〜６９₈にはゲー
ト信号が入力されないために不動作となる。

【０１０２】この状態におけるゲート損失は、Ｐｇ＝１×Ｃｇｓ×Ｖｇｓ²×ｆ・・・・・式（４）となり、全てのＭＯＳ−ＦＥＴ６９₂〜６９₈が動作す
る場合の１／８となる。

【０１０３】同様に、電圧値に応じて動作させるドライ
ブ素子ＤＲ１〜ＤＲ８を選択し、これに連動させてスイ
ッチＳ１〜Ｓ８を閉じることにより、ＭＯＳ−ＦＥＴ６
９₁〜６９₈に供給するゲートドライブ信号を制御し、
ＭＯＳ−ＦＥＴ６９₁〜６９₈の入力容量を段階的に減
少させることができる。

【０１０４】従って、本実施例の電源回路によれば、高
周波変換回路１０１、整流平滑回路１０２、整流回路１
０３、出力電圧第１安定化制御回路１０４、出力電圧第
２安定化制御回路１０５、出力電流制限回路１０６の他
に、接続・開離回路１１０が備えられることにより、出
力電流に対応させてＭＯＳ−ＦＥＴ６９₁〜６９₈の入
力容量を制御して減少させることができるので、ドライ
ブ回路の損失を段階的に減少させ、実施例１と同様に電
源装置の効率の向上を図ることができる。

【０１０５】なお、本実施例において、接続・開離回路
１１０の回路構成の形状は、たとえば基板上に組み立て
られたものと、またハイブリッドまたはモノリシックの
集積回路でチップ化したものとで差異を付けるものでは
ない。

【０１０６】また、本実施例では、それぞれの素子を８
個使用したが、この数より少なくても多くても構わず、
さらにモノリシックＩＣ化することにより、６４個、２
５６個なども簡単に構成することができる。

【０１０７】本発明は前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更可能である
ことはいうまでもない。

【０１０８】たとえば、前記実施例の電源回路において
は、いずれも直流電源１による直流電圧を印加する場合
について説明したが、本発明は前記実施例に限定される
ものではなく、交流電源からの交流電圧を整流し、ろ波
回路を設置して生成した直流電圧を印加する場合などに
ついても広く適用可能である。

【０１０９】また、前記実施例では、プライマリー制御
方式としたが、たとえば制御回路用電源を別途用意する
方式や、２次側制御方式であっても構わず、さらにそれ
ぞれの回路、およびそれぞれの一部もしくは一部を組み
合わせて構成することにより、広い出力電力範囲に渡っ
て効率を高めることも可能である。

【０１１０】たとえば、ＭＯＳ−ＦＥＴを複数個並列接
続して動作させる場合に、ＭＯＳ−ＦＥＴのドレイン電
流を監視する回路と、この電流値が規定値の上か下かの
判別を行う回路と、この判別回路の出力結果の信号に基
づいて並列接続されてなるＭＯＳ−ＦＥＴのゲートを接
続もしくは開離させる回路を備えて、並列接続されるＭ
ＯＳ−ＦＥＴのゲートを段階的に切り放すように構成す
ることができる。

【０１１１】また、ＭＯＳ−ＦＥＴのドレイン電流を監
視する回路と、この電流値が規定値の上か下かの判別を
行う回路と、この判別回路の出力結果の信号に基づいて
電圧を１／ｎ倍化する回路とを備えて、１／ｎ倍化によ
りＭＯＳ−ＦＥＴのドライブ電圧を低下させるように構
成することも可能である。

【０１１２】さらに、ＭＯＳ−ＦＥＴのドレイン電流を
監視する回路と、この電流値を電圧値に変換する回路
と、電圧値に基づいて並列接続されるＭＯＳ−ＦＥＴの
ゲートを接続もしくは開離させる回路を備え、ＭＯＳ−
ＦＥＴのドレイン電流が上昇すると並列個数を多くし、
減少すると並列個数を減少させるように構成して、電圧
値に基づいてＭＯＳ−ＦＥＴの並列個数をきめ細かく、
ほぼ連続的に制御させるように構成することも可能であ
る。

【０１１３】また、実施例１および２においては、ＭＯ
Ｓ−ＦＥＴ６を１個使用したパルス幅変調方式の電源回
路としたが、複数個のＭＯＳ−ＦＥＴによるスイッチン
グ素子を使用した回路構成とすることも可能である。

【０１１４】さらに、実施例１および３の監視回路とし
ては、負荷の出力電流に比例する電流を監視する場合の
他に、負荷に供給する出力電流そのものを監視する場合
についても適用可能である。

【０１１５】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるバッテリーを電源
として使用する小型電子機器、スタンバイ状態動作時の
消費電力を低く抑えるように設計された小型電子計算機
などの電源に用いられる電源回路に適用した場合につい
て説明したが、これに限定されるものではなく、他の電
源、もしくは電子機器、システムなどについても広く適
用可能である。

【０１１６】たとえば、ＭＯＳ−ＦＥＴを複数個使用し
てスイッチング素子として動作する電力変換装置などに
おいて、出力電流もしくは負荷率を監視する回路と、こ
の値がどのレベルにあるかを判断する回路と、信号にて
制御できる電源とを備え、出力電流もしくは負荷率の値
によって制御電源の電圧を変化させるように構成する電
力変換装置もしくは電力変換システムなどにも適用する
ことができる。

【０１１７】

【発明の効果】

(1).本発明によれば、電源回路の出力電流の減少時にＭ
ＯＳ−ＦＥＴのドライブ回路に印加する電圧を基本電圧
の１／ｎ倍にすることができるので、ドライブ回路の損
失を低減することが可能となる。

【０１１８】(2).また本発明によれば、ＭＯＳ−ＦＥＴ
のドレイン電流が上昇すると電圧値も上昇し、逆にＭＯ
Ｓ−ＦＥＴのドレイン電流が減少すると電圧値も減少す
るように構成することにより、ＭＯＳ−ＦＥＴのドライ
ブ電圧を連続的に変化させて制御することができるの
で、ドライブ回路の損失を連続的に低減することが可能
となる。

【０１１９】(3).さらに本発明によれば、負荷に供給す
る出力電流またはこの出力電流に比例する電流を監視
し、この監視の結果に基づいて並列接続されたＭＯＳ−
ＦＥＴのゲートを接続もしくは開離させる接続・開離回
路を備えることにより、負荷に対する出力電流、または
この出力電流に比例する電流の値に対応させてＭＯＳ−
ＦＥＴの入力容量を段階的に制御することができるの
で、ドライブ回路の損失を段階的に低減させることが可
能となる。

【０１２０】(4).前記(1) 〜(3) により、特にバッテリ
ーを電源として使用する小型電子機器、およびスタンバ
イ状態動作時の消費電力を低く抑えるように設計された
小型電子計算機などの電源に用い、電源の変換効率を負
荷率が低い出力電流低下時に向上させ、スタンバイ時の
省エネルギー化と、ソース電源の継続使用の長時間化と
が可能とされる電源回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例１である電源回路を示す回路図
である。

【図２】実施例１の電源回路における電圧１／２逓倍回
路の一例を示す回路図である。

【図３】実施例１において、電圧１／２逓倍回路のスイ
ッチ駆動回路の一例を示す回路図である。

【図４】実施例１の電源回路における各部の動作を説明
する波形図である。

【図５】実施例１において、負荷率に対する効率特性を
示す特性図である。

【図６】実施例１において、電圧１／２逓倍回路のスイ
ッチ動作を示すタイミング図である。

【図７】本発明の実施例２である電源回路を示す回路図
である。

【図８】本発明の実施例３である電源回路を示す回路図
である。

【図９】実施例３の電源回路におけるＭＯＳ−ＦＥＴの
接続・開離回路の一例を示す回路図である。

【図１０】従来技術の一例である電源回路を示す回路図
である。

【図１１】従来技術の一例である電源回路における各部
の動作を説明する波形図である。

【図１２】従来技術の一例である電源回路における負荷
率に対する効率特性を示す特性図である。

【図１３】従来技術の一例である電源回路において、Ｍ
ＯＳ−ＦＥＴの伝達特性を示す特性図である。

【符号の説明】

１・・直流電源，６・・ＭＯＳ−ＦＥＴ，２９・・電子
回路（負荷），３５・・電圧・パルス幅変換回路，１０
１・・高周波変換回路，１０２・・整流平滑回路，１０
３・・整流回路，１０４・・出力電圧第１安定化制御回
路，１０５・・出力電圧第２安定化制御回路，１０６・
・出力電流制限回路（監視回路、判別回路），１０７・
・電圧１／２逓倍回路（１／ｎ倍化回路），１０８・・
監視回路，１０９・・変換回路，１１０・・接続・開離
回路

フロントページの続き (72)発明者大森哲男神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者藤江利章神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者水上俊彦神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内 (72)発明者嵯峨晃治神奈川県秦野市堀山下１番地株式会社日立コンピュータエレクトロニクス内

Claims

【特許請求の範囲】

【請求項１】ＭＯＳ−ＦＥＴを１個もしくは複数個使
用してスイッチング素子として動作するパルス幅変調方
式の電源であって、負荷に供給する出力電流または該出
力電流に関連する電流を監視する監視回路と、該監視回
路による電流値と規定値との関係を判別する判別回路
と、該判別回路の出力結果の信号に基づいて電圧を１／
ｎ倍化する１／ｎ倍化回路とを備え、電流値が規定値と
所定の関係にある場合に、前記１／ｎ倍化回路が動作し
てＭＯＳ−ＦＥＴのドライブパルスの電圧レベルを低下
させるように構成されていることを特徴とする電源回
路。
【請求項２】ＭＯＳ−ＦＥＴを１個もしくは複数個使
用してスイッチング素子として動作するパルス幅変調方
式の電源であって、前記ＭＯＳ−ＦＥＴのドレイン電流
を監視する監視回路と、該監視回路による電流値を電圧
値に変換する変換回路とを備え、前記ＭＯＳ−ＦＥＴの
ドレイン電流が上昇すると電圧値も上昇し、逆に前記Ｍ
ＯＳ−ＦＥＴのドレイン電流が減少すると電圧値も減少
するように構成し、前記電圧値に基づいて前記ＭＯＳ−
ＦＥＴのドライブパルスの電圧レベルを連続的に変化さ
せるように構成されていることを特徴とする電源回路。
【請求項３】ＭＯＳ−ＦＥＴを複数個並列接続して使
用し、スイッチング素子として動作するパルス幅変調方
式の電源であって、負荷に供給する出力電流または該出
力電流に比例する電流を監視する監視回路と、該監視回
路による電流値が規定値の上か下かの判別を行う判別回
路と、該判別回路の出力結果の信号に基づいて並列接続
された前記ＭＯＳ−ＦＥＴのゲートを接続もしくは開離
させる接続・開離回路とを備え、前記負荷に供給する出
力電流または該出力電流に比例する電流の値が規定値よ
り下になった場合に、前記並列接続されたＭＯＳ−ＦＥ
Ｔのゲートを段階的に切り放すように構成されているこ
とを特徴とする電源回路。