JPH07193563A - テレメトリ装置 - Google Patents

テレメトリ装置

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JPH07193563A
JPH07193563A JP5332664A JP33266493A JPH07193563A JP H07193563 A JPH07193563 A JP H07193563A JP 5332664 A JP5332664 A JP 5332664A JP 33266493 A JP33266493 A JP 33266493A JP H07193563 A JPH07193563 A JP H07193563A
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JP
Japan
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signal
circuit
data
clock signal
clock
Prior art date
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Pending
Application number
JP5332664A
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English (en)
Inventor
Takehisa Matsuura
武久 松浦
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 外部からのクロック信号に同期した装置にお
いて外部からのクロック信号が途絶えても内部の発振器
に切り換えて動作し、データの伝送を停止することなく
従来装置と同等の性能を維持できる装置を提案するもの
である。 【構成】 内部に発振器を持ちそのクロック信号を利用
してクロック信号検出回路により外部からのクロック信
号の有無を検出させ、クロック信号が入力されている場
合は外部クロックを使用し、外部クロック信号が途絶え
た場合は、内部の発振器出力信号を選択し且つ出力デー
タがランダム性を有するよう回路を付加した。 【効果】 従来の装置構成に対し、外部装置からのクロ
ック信号が途絶えても装置出力データが常にランダムデ
ータとなるようにしたことにより、特定の伝送符号形式
におけるデータ受信誤りが発生しないデータ伝送を維持
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えばアナログデー
タ及びディジタルデータを混在して収集・編集するテレ
メトリ装置に関するものである。
【０００２】
【従来の技術】第５図は、従来のテレメトリ装置の構成
図を示すもので外部装置から入力される複数のアナログ
信号とディジタル信号の２種類として説明する。外部装
置から入力される複数のアナログ信号において、１は上
記アナログ信号を定義した信号である。外部装置から入
力されるディジタル信号において、２は連続して入力さ
れるクロック信号、３はパースト的に入力されるパラレ
ルのデータ信号、４は上記データ信号３に同期して入力
されるパーストクロック信号である。なお、パラレルの
データ信号３とクロック信号２とバーストクロック信号
４は時間的に同期関係にあるものとする。
【０００３】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力されフレーム
編集回路６の制御により多重化される。多重化されたア
ナログデータはＡ／Ｄ変換回路７によりアナログデータ
からパラレルのＡ／Ｄ変換データ１５に変換され第１の
セレクタ回路８へ出力される。
【０００４】外部装置から入力された上記クロック信号
２と上記パラレルのデータ信号３と上記バーストクロッ
ク信号４は、レシーバ回路９にて波形整形及びレベル変
換等を必要に応じ実施する。バースト検出回路１０では
上記バーストクロック信号４によりデータの先頭を検出
し、上記フレーム編集回路６にデータの先頭であること
をスタート信号１１により通知する。上記スタート信号
１１をライトアドレス制御回路１２に通知することによ
り、上記ライトアドレス制御回路１２はメモリ回路１３
の所定アドレスに書き込みが行われるよう第２のセレク
タ回路２１を経由して供給する。
【０００５】書き込みが完了した上記パラレルのデータ
信号３は、上記フレーム編集回路６の指示により上記第
１のセレクタ回路８を制御して上記同期パターン発生回
路１４よりフレーム同期パターン１７、上記Ａ／Ｄ変換
回路７の出力信号であるパラレルのＡ／Ｄ変換データ１
５もしくはメモリ回路１３の出力信号であるパラレルの
ディジタルデータを順次読みだし多重化したパラレルデ
ータ１８としてＰ／Ｓ変換回路１９に出力する。
【０００６】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。
【０００７】本装置は、外部装置から入力される上記パ
ラレルのデータ信号３と上記データに同期したバースト
クロック信号、上記クロック信号２が入力され続けるこ
とを前提として、この動作を繰り返すことにより一定の
周期で規定のフレームフォーマットのデータである本装
置の出力信号２０を出力し、上記データに同期したバー
ストクロック信号４が途絶えた場合クロック信号検出回
路２４からフレーム編集回路６経由で第１のセレクタ回
路８の制御をして、メモリ回路１３からのデータを取得
しないよう考慮した上で規定のフレームフォーマットが
形成され本装置の出力信号２０として出力し続ける。
【０００８】
【発明が解決しようとする課題】テレメトリ装置の場
合、全てのデータがモニタできなくても最低限のデータ
だけでも出力し続けることが必要且つ重要なことであ
り、外部からのクロック信号が途絶えた場合でも、フレ
ーム同期の確保及びアナログデータは送信し続けると共
に、伝送符号の形式によってはオール”０”もしくはオ
ール”１”など同一パターンのデータが連続に続いた場
合、正しく受信できない符号形式があるという課題があ
った。
【０００９】
【課題を解決するための手段】この発明は、かかる課題
を改善するためになされたものであり、内部の発振器に
より外部クロックが入力されているか否か判定し、入力
されていないと判定した場合、外部クロック信号にて出
力していたクロック源を内部発振器に変更し、規定のフ
レームフォーマットを出力でき且つ伝送符号の問題点を
回避できるよう、従来のフォーマットでメモリデータの
領域にランダム性を有したダミーデータ、ＰＮ系列符号
もしくはＲＯＭデータによる既知のデータを付加できる
装置を提案するものである。
【００１０】
【作用】この発明に係わるクロック検出回路は、内部に
用意した発振器により外部から入力されるクロック信号
を監視し、クロック信号が途絶えたことを検出した場合
は、クロック検出回路により装置動作を内部発振器から
の信号に切り替え、伝送符号の問題点を回避できる機能
を有しつつ、通常の動作を維持できるようにしたもので
ある。
【００１１】
【実施例】
実施例１．以下にこの発明の一実施例を図について説明
する。図１において、１〜２５までは従来回路と同一の
ものである。
【００１２】図１において、内部発振器２２からの発振
器クロック信号２３をクロック検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロック信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。
【００１３】バースト位置検出回路１０は、従来装置と
同様外部装置からのバーストクロック信号４と上記クロ
ック検出回路２４を経由した上記クロック信号２を取り
込みバーストのスタート位置を検出し、スタート信号１
１をフレーム編集回路６に出力する。上記フレーム編集
回路６では上記スタート信号１１からフレームフォーマ
ット先頭情報を取り込みフレームフォーマットの生成を
開始する。この状態でフレームフォーマット先頭とパラ
レルのデータ信号取り込みタイミングが決定し、以降こ
のタイミングにてパラレルのデータ信号が入力されてい
れば同期状態を保持し、従来装置同様動作が行われる。
【００１４】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力され上記フレ
ーム編集回路６の制御により多重化される。多重化され
たアナログ信号１はＡ／Ｄ変換回路７によりアナログデ
ータからパラレルのＡ／Ｄ変換データ１５に変換され第
１のセレクタ回路８へ出力される。
【００１５】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるよう第２のセレクタ回路２１を経由し
て供給する。
【００１６】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示により上記第１の
セレクタ回路８を制御して上記同期パターン発生回路１
４より上記フレーム同期パターン１７、上記Ａ／Ｄ変換
回路７の出力信号であるパラレルのＡ／Ｄ変換データ１
５もしくは上記メモリ回路１３のリードアドレス信号を
第２のセレクタ回路２１により制御し、上記メモリ回路
１３の出力信号であるパラレルのディジタルデータ１６
を順次読みだし多重化したパラレルデータ１８としてＰ
／Ｓ変換回路１９に出力する。
【００１７】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。外部装置から入力される上記パ
ラレルのデータ信号３は、上記動作を繰り返すことによ
り上記メモリ回路１３は１フレームの間に書き込みと読
出しを繰り返すことにより外部装置からの上記パラレル
のデータ信号３を取り込んでいる。本装置は、この動作
を繰り返すことにより一定の周期で規定のフレームフォ
ーマットのデータを出力し続けることができる。
【００１８】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視しているため、途絶えたことを検出
し上記フレーム編集回路６の上記セレクトクロック信号
２５をクロック信号２から上記発振器クロツク信号２３
に切り換えると共に、上記第１のセレクタ回路８によ
り、上記パラレルデータ３をダミーデータ発生回路２６
からの出力信号であるダミーデータ２７に選択変更し、
符号形式によるデータ正常受信の問題を回避しつつ本装
置の上記出力信号２０を停止することなく、正規のフレ
ームフォーマットを構成させることができ、有効なデー
タを伝送することが可能となる。
【００１９】また、上記パラレルのディジタルデータ１
６か上記ダミーデータ２７の伝送であるかの判定は、上
記フレーム同期パターン１７に正規のデータである上記
ダミーデータ２７であるかの識別符号を付加することに
より、受信側で対応可能である。
【００２０】さらに、外部からの上記クロック信号２が
復帰した場合でも、上記クロツク検出回路２４で上記ク
ロック信号２を監視し続けていれば復帰の判定ができる
ため、上記フレーム編集回路６の上記セレクトクロック
信号２５を再度上記クロック信号２に切り換えることに
より、通常どおり外部装置からの上記パラレルデータ３
を取り込み、正規のフレームフォーマットを生成した装
置が構成できる。
【００２１】実施例２．以下にこの発明の一実施例を図
２について説明する。図２において、１〜７，９〜２
０，２２〜２５までは従来回路と同一のものである。
【００２２】図２において、内部発振器２２からの発振
器クロック信号２３をクロツク検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロック信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。
【００２３】バースト位置検出回路１０は、従来装置と
同様外部装置からのバーストクロック信号４と上記クロ
ック検出回路２４を経由した上記クロック信号２を取り
込みバーストのスタート位置を検出し、スタート信号１
１をフレーム編集回路６に出力する。上記フレーム編集
回路６では上記スタート信号１１からフレームフォーマ
ット先頭情報を取り込みフレームフォーマットの生成を
開始する。この状態でフレームフォーマット先頭とパラ
レルのデータ信号取り込みタイミングが決定し、以降こ
のタイミングにてパラレルのデータ信号が入力されてい
れば同期状態を保持し、従来装置同様動作が行われる。
【００２４】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力され、フレー
ム編集回路６の制御により多重化される。多重化された
アナログ信号１はＡ／Ｄ変換回路７によりアナログデー
タからパラレルのＡ／Ｄ変換データ１５に変換されトラ
イステートバッフアＡ２８へ出力される。
【００２５】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるようトライステートバッフアＤ３１を
経由してアドレスデータを供給する。
【００２６】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示によりトライステ
ートバッファＢ２９を制御して上記同期パターン発生回
路１４より上記フレーム同期パターン１７を、トライス
テートバッフアＡ２８により上記Ａ／Ｄ変換回路７の出
力信号であるパラレルのＡ／Ｄ変換データ１５を、トラ
イステートバッフアＥ３２によりメモリ回路１３のリー
ドアドレス信号を制御し上記メモリ回路１３の出力信号
であるパラレルのディジタルデータ１６をトライステー
トバッファＣ３０より順次読みだし多重化したパラレル
データ１８としてＰ／Ｓ変換回路１９に出力する。
【００２７】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。
【００２８】外部装置から入力される上記パラレルのデ
ータ信号３は、上記動作を繰り返すことにより上記メモ
リ回路１３は１フレームの間に書き込みと読出しを繰り
返すことにより外部装置からの上記パラレルのデータ信
号３を取り込んでいる。本装置は、この動作を繰り返す
ことにより一定の周期で規定のフレームフォーマットの
データを出力し続けることができる。
【００２９】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視しているため、途絶えたことを検出
し上記フレーム編集回路６のセレクトクロック信号２５
をクロック信号２から上記発振器クロック信号２３に切
り換えると共に、上記フレーム編集回路６により上記パ
ラレルデータ３をダミーデータ発生回路２６からの出力
信号であるダミーデータ２７に選択変更し、符号形式に
よるデータ正常受信の問題を回避しつつ本装置の上記出
力信号２０を停止することなく、正規のフレームフォー
マットを構成させることができ、有効なデータを伝送す
ることが可能となる。
【００３０】また、上記パラレルのディジタルデータ１
６か上記ダミーデータ２７の伝送であるかの判定は、上
記フレーム同期パターン１７に正規のデータであるか上
記ダミーデータ２７であるかの識別符号を付加すること
により受信側で対応可能である。
【００３１】さらに、外部からの上記クロック信号２が
復帰した場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視し続けていれば復帰の判定ができる
ため、上記フレーム編集回路６の上記セレクトクロック
信号２５を再度上記クロック信号２に切り換えることに
より、通常どおり外部装置からの上記パラレルデータ３
を取り込み、正規のフレームフォーマットを生成した装
置が構成できる。
【００３２】実施例３．以下にこの発明の一実施例を図
３について説明する。図３において１〜２５までは従来
回路と同一のものである。
【００３３】図３において、内部発振器２２からの発振
器クロック信号２３をクロック検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロツク信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。
【００３４】バースト位置検出回路１０は、従来装置と
同様外部装置からのバーストクロック信号４と上記クロ
ック検出回路２４を経由した上記クロック信号２を取り
込みバーストのスタート位置を検出し、スタート信号１
１をフレーム編集回路６に出力する。上記フレーム編集
回路６では上記スタート信号１１からフレームフォーマ
ツト先頭情報を取り込みフレームフォーマットの生成を
開始する。この状態でフレームフォーマット先頭とパラ
レルのデータ信号取込みタイミングが決定し、以降この
タイミングにてパラレルのデータ信号が入力されていれ
ば同期状態を保持し、従来装置同様動作が行われる。
【００３５】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力され上記フレ
ーム編集回路６の制御により多重化される。多重化され
たアナログ信号１はＡ／Ｄ変換回路７によりアナログデ
ータからパラレルのＡ／Ｄ変換データ１５に変換され第
１のセレクタ回路８へ出力される。
【００３６】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるよう第２のセレクタ回路２１を経由し
て供給する。
【００３７】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示により上記第１の
セレクタ回路８を制御して上記同期パターン発生回路１
４より上記フレーム同期パターン１７、上記Ａ／Ｄ変換
回路７の出力信号であるパラレルのＡ／Ｄ変換データ１
５もしくは上記メモリ回路１３のリードアドレス信号を
第２のセレクタ回路２１により制御し上記メモリ回路１
３の出力信号であるパラレルのディジタルデータ１６を
順次読みだし多重化したパラレルデータ１８としてＰ／
Ｓ変換回路１９に出力する。
【００３８】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。外部装置から入力される上記パ
ラレルのデータ信号３は、上記動作を繰り返すことによ
り上記メモリ回路１３は１フレームの間に書き込みと読
出しを繰り返すことにより外部装置からの上記パラレル
のデータ信号３を取り込んでいる。本装置は、この動作
を繰り返すことにより一定の周期で規定のフレームフォ
ーマットのデータを出力し続けることができる。
【００３９】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロッック信号２を監視しているため、途絶えたことを検
出し上記フレーム編集回路６の上記セレクトクロック信
号２５をクロック信号２から上記発振器クロック信号２
３に切り換えると共に、上記第１のセレクタ回路８によ
り上記パラレルデータ３をＰＮ系列符号発生回路３４か
らの出力信号であるランダムデータ３５に選択変更し、
符号形式によるデータ正常受信の問題を回避しつつ本装
置の上記出力信号２０を停止することなく、正規のフレ
ームフォーマットを構成させることができ、有効なデー
タを伝送することが可能となる。
【００４０】また、上記パラレルのディジタルデータ１
６か上記ランダムデータ３５の伝送であるかの判定は、
上記フレーム同期パターン１７に正規のデータであるか
上記ランダムデータ３５であるかの識別符号を付加する
ことにより受信側で対応可能である。
【００４１】さらに、外部からの上記クロック信号２が
復帰した場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視し続けていれば復帰の判定ができる
ため、上記フレーム編集回路６の上記セレクトクロック
信号２５を再度上記クロック信号２に切換えることによ
り、通常通り外部装置からの上記パラレルデータ３を取
り込み、正規のフレームフォーマットを生成した装置が
構成できる。
【００４２】実施例４．以下にこの発明の一実施例を図
４について説明する。図４において、１〜７，９〜２
０，２２〜２５までは従来回路と同一のものである。
【００４３】図４において、内部発振器２２からの発振
器クロック信号２３をクロック検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロック信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。
【００４４】バースト位置検出回路１０は、従来装置と
同様外部装置からのバーストクロック信号４と上記クロ
ック検出回路２４を経由した上記クロック信号２を取り
込みバーストのスタート位置を検出し、スタート信号１
１をフレーム編集回路６に出力する。上記フレーム編集
回路６では上記スト信号１１からフレームフォーマット
先頭情報を取り込みフレームフォーマットの生成を開始
する。この状態でフレームフォーマット先頭とパラレル
のデータ信号取り込みタイミングが決定し、以降このタ
イミングにてパラレルのデータ信号が入力されていれば
同期状態を保持し、従来装置同様動作が行われる。
【００４５】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力されフレーム
編集回路６の制御により多重化される。多重化されたア
ナログ信号１はＡ／Ｄ変換回路７によりアナログデータ
からパラレルのＡ／Ｄ変換データ１５に変換されトライ
ステートバッファＡ２８へ出力される。
【００４６】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるようトライステートバッファＤ３１を
経由してアドレスデータを供給する。
【００４７】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示によりトライステ
ートバッファＢ２９を制御して上記同期パターン発生回
路１４より上記フレーム同期パターン１７を、トライス
テートバッファＡ２８により上記Ａ／Ｄ変換回路７の出
力信号であるパラレルのＡ／Ｄ変換データ１５を、トラ
イステートバッファＥ３２によりメモリ回路１３のリー
ドアドレス信号を制御し上記メモリ回路１３の出力信号
であるパラレルのディジタルデータ１６をトライステー
トバッファＣ３０より順次読みだし多重化したパラレル
データ１８としてＰ／Ｓ変換回路１９に出力する。
【００４８】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。
【００４９】外部装置から入力される上記パラレルのデ
ータ信号３は、上記動作を繰り返すことにより上記メモ
リ回路１３は１フレームの間に書き込みと読出しを繰り
返すことにより外部装置からの上記パラレルのデータ信
号３を取り込んでいる。本装置は、この動作を繰り返す
ことにより一定の周期で規定のフレームフォーマットの
データを出力し続けることができる。
【００５０】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視しているため、途絶えたことを検出
し上記フレーム編集回路６のセレクトクロック信号２５
をクロック信号２から上記発振器クロック信号２３に切
り換えると共に、上記第１のセレクタ回路８により上記
パラレルデータ３をＰＮ系列符号発生回路３４からの出
力信号であるランダムデータ３５に選択変更し、符号形
式によるデータ正常受信の問題を回避しつつ本装置の上
記出力信号２０を停止することなく、正規のフレームフ
ォーマットを構成させることができ、有効なデータを伝
送することが可能となる。
【００５１】また、上記パラレルのディジタルデータ１
６か上記ランダムデータ３５の伝送であるかの判定は、
上記フレーム同期パターン１７に正規のデータであるか
上記ランダムデータ３５であるかの識別符号を付加する
ことにより受信側で対応可能である。
【００５２】さらに、外部からの上記クロック信号２が
復帰した場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視し続けていれば復帰の判定ができる
為、上記フレーム編集回路６の上記セレクトクロック信
号２５を再度上記クロック信号２に切り換えることによ
り、通常通り外部装置からの上記バラレルデータ３を取
り込み、正規のフレームフォーマットを生成した装置が
構成できる。
【００５３】実施例５．以下にこの発明の一実施例を図
５について説明する。図５において１〜２５までは従来
装置と同一のものである。
【００５４】図５において、内部発振器２２からの発振
器クロック信号２３をクロック検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロック信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。
【００５５】バースト位置検出回路１０は、従来装置と
同様外部装置からのバーストクロック信号４と上記クロ
ック検出回路２４を経由した上記クロック信号２を取り
込みバーストのスタート位置を検出し、スタート信号１
１をフレーム編集回路６に出力する。上記フレーム編集
回路６では、上記スタート信号１１からフレームフォー
マット先頭情報を取り込みフレームフォーマットの生成
を開始する。この状態でフレームフォーマット先頭とパ
ラレルのデータ信号取り込みタイミングが決定し、以降
このタイミングにてパラレルのデータ信号が入力されて
いれば同期状態を保持し、従来装置同様動作が行われ
る。
【００５６】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力され上記フレ
ーム編集回路６の制御により多重化される。多重化され
たアナログ信号１はＡ／Ｄ変換回路７によりアナログデ
ータからパラレルのＡ／Ｄ変換データ１５に変換され第
１のセレクタ回路８へ出力される。
【００５７】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるよう第２のセレクタ回路２１を経由し
て供給する。
【００５８】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示により上記第１の
セレクタ回路８を制御して上記同期パターン発生回路１
４より上記フレーム同期パーン１７、上記Ａ／Ｄ変換回
路７の出力信号であるパラレルのＡ／Ｄ変換データ１５
もしくは上記メモリ回路１３のリードアドレス信号を第
２のセレクタ回路２１により制御し上記メモリ回路１３
の出力信号であるパラレルのディジタルデータ１６を順
次読みだし多重化したパラレルデータ１８としてＰ／Ｓ
変換回路１９に出力する。
【００５９】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。外部装置からら入力される上記
パラレルのデータ信号３は、上記動作を繰り返すことに
より上記メモリ回路１３は１フレームの間に書き込みと
読出しを繰り返すことにより外部装置からの上記パラレ
ルのデータ信号３を取り込んでいる。本装置は、この動
作を繰り返すことにより一定の周期で規定のフレームフ
ォーマットのデータを出力し続けることができる。
【００６０】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視しているため、途絶えたことを検出
し上記フレーム編集回路６の上記セレクトクロック信号
２５をクロック信号２から上記発振器クロック信号２３
に切り換えると共に、上記メモリ回路リードアドレス信
号をＲＯＭデータ発生回路３６に常時供給しているた
め、上記第１のセレクタ回路８により上記パラレルデー
タ３を上記ＲＯＭデータ発生回路３６からの出力信号で
ある既知のＲＯＭデータ３７に選択変更し、符号形式に
よるデータ正常受信の問題を回避しつつ本装置の上記出
力信号２０を停止することなく、正規のフレームフォー
マットを構成させることができ、有効なデータを伝送す
ることが可能となる。
【００６１】また、上記パラレルのディジタルデータ１
６か上記既知のＲＯＭデータ３７の伝送であるかの判定
は、上記フレーム同期パターン１７に正規のデータであ
るか上記既知のＲＯＭデータ３７であるかの識別符号を
付加することにより受信側で対応可能である。
【００６２】さらに、外部からの上記クロック信号２が
復帰した場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視し続けていれば復帰の判定ができる
ため、上記フレーム編集回路６の上記セレクトクロック
信号２５を再度上記クロック信号２に切り換えることに
より、通常どおり外部装置からの上記パラレルデータ３
を取り込み、正規のフレームフォーマットを生成した装
置が構成できる。
【００６３】実施例６．以下にこの発明の一実施例を図
６について説明する。図６において１〜７，９〜２０，
２２〜２５までは従来回路と同一のものである。
【００６４】図６において、内部発振器２２からの発振
器クロック信号２３をクロック検出回路２４に入力する
ことにより、外部装置からのクロック信号２が入力され
ているか否か判定し、上記クロック信号２が入力されて
いれば装置の動作用クロック信号であるセレクトクロッ
ク信号２５は上記クロック信号２が選択される。
【００６５】バースト位置検出回路１０は、従来の装置
と同様外部装置からのバーストクロック信号４と上記ク
ロック検出回路２４を経由した上記クロック信号４と上
記クロック検出回路２４を経由した上記クロック信号２
を取り込みバーストのスタート位置を検出し、スタート
信号１１をフレーム編集回路６に出力する。上記フレー
ム編集回路６では上記スタート信号１１からフレームフ
ォーマット先頭情報を取り込みフレームフォーマットの
生成を開始する。この状態でフレームフォーマット先頭
とパラレルのデータ信号取り込みタイミングが決定し、
以降このタイミグにてパラレルのデータ信号が入力され
ていれば同期状態を保持し、従来装置同様動作が行われ
る。
【００６６】外部装置から入力された複数のアナログ信
号１は、アナログマルチプレクサ５に入力されフレーム
編集回路６の制御により多重化される。多重化されたア
ナログ信号１はＡ／Ｄ変換回路７によりアナログデータ
からパラレルのＡ／Ｄ変換データ１５に変換されトライ
ステートバッファＡ２８へ出力される。
【００６７】外部装置から入力されたクロック信号２と
パラレルのデータ信号３とバーストクロック信号４は、
レシーバ回路９にて波形整形及びレベル変換等を必要に
応じ実施する。上記スタート信号１１をライトアドレス
制御回路１２に通知することにより、上記ライトアドレ
ス制御回路１２はメモリ回路１３に所定のアドレスに書
き込みが行われるようトライステートバッファＤ３１を
経由してアドレスデータを供給する。
【００６８】書き込みが完了したパラレルのデータ信号
３は、上記フレーム編集回路６の指示によりトライステ
ートバッファＢ２９を制御して上記同期パターン発生回
路１４より上記フレーム同期パターン１７を、トライス
テートバッフアＡ２８により上記Ａ／Ｄ変換回路７の出
力信号であるパラレルのＡ／Ｄ変換データ１５を、トラ
イステートバッファＥ３２によりメモリ回路１３のリー
ドアドレス信号を制御し上記メモリ回路１３の出力信号
であるパラレルのディジタルデータ１６をトライステー
トバッファＣ３０より順次読みだし多重化したパラレル
データ１８としてＰ／Ｓ変換回路１９に出力する。
【００６９】上記Ｐ／Ｓ変換回路１９に入力された上記
パラレルデータ１８は、シリアルデータに変換されるこ
とにより規定のフレームフォーマットが形成され本装置
の出力信号２０となる。
【００７０】外部装置から入力される上記パラレルのデ
ータ信号３は、上記動作を繰り返すことにより上記メモ
リ回路１３は１フレームの間に書き込みと読出しを繰り
返すことにより外部装置からの上記パラレルのデータ信
号３を取り込んでいる。本装置は、この動作を繰り返す
ことにより一定の周期で規定のフレームフォーマットの
データを出力し続けることができる。
【００７１】仮に外部装置からの上記クロック信号２が
途絶えた場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視しているため、途絶えたことを検出
し上記フレーム編集回路６のセレクトクロック信号２５
をクロック信号２から上記発振器クロック信号２３に切
り換えると共に、上記メモリ回路リードアドレス信号を
ＲＯＭデータ発生回路３６に常時供給しているため、ト
ライステートバッファＦ３３により上記パラレルデータ
３を上記ＲＯＭデータ発生回路３６からの出力信号であ
る既知のＲＯＭデータ３７に選択変更し、符号形式によ
る正常受信の問題を回避しつつ本装置の上記出力信号２
０を停止することなく、正規のフレームフォーマットを
構成させることができ、有効なデータを伝送することが
可能となる。
【００７２】また、上記パラレルのディジタルデータ１
６か上記既知のＲＯＭデータ３７の伝送であるかの判定
は、上記フレーム同期パターン１７に正規のデータであ
るか上記既知のＲＯＭデータ３７であるかの識別符号を
付加することにより受信側で対応可能である。
【００７３】さらに、外部からの上記クロック信号２が
復帰した場合でも、上記クロック検出回路２４で上記ク
ロック信号２を監視し続けていれば復帰の判定ができる
為、上記フレーム編集回路６の上記セレクトクロック信
号２５を再度上記クロック信号２に切り換えることによ
り、通常どおり外部装置からの上記パラレルデータ３を
取り込み、正規のフレームフォーマットを生成した装置
が構成できる。
【００７４】
【発明の効果】以上のようにこの発明は、データ多重化
装置において外部装置からのクロック信号が途絶えたと
しても、内部発振器のクロック信号に切り換えることに
より、収集データを途切れることなく伝送し続ける装置
を構成できる。
【図面の簡単な説明】
【図１】この発明による実施例１のテレメトリ装置を示
す図である。
【図２】この発明による実施例２のテレメトリ装置を示
す図である。
【図３】この発明による実施例３のテレメトリ装置を示
す図である。
【図４】この発明による実施例４のテレメトリ装置を示
す図である。
【図５】この発明による実施例５のテレメトリ装置を示
す図である。
【図６】この発明による実施例６のテレメトリ装置を示
す図である。
【図７】従来のテレメトリ装置を示す図である。
【符号の説明】
１ アナログ信号 ２ クロック信号 ３ パラレルのデータ信号 ４ バーストクロック信号 ５ アナログマルチプレクサ ６ フレーム編集回路 ７ Ａ／Ｄ変換回路 ８ 第１のセレクタ回路 ９ レシーバ回路 １０ バースト検出回路 １１ スタート信号 １２ ライトアドレス制御回路 １３ メモリ回路 １４ 同期パターン発生回路 １５ Ａ／Ｄ変換データ １６ ディジタルデータ １７ フレーム同期パターン １８ パラレルデータ １９ Ｐ／Ｓ変換回路 ２０ 出力データ ２１ 第２のセレクタ回路 ２２ 発振器 ２３ 発振器クロック信号 ２４ クロック信号検出回路 ２５ セレクトクロック信号 ２６ ダミーデータ発生回路 ２７ ダミーデータ ２８ トライステートバッファＡ ２９ トライステートバッファＢ ３０ トライステートバッファＣ ３１ トライステートバッファＤ ３２ トライステートバッファＥ ３３ トライステートバッファＦ ３４ ＰＮ系列符号発生回路 ３５ ランダムデータ ３６ ＲＯＭデータ発生回路 ３７ 既知のＲＯＭデータ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 外部装置からのアナログ信号を入力し時
    分割多重化するアナログマルチプレクサと、他の外部装
    置からの連続したクロック信号とバースト的に入力され
    るパラレルのデータ信号と上記パラレルのデータ信号に
    同期して入力されるバーストクロック信号から構成され
    るディジタル信号を受信するレシーバ回路と、上記クロ
    ック信号が入力されているか否か判定するクロック検出
    回路と、上記クロック信号が途絶えた場合装置のクロッ
    ク源となる発振器と、上記クロック信号が途絶えた場合
    データの変化を確保させるダミーデータを出力するダミ
    ーデータ発生回路と、上記バーストクロック信号を受信
    しフレームフォーマットの基準位置を知らせるためのス
    タート信号を出力するバースト検出回路と、上記クロッ
    ク信号と上記スタート信号を入力し、規定のフレームフ
    ォーマットを生成するフレーム編集回路と、上記バース
    ト検出回路によりメモリへ上記パラレルのデータ信号を
    書き込むためのアドレス及びライトイネーブル信号の生
    成を制御するライトアドレス制御回路と、バースト的に
    入力される上記パラレルのデータ信号を一時的に蓄積し
    規定のフレームフォーマットに沿ってパラレルのデータ
    を読みだすメモリ回路と、上記メモリ回路のライト／リ
    ードアドレスを制御する第２のセレクタ回路と、上記ア
    ナログマルチプレクサの出力信号をアナログ信号からデ
    ィジタル信号に変換するＡ／Ｄ変換回路と、上記規定の
    フレームフォーマットの同期パターンを生成する同期パ
    ターン発生回路と、上記同期パターン発生回路の出力信
    号と、上記Ａ／Ｄ変換回路の出力信号と、上記ダミーデ
    ータ発生回路の出力信号と、上記メモリ回路の出力信号
    を選択して規定のフレームフォーマットを生成する第１
    のセレクタ回路と、上記第１のセレクタ回路の出力信号
    をパラレルデータからシリアルデータに変換するＰ／Ｓ
    変換回路とから構成されたテレメトリ装置。
  2. 【請求項２】 外部装置からのアナログ信号を入力し時
    分割多重化するアナログマルチプレクサと、他の外部装
    置からの連続したクロック信号とバースト的に入力され
    るパラレルのデータ信号と、上記パラレルのデータ信号
    に同期して入力されるバーストクロック信号から構成さ
    れるディジタル信号を受信するレシーバ回路と、上記ク
    ロック信号が入力されているか否か判定するクロック検
    出回路と、上記クロック信号が途絶えた場合装置のクロ
    ック源となる発振器と、上記クロック信号が途絶えた場
    合データの変化を確保させるダミーデータを出力するダ
    ミーデータ発生回路と、上記バーストクロック信号を受
    信しフレームフォーマットの基準位置を知らせるための
    スタート信号を出力するバースト検出回路と、上記クロ
    ック信号と上記スタート信号を入力し、規定のフレーム
    フォーマットを生成するフレーム編集回路と、上記バー
    スト検出回路によりメモリへ上記パラレルのデータ信号
    を書き込むためのアドレス及びライトイネーブル信号の
    生成を制御するライトアドレス制御回路と、バースト的
    に入力される上記パラレルのデータ信号を一時的に蓄積
    し規定のフレームフォーマットに沿ってパラレルのデー
    タを読みだすメモリ回路と、上記メモリ回路のライトア
    ドレスを制御するトライステートバッファＤと、リード
    アドレスを制御するトライステートバッファＥと、上記
    アナログマルチプレクサの出力信号をアナログ信号から
    ディジタル信号に変換するＡ／Ｄ変換回路と、上記Ａ／
    Ｄ変換回路の出力を制御するトライステートバッファＡ
    と、上記規定のフレームフォーマットの同期パターンを
    生成する同期パターン発生回路と、上記同期パターン発
    生回路の出力を制御するトライステートバッフアＢと、
    上記メモリ回路の出力を制御するトライステートバッフ
    アＣと、上記ダミーデータ発生回路の出力を制御するト
    ライステートバッフアＦと、上記トライステートバッフ
    アＣからＦの出力信号を選択し、パラレルデータからシ
    リアルデータに変換し規定のフレームフォーマットデー
    タを生成するＰ／Ｓ変換回路とから構成されたテレメト
    リ装置。
  3. 【請求項３】 外部装置からのアナログ信号を入力し時
    分割多重化するアナログマルチプレクサと、他の外部装
    置からの連続したクロック信号とバースト的に入力され
    るパラレルのデータ信号と上記パラレルのデータ信号に
    同期して入力されるバーストクロック信号から構成され
    るディジタル信号を受信するレシーバ回路と、上記クロ
    ック信号が入力されているか否か判定するクロック検出
    回路と、上記クロック信号が途絶えた場合装置のクロッ
    ク源となる発振器と、上記クロック信号が途絶えた場合
    データのランダム性を確保させるためランダムデータを
    出力するＰＮ系列符号発生回路と、上記バーストクロッ
    ク信号を受信しフレームフォーマットの基準位置を知ら
    せるためのスタート信号を出力するバースト検出回路
    と、上記クロック信号と上記スタート信号を入力し、規
    定のフレームフォーマットを生成するフレーム編集回路
    と、上記バースト検出回路によりメモリへ上記パラレル
    のデータ信号を書き込むためのアドレス及びライトイネ
    ーブル信号の生成を制御するライトアドレス制御回路
    と、バースト的に入力される上記パラレルのデータ信号
    を一時的に蓄積し規定のフレームフォーマットに沿って
    パラレルのデータを読みだすメモリ回路と、上記メモリ
    回路のライト／リードアドレスを制御する第２のセレク
    タ回路と、上記アナログマルチプレクサの出力信号をア
    ナログ信号からディジタル信号に変換するＡ／Ｄ変換回
    路と、上記規定のフレームフォーマットの同期パターン
    を生成する同期パターン発生回路と、上記同期パターン
    発生回路の出力信号と上記Ａ／Ｄ変換回路の出力信号
    と、上記ＰＮ系列符号発生回路の出力信号と、上記メモ
    リ回路の出力信号を選択して規定のフレームフォーマッ
    トを生成する第１のセレクタ回路と、上記第１のセレク
    タ回路の出力信号をパラレルデータからシリアルデータ
    に変換するＰ／Ｓ変換回路とから構成されたテレメトリ
    装置。
  4. 【請求項４】 外部装置からのアナログ信号を入力し時
    分割多重化するアナログマルチプレクサと、他の外部装
    置からの連続したクロック信号とバースト的に入力され
    るパラレルのデータ信号と、上記パラレルのデータ信号
    に同期して入力されるバーストクロック信号から構成さ
    れるディジタル信号を受信するレシーバ回路と、上記ク
    ロック信号が入力されているか否か判定するクロック検
    出回路と、上記クロック信号が途絶えた場合装置のクロ
    ック源となる発振器と、上記クロック信号が途絶えた場
    合データのランダム性を確保させるためランダムデータ
    を出力するＰＮ系列符号発生回路と、上記バーストクロ
    ック信号を受信しフレームフォーマットの基準位置を知
    らせるためのスタート信号を出力するバースト検出回路
    と、上記クロック信号と上記スタート信号を入力し、規
    定のフレームフォーマットを生成するフレーム編集回路
    と、上記バースト検出回路によりメモリへ上記パラレル
    のデータ信号を書き込むためのアドレス及びライトイネ
    ーブル信号の生成を制御するライトアドレス制御回路
    と、バースト的に入力される上記パラレルのデータ信号
    を一時的に蓄積し規定のフレームフォーマットに沿って
    パラレルのデータを読みだすメモリ回路と、上記メモリ
    回路のライトアドレスを制御するトライステートバッフ
    アＤと、リードアドレスを制御するトライステートバッ
    フアＥと、上記アナログマルチプレクサの出力信号をア
    ナログ信号からディジタル信号に変換するＡ／Ｄ変換回
    路と、上記Ａ／Ｄ変換回路の出力を制御するトライステ
    ートバッフアＡと、上記規定のフレームフォーマットの
    同期パターンを生成する同期パターン発生回路と、上記
    同期パターン発生回路の出力を制御するトライステート
    バッフアＢと、上記メモリ回路の出力を制御するトライ
    ステートバッフアＣと、上記ＰＮ系列符号発生回路の出
    力を制御するトライステートバッフアＦと、上記トライ
    ステートバッフアＣからＦの出力信号を選択し、パラレ
    ルデータからシリアルデータに変換し規定のフレームフ
    ォーマットデータを生成するＰ／Ｓ変換回路とから構成
    されたテレメトリ装置。
  5. 【請求項５】 外部装置からのアナログ信号を入力し時
    分割多重化するアナログマルチプレクサと、他の外部装
    置からの連続したクロック信号とバースト的に入力され
    るパラレルのデータ信号と上記パラレルのデータ信号に
    同期して入力されるバーストクロック信号から構成され
    るディジタル信号を受信するレシーバ回路と、上記クロ
    ック信号が入力されているか否か判定するクロック検出
    回路と、上記クロック信号が途絶えた場合装置のクロッ
    ク源となる発振器と、上記クロック信号が途絶えた場合
    データの変化を確保させるため既知データを出力するＲ
    ＯＭデータ発生回路と、上記バーストクロック信号を受
    信しフレームフォーマットの基準位置を知らせるための
    スタート信号を出力するバースト検出回路と、上記クロ
    ック信号と上記スタート信号を入力し、規定のフレーム
    フォーマットを生成するフレーム編集回路と、上記バー
    スト検出回路によりメモリへ上記パラレルのデータ信号
    を書き込むためのアドレス及びライトイネーブル信号の
    生成を制御するライトアドレス制御回路と、バースト的
    に入力される上記パラレルのデータ信号を一時的に蓄積
    し規定のフレームフォーマットに沿ってパラレルのデー
    タを読みだすメモリ回路と、上記メモリ回路のライト／
    リードアドレスを制御する第２のセレクタ回路と、上記
    アナログマルチプレクサの出力信号をアナログ信号から
    ディジタル信号に変換するＡ／Ｄ変換回路と、上記規定
    のフレームフォーマットの同期パターンを生成する同期
    パターン発生回路と、上記同期パターン発生回路の出力
    信号と上記Ａ／Ｄ変換回路の出力信号と、上記ＲＯＭデ
    ータ発生回路の出力信号と、上記メモリ回路の出力信号
    を選択して規定のフレームフォーマットを生成する第１
    のセレクタ回路と、上記第１のセレクタ回路の出力信号
    をパラレルデータからシリアルデータに変換するＰ／Ｓ
    変換回路とから構成されたテレメトリ装置。
  6. 【請求項６】 外部装置からのアナログ信号を入力し時
    分割多重化するアナログマルチプレクサと、他の外部装
    置からの連続したクロック信号とバースト的に入力され
    るパラレルのデータ信号と、上記パラレルのデータ信号
    に同期して入力されるバーストクロック信号から構成さ
    れるディジタル信号を受信するレシーバ回路と、上記ク
    ロック信号が入力されているか否か判定するクロック検
    出回路と、上記クロック信号が途絶えた場合装置のクロ
    ック源となる発振器と、上記クロック信号が途絶えた場
    合データの変化を確保させるため既知のデータを出力す
    るＲＯＭデータ発生回路と、上記バーストクロック信号
    を受信しフレームフォーマットの基準位置を知らせるた
    めのスタート信号を出力するバースト検出回路と、上記
    クロック信号と上記スタート信号を入力し、規定のフレ
    ームフォーマットを生成するフレーム編集回路と、上記
    バースト検出回路によりメモリへ上記パラレルのデータ
    信号を書き込むためのアドレス及びライトイネーブル信
    号の生成を制御するライトアドレス制御回路と、バース
    ト的に入力される上記パラレルのデータ信号を一時的に
    蓄積し規定のフレームフォーマットに沿ってパラレルの
    データを読みだすメモリ回路と、上記メモリ回路のライ
    トアドレスを制御するトライステートバッフアＤと、リ
    ードアドレスを制御するトライステートバッフアＥと、
    上記アナログマルチプレクサの出力信号をアナログ信号
    からディジタル信号に変換するＡ／Ｄ変換回路と、上記
    Ａ／Ｄ変換回路の出力を制御するトライステートバッフ
    アＡと、上記規定のフレームフォーマットの同期パター
    ンを生成する同期パターン発生回路と、上記同期パター
    ン発生回路の出力を制御するトライステートバッフアＢ
    と、上記メモリ回路の出力を制御するトライステートバ
    ッフアＣと、上記ＲＯＭデータ発生回路の出力を制御す
    るトライステートバッフアＦと、上記トライステートバ
    ッフアＣからＦの出力信号を選択し、パラレルデータか
    らシリアルデータに変換し規定のフレームフォーマット
    データを生成すＰ／Ｓ変換回路とから構成されたテレメ
    トリ装置。
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