JPH07192476A - Ferroelectric memory - Google Patents

Ferroelectric memory

Info

Publication number
JPH07192476A
JPH07192476A JP5330863A JP33086393A JPH07192476A JP H07192476 A JPH07192476 A JP H07192476A JP 5330863 A JP5330863 A JP 5330863A JP 33086393 A JP33086393 A JP 33086393A JP H07192476 A JPH07192476 A JP H07192476A
Authority
JP
Japan
Prior art keywords
potential
data line
dummy
memory
ferroelectric memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5330863A
Other languages
Japanese (ja)
Inventor
Katsumi Matsuno
勝己 松野
Yoshinobu Nakagome
儀延 中込
Miki Takeuchi
幹 竹内
Shinji Horiguchi
真志 堀口
Jun Eto
潤 衛藤
Masakazu Aoki
正和 青木
Original Assignee
Hitachi Ltd
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, 株式会社日立製作所 filed Critical Hitachi Ltd
Priority to JP5330863A priority Critical patent/JPH07192476A/en
Publication of JPH07192476A publication Critical patent/JPH07192476A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To obtain a non-volatile ferroelectric memory which is easy to manufacture, has a high SN ratio, and is suitable for increasing the integration density. CONSTITUTION:A reference potential is generated by a reference potential generating section 102 based on a signal potential of logic 1, 0, and stored in a potential storage section 103. In read-out operation, a reference potential is generated in a data line of one side through a potential supplying section 104 based on a stored potential, and information is detected by comparing the reference potential with a signal potential read out in the other data line. In this constitution, since polarization inversion of a dummy cell can be evaded at the time of read-out operation, deterioration caused by fatigue of a film can be suppressed. Also, since a dummy cell having the same structure and size as a memory cell in generating the reference potential, manufacturing is made easy, dispersion of a characteristic is made small, and a highly accurate reference potential can be generated.

Description

【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【産業上の利用分野】本発明は、半導体メモリの構成に
係り、特に、高集積化に適した不揮発性の強誘電体メモ
リの構成に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a semiconductor memory, and more particularly to a structure of a nonvolatile ferroelectric memory suitable for high integration.
【0002】[0002]
【従来の技術】強誘電体は、ある強さの電界を印加する
と、それにより強誘電体内に分極を生じ、その分極はあ
る強さの逆方向電界を印加して分極を反転させない限り
残留分極として保持される性質を持つ。これをキャパシ
タ誘電体膜として用いた強誘電体キャパシタは、図34
に示すように、印加電圧VFEと蓄積電荷QFEとの間
にヒステリシス特性を有する。
2. Description of the Related Art A ferroelectric substance, when an electric field of a certain strength is applied, causes polarization in the ferroelectric substance, and the polarization is a residual polarization unless a reverse electric field of a certain strength is applied to invert the polarization. Has the property of being held as. A ferroelectric capacitor using this as a capacitor dielectric film is shown in FIG.
As shown in, there is a hysteresis characteristic between the applied voltage VFE and the accumulated charge QFE.
【0003】図34は、強誘電体キャパシタの電圧電荷
特性を示す説明図である。本図に基づき、強誘電体キャ
パシタの特性について説明する。強誘電体キャパシタ
に、ある大きさの電圧VM1を印加すると、強誘電体の
分極方向が印加電界に沿ってほぼ一定の向きになり、強
誘電体キャパシタの状態は状態d1に遷移する。次に印
加電圧を0Vにすると、残留分極を補償する電荷Qr1
が極板上に残るため、強誘電体キャパシタの状態は状態
s1になる。さらに、VM1と逆向きに、ある大きさの
電圧−VM0を印加すると、分極が反転し、強誘電体キ
ャパシタの状態は状態d0となる。この後印加電圧を0
Vにすると、補償電荷−Qr0が極板上に残り、状態s
0に遷移する。即ち、印加電圧が0Vの場合において、
強誘電体キャパシタは複数の状態をとることができる。
よって、例えば、状態s1を論理1に対応させ、状態s
0を論理0に対応させることにより、情報を記憶するこ
とができる。残留分極は、ある程度の強さの電界がかか
らない限り保持されるので、この記憶方式によれば、リ
フレッシュ動作が不要であり、電源を切った後も情報が
保持される不揮発性メモリを構成できる。
FIG. 34 is an explanatory diagram showing voltage-charge characteristics of a ferroelectric capacitor. The characteristics of the ferroelectric capacitor will be described based on this figure. When a voltage VM1 of a certain magnitude is applied to the ferroelectric capacitor, the polarization direction of the ferroelectric substance becomes substantially constant along the applied electric field, and the state of the ferroelectric capacitor transits to the state d1. Next, when the applied voltage is set to 0 V, the charge Qr1 for compensating for the residual polarization is obtained.
Remains on the electrode plate, the state of the ferroelectric capacitor becomes the state s1. Further, when a certain voltage -VM0 is applied in the opposite direction to VM1, the polarization is inverted and the state of the ferroelectric capacitor becomes the state d0. After this, the applied voltage is 0
When set to V, the compensation charge −Qr0 remains on the electrode plate and the state s
Transition to 0. That is, when the applied voltage is 0V,
Ferroelectric capacitors can have multiple states.
Therefore, for example, the state s1 is associated with the logic 1 and the state s
Information can be stored by mapping 0s to logical 0s. Since the remanent polarization is retained unless an electric field having a certain strength is applied, this storage method does not require a refresh operation and can form a nonvolatile memory in which information is retained even after the power is turned off.
【0004】上述の特性を持つ予め情報を記憶した強誘
電体キャパシタに、ある大きさの電圧、例えば、VM1
を印加した時、状態s1から状態d1に遷移した場合
と、状態s0から状態d1に遷移した場合とでは、強誘
電体キャパシタのみかけの容量値が異なる。即ち、状態
s0から状態d1に遷移した場合、分極反転に伴い、状
態s1からの遷移に比べ多量の電荷が強誘電体キャパシ
タに流入し、その結果、みかけの容量値が大きくなる。
つまり、分極反転が起こった場合、分極反転が起こらな
かった場合より容量値が等価的に大きくなる。この特性
を利用することにより、情報を読み出すことができる。
A ferroelectric capacitor having the above-mentioned characteristics in which information is stored in advance has a voltage of a certain magnitude, for example, VM1.
When the voltage is applied, the apparent capacitance value of the ferroelectric capacitor is different between when the state s1 transits to the state d1 and when the state s0 transits to the state d1. That is, when the state s0 transits to the state d1, a larger amount of charge flows into the ferroelectric capacitor than the transition from the state s1 due to the polarization reversal, and as a result, the apparent capacitance value increases.
That is, when the polarization inversion occurs, the capacitance value becomes equivalently larger than when the polarization inversion does not occur. Information can be read by utilizing this characteristic.
【0005】このような特性を持つ強誘電体キャパシタ
を用いて構成した不揮発性メモリの例として、例えば、
米国特許第4,873,664号に開示されたものが挙
げられる。このメモリの構成を図35を用いて説明す
る。図35は、従来の強誘電体メモリの構成を示す回路
構成図である。本図において、強誘電体キャパシタCF
Ev1とトランジスタTRv1により構成されたメモリ
セルMCv1、および、強誘電体キャパシタCFEBv
1とトランジスタTRBv1により構成されたメモリセ
ルMBv1は、ワード線WLv1により選択され、且
つ、プレート線PLv1により駆動され、対のデータ線
DLv1、DBv1に信号電位を発生させる。以下、こ
のような信号電位の発生動作についてより具体的に述べ
る。
As an example of a non-volatile memory formed by using a ferroelectric capacitor having such characteristics, for example,
Examples include those disclosed in US Pat. No. 4,873,664. The configuration of this memory will be described with reference to FIG. FIG. 35 is a circuit configuration diagram showing a configuration of a conventional ferroelectric memory. In this figure, the ferroelectric capacitor CF
A memory cell MCv1 composed of Ev1 and a transistor TRv1 and a ferroelectric capacitor CFEBv
The memory cell MBv1 constituted by 1 and the transistor TRBv1 is selected by the word line WLv1 and driven by the plate line PLv1 to generate a signal potential on the pair of data lines DLv1 and DBv1. Hereinafter, the operation of generating such a signal potential will be described more specifically.
【0006】対のデータ線DLv1、DBv1、プレー
ト線PLv1をローレベル(Low)とし、ワード線W
Lv1をハイレベル(High)としてセルトランジス
タを導通させた状態において、プレート線PLv1をH
ighにすると、データ線DLv1の電位は、High
とLowの電位差を、強誘電体キャパシタCFEv1
と、データ線DLv1の寄生容量CDLv1とで電圧分
割したものとなる。同様に、データ線DBv1の電位
は、HighとLowの電位差を、強誘電体キャパシタ
CFEBv1と、データ線DBv1の寄生容量CDBv
1とで電圧分割したものとなる。この動作において、強
誘電体キャパシタの分極が反転した場合、強誘電体キャ
パシタのみかけの容量が大きくなるため、データ線に発
生する信号電位は、分極が反転しなかった場合よりも高
くなる。よって、強誘電体キャパシタCFEv1、CF
EBv1の残留分極の向きを互いに逆方向に設定し、メ
モリセルMCv1、MBv1の一方に論理1、他方に論
理0を書き込んでおくことにより、対のデータ線DLv
1、DBv1間に電位差が生じる。この電位差をセンス
アンプSAv1により感知し、情報を読み出す。
The pair of data lines DLv1, DBv1 and the plate line PLv1 are set to low level (Low), and the word line W
When Lv1 is set to a high level (High) and the cell transistor is made conductive, the plate line PLv1 is set to H level.
When set to high, the potential of the data line DLv1 becomes High.
And Low potential difference between the ferroelectric capacitor CFEv1
And the parasitic capacitance CDLv1 of the data line DLv1. Similarly, for the potential of the data line DBv1, the potential difference between High and Low is calculated by comparing the parasitic capacitance CDBv of the ferroelectric capacitor CFEBv1 and the data line DBv1.
The voltage is divided by 1 and. In this operation, when the polarization of the ferroelectric capacitor is inverted, the apparent capacitance of the ferroelectric capacitor is increased, so that the signal potential generated on the data line is higher than that when the polarization is not inverted. Therefore, the ferroelectric capacitors CFEv1 and CF
By setting the directions of remnant polarization of EBv1 in mutually opposite directions and writing a logic 1 to one of the memory cells MCv1 and MBv1 and a logic 0 to the other, the pair of data lines DLv1.
1, there is a potential difference between DBv1. This potential difference is sensed by the sense amplifier SAv1 to read information.
【0007】上記のメモリでは、2個のメモリセルを用
いて1ビットの情報を記憶するため、高集積のメモリを
構成するのに不利である。より集積度を向上させるため
には、1個のメモリセルに1ビットの情報を記憶する方
式が望ましい。その場合、選択セルによりデータ線に発
生させた信号電位を検出するため、対をなすデータ線に
論理1または論理0に対応する信号電位の中間にある参
照電位を発生する手段が必要となる。その一つとして、
ダミーセルを用いる技術が挙げられる。このようなダミ
ーセル構成の一つの方式として、例えば、上記米国特許
第4,873,664号に併記されたもの、あるいは、
特開平2−301093号に開示されたものが挙げられ
る。即ち、ダミーセルの強誘電体キャパシタの面積をメ
モリセルのそれと異ならしめ、これを用いて参照電位を
発生させるものである。上記米国特許第4,873,6
64号に開示された方式について、次の図36を用いて
説明する。
The above-mentioned memory uses two memory cells to store 1-bit information, which is disadvantageous in constructing a highly integrated memory. In order to further improve the degree of integration, it is desirable to store 1-bit information in one memory cell. In that case, in order to detect the signal potential generated in the data line by the selected cell, a means for generating a reference potential in the middle of the signal potential corresponding to logic 1 or logic 0 is required in the paired data lines. As one of them,
There is a technique using a dummy cell. As one method of such a dummy cell structure, for example, the method described in the above-mentioned US Pat. No. 4,873,664, or
Examples include those disclosed in JP-A-2-301093. That is, the area of the ferroelectric capacitor of the dummy cell is made different from that of the memory cell, and this is used to generate the reference potential. U.S. Pat. No. 4,873,6
The method disclosed in No. 64 will be described with reference to FIG.
【0008】図36は、従来のダミーセルを用いた強誘
電体メモリの構成を示す回路構成図である。本図におい
て、メモリセルMCw1は、ワード線WLw1により選
択され且つプレート線PLw1により駆動され、データ
線DLw1に信号電位を発生させる。また、ダミーセル
DMCw1は、ダミーワード線DWLw1により選択さ
れ且つプレート線DPLw1により駆動され、データ線
DDLw1に参照電位を発生させる。ここで、上記米国
特許第4,873,664号に開示されたように、ダミ
ーセルDMCw1の強誘電体キャパシタDCFEw1の
面積を、メモリセルMCw1の強誘電体キャパシタCF
Ew1のそれよりも2倍以上大きくし、且つ参照電位を
発生させる際に分極反転が起こらないよう、分極の方向
を設定しておく。また、強誘電体キャパシタCFEw1
には、分極反転時におけるみかけの容量が、ダミーセル
側の強誘電体キャパシタDCFEw1の分極非反転時の
容量より大きいものを用いる。その結果、ダミーセル側
の強誘電体キャパシタDCFEw1の容量は、強誘電体
キャパシタCFEw1の分極非反転時の容量より大き
く、分極反転時の容量より小さくなる。従って、データ
線DDLw1に論理1、論理0に対応する信号電位の中
間にある電位を発生させることができる。
FIG. 36 is a circuit diagram showing the structure of a conventional ferroelectric memory using dummy cells. In the figure, the memory cell MCw1 is selected by the word line WLw1 and driven by the plate line PLw1 to generate a signal potential on the data line DLw1. The dummy cell DMCw1 is selected by the dummy word line DWLw1 and driven by the plate line DPLw1 to generate a reference potential on the data line DDLw1. Here, as disclosed in the above-mentioned US Pat. No. 4,873,664, the area of the ferroelectric capacitor DCFEw1 of the dummy cell DMCw1 is set to the ferroelectric capacitor CF of the memory cell MCw1.
The polarization direction is set to be twice or more larger than that of Ew1 and polarization inversion does not occur when the reference potential is generated. In addition, the ferroelectric capacitor CFEw1
For this, an apparent capacitance at the time of polarization reversal is larger than that at the time of non-inversion of polarization of the ferroelectric capacitor DCFEw1 on the dummy cell side. As a result, the capacitance of the ferroelectric capacitor DCFEw1 on the dummy cell side is larger than the capacitance of the ferroelectric capacitor CFEw1 when the polarization is not inverted and smaller than the capacitance when the polarization is inverted. Therefore, it is possible to generate a potential in the middle of the signal potentials corresponding to logic 1 and logic 0 on the data line DDLw1.
【0009】この技術では、ダミーセル側の強誘電体キ
ャパシタDCFEw1の面積を強誘電体キャパシタCF
Ew1のそれより大きいものとしたが、特開平2−30
1093号に開示されたように、強誘電体キャパシタD
CFEw1の面積を強誘電体キャパシタCFEw1のそ
れより小さいものとし、且つ参照電位を発生させる際に
分極反転が常に起こるように分極の方向を設定すること
により、同様の効果を得ることが可能である。また、ダ
ミーセル構成に関する別の技術として、例えば、特開平
2−110893号公報、特開平2−110895号公
報、あるいは特開平5−89692号公報に開示された
ものが挙げられる。即ち、2個の強誘電体キャパシタを
データ線に接続し、一方の分極を反転させ、他方の分極
を反転させないよう駆動することにより、参照電位を発
生させるものである。上記特開平2−110895号公
報に開示された方式について、図37を用いて説明す
る。
In this technique, the area of the ferroelectric capacitor DCFEw1 on the dummy cell side is set to the ferroelectric capacitor CF.
It is set to be larger than that of Ew1.
As disclosed in 1093, a ferroelectric capacitor D
The same effect can be obtained by setting the area of CFEw1 smaller than that of the ferroelectric capacitor CFEw1 and setting the polarization direction so that polarization inversion always occurs when the reference potential is generated. . Further, as another technique related to the dummy cell configuration, for example, the technique disclosed in Japanese Patent Application Laid-Open No. 2-110893, Japanese Patent Application Laid-Open No. 2-110895, or Japanese Patent Application Laid-Open No. 5-89692 can be cited. That is, the reference potential is generated by connecting two ferroelectric capacitors to the data line and driving them so that one polarization is inverted and the other polarization is not inverted. The method disclosed in Japanese Patent Laid-Open No. 2-110895 will be described with reference to FIG.
【0010】図37は、従来の分極反転を利用して参照
電位を発生させる強誘電体メモリの構成を示す回路構成
図である。本図において、メモリセルMCy1は、ワー
ド線WLy1により選択され、データ線DLy1に信号
電位を発生させる。また、ダミーセルDMCy1、DM
Cy2は、ダミーワード線DWLy1により選択され、
データ線DDLy1に参照電位を発生させる。メモリセ
ルMCy1のプレート電極PCy1およびダミーセルD
MCy2のプレート電極PLy2は、HighとLow
の中間電位に接続され、ダミーセルDMCy1のプレー
ト電極PLy1はLow電位(またはHigh電位)に
接続される。また、ダミーセルDMCy1、DMCy2
の有する強誘電体キャパシタDCFEy1、DCFEy
2の電極面積は、メモリセルMCy1の有する強誘電体
キャパシタCFEy1の電極面積の1/2である。さら
に、ダミーセルキャパシタDCFEy2の分極方向は、
予めリセット信号RESETyによってリセット電圧源
VRSyからHigh電圧を与えることにより設定して
おく。
FIG. 37 is a circuit diagram showing the structure of a conventional ferroelectric memory for generating a reference potential by utilizing polarization inversion. In the figure, the memory cell MCy1 is selected by the word line WLy1 and generates a signal potential on the data line DLy1. In addition, the dummy cells DMCy1 and DM
Cy2 is selected by the dummy word line DWLy1,
A reference potential is generated on the data line DDLy1. The plate electrode PCy1 of the memory cell MCy1 and the dummy cell D
The plate electrode PLy2 of MCy2 is High and Low.
, And the plate electrode PLy1 of the dummy cell DMCy1 is connected to the Low potential (or High potential). In addition, dummy cells DMCy1 and DMCy2
Ferroelectric capacitors DCFEy1 and DCFEy
The electrode area of 2 is 1/2 of the electrode area of the ferroelectric capacitor CFEy1 included in the memory cell MCy1. Further, the polarization direction of the dummy cell capacitor DCFEy2 is
It is set in advance by applying a high voltage from the reset voltage source VRSy by the reset signal RESETy.
【0011】信号発生時において、データ線DLy1、
DDLy1をLow電位にプリチャージし、次いで、ワ
ード線WLy1、ダミーワード線DWLy1を駆動し
て、メモリセルキャパシタCFEy1をデータ線DLy
1に、また、ダミーセルキャパシタDCFEy1、DC
FEy2をデータ線DDLy1にそれぞれ接続する。こ
の時、ダミーセルキャパシタDCFEy2の分極は反転
するが、ダミーセルキャパシタDCFEy1の分極は反
転しない。このため、ダミーセルキャパシタDCFEy
1、DCFEy2の容量の和は、メモリセルキャパシタ
CFEy1の分極反転時容量と、分極非反転時容量の中
間値になる。これを用いることにより、論理1、0に対
応する信号電位を判定するための参照電位を発生させる
ことができる。
When a signal is generated, the data line DLy1,
The DDLy1 is precharged to the Low potential, and then the word line WLy1 and the dummy word line DWLy1 are driven to connect the memory cell capacitor CFEy1 to the data line DLy.
1 and dummy cell capacitors DCFEy1, DC
FEy2 is connected to the data line DDLy1. At this time, the polarization of the dummy cell capacitor DCFEy2 is inverted, but the polarization of the dummy cell capacitor DCFEy1 is not inverted. Therefore, the dummy cell capacitor DCFEy
1, the sum of the capacities of DCFEy2 is an intermediate value between the capacity of the memory cell capacitor CFEy1 at the time of polarization inversion and the capacity at the time of non-inversion of polarization. By using this, a reference potential for determining the signal potential corresponding to logic 1 and 0 can be generated.
【0012】ここで、ダミーセルキャパシタDCFEy
2の分極をリセットする回路を設ける代わりに、特開平
5−89692号公報に開示されたように、データ線D
DLy1を駆動して、ダミーセルのリセットを行うこと
もできる。また、特開平2−110893号公報に開示
されたように、隣接する2対のデータ線にダミーセルを
共用することにより、メモリセルキャパシタに等しい電
極面積を持つダミーセルキャパシタを用いて参照電位を
発生させることもできる。この方式について、図38を
用いて説明する。
Here, the dummy cell capacitor DCFEy
Instead of providing a circuit for resetting the polarization of No. 2, the data line D as disclosed in JP-A-5-89692.
It is also possible to drive DLy1 to reset the dummy cell. Further, as disclosed in Japanese Patent Application Laid-Open No. 2-110893, a dummy cell is shared by two adjacent pairs of data lines to generate a reference potential by using a dummy cell capacitor having an electrode area equal to that of the memory cell capacitor. You can also This method will be described with reference to FIG.
【0013】図38は、従来の隣接する2対のデータ線
にダミーセルを共用して参照電位を発生させる強誘電体
メモリの構成を示す回路構成図である。本図において、
ダミーセルキャパシタDCFEx1、DCFEx2の電
極面積は、メモリセルキャパシタのそれと等しい。ま
た、図37と同様に、プレート電極PLx2はHigh
とLowの中間電位に接続され、プレート電極PLx1
はLow電位(またはHigh電位)に接続される。信
号発生動作に先立って、リセット信号RESETxによ
ってリセット電圧源VRSxからHigh電圧を与え、
ダミーセルキャパシタDCFEx2の分極方向を設定す
る。そして信号発生時において、データ線DDLx1、
DDLx2をLow電位にプリチャージし、次いでスイ
ッチYSWx1、YSWx2を導通させると、データ線
DDLx1、DDLx2に参照電位が発生される。
FIG. 38 is a circuit diagram showing the structure of a conventional ferroelectric memory in which two adjacent pairs of data lines share a dummy cell to generate a reference potential. In this figure,
The electrode areas of the dummy cell capacitors DCFEx1 and DCFEx2 are equal to those of the memory cell capacitors. Further, similarly to FIG. 37, the plate electrode PLx2 is High.
Is connected to the intermediate potential between Low and Low, and the plate electrode PLx1
Is connected to the Low potential (or High potential). Prior to the signal generating operation, a high voltage is applied from the reset voltage source VRSx by the reset signal RESETx,
The polarization direction of the dummy cell capacitor DCFEx2 is set. When the signal is generated, the data line DDLx1,
When the DDLx2 is precharged to the Low potential and then the switches YSWx1 and YSWx2 are made conductive, the reference potential is generated on the data lines DDLx1 and DDLx2.
【0014】[0014]
【発明が解決しようとする課題】解決しようとする問題
点は、従来のダミーセルを用いたそれぞれのメモリ構成
で発生する以下の点である。第一のダミーセル、即ち図
36に示したような、電極面積の異なるキャパシタを有
するダミーセルを用いた構成においては、分極非反転時
もしくは分極反転時のいずれか一方の容量値を基に参照
電位が決まるため、両方の容量値を用いて中間電位を発
生することは原理的に不可能である。よって、高精度の
参照電位を発生するためには、分極反転時および非反転
時におけるメモリセルキャパシタの容量値を予め見積も
り、これを基に決まる所望の容量特性を有するダミーセ
ルキャパシタを高精度に実現しなければならない。この
ためのダミーセル設計やプロセス条件設定が難しくなる
ことから、容量特性のばらつきや設計段階における見積
もり値とのずれ等により、安定な参照電位を発生できな
くなる危険性が高く、SN比や歩留りが低下する。ま
た、第二のダミーセル、即ち図37または図38に示し
たような、2個のキャパシタの一方の分極を反転させ、
他方の分極を反転させないダミーセルを用いた構成に関
しては、論理1、0の信号電位の中間電位を発生させる
ことが原理的には可能であるが、電極面積をメモリセル
キャパシタの1/2にする、あるいは、異なるプレート
電位を与えるためプレート電極を分離する、または、リ
セット信号線を設ける等、メモリセルと異なる構造のダ
ミーセルを用いなければならない。このため、メモリセ
ルアレイの連続的レイアウトパターン内にダミーセルを
作り込むことができず、ダミーセルを別に設計し、メモ
リセルアレイと離間して配置せざるを得ない。従って、
第一のダミーセルを用いた構成と同様に、ダミーセル設
計やプロセス条件設定が難しくなり、メモリセルキャパ
シタと同じ特性のダミーセルキャパシタを得ることが困
難になるため、安定な参照電位を発生できなくなる危険
性が高い。その上、ダミーセルのアクセス頻度はメモリ
セルのそれに比べ高いため、読み出し動作毎に分極反転
を起こすダミーセルにおいては、膜疲労による経時劣化
が懸念される。本発明の目的は、これら従来技術の課題
を解決し、製造が容易で信頼性が高く、かつ、高集積化
に適した強誘電体メモリを提供することである。
The problems to be solved are the following points which occur in the respective memory configurations using the conventional dummy cells. In the configuration using the first dummy cell, that is, the dummy cell having capacitors having different electrode areas as shown in FIG. 36, the reference potential is based on the capacitance value of either polarization non-inversion or polarization inversion. Since it is determined, it is impossible in principle to generate an intermediate potential using both capacitance values. Therefore, in order to generate a highly accurate reference potential, the capacitance value of the memory cell capacitor at the time of polarization inversion and non-inversion is estimated in advance, and a dummy cell capacitor having a desired capacitance characteristic determined based on this is realized with high accuracy. Must. Since it is difficult to design dummy cells and set process conditions for this purpose, there is a high risk that a stable reference potential cannot be generated due to variations in capacitance characteristics and deviation from the estimated value at the design stage, and the SN ratio and yield decrease. To do. In addition, one polarization of the second dummy cell, that is, two capacitors as shown in FIG. 37 or 38, is inverted,
Regarding the configuration using the dummy cell that does not invert the other polarization, it is possible in principle to generate an intermediate potential between the signal potentials of logic 1 and 0, but the electrode area is ½ of the memory cell capacitor. Alternatively, it is necessary to use a dummy cell having a different structure from the memory cell, such as separating the plate electrodes to provide different plate potentials or providing a reset signal line. Therefore, the dummy cells cannot be formed in the continuous layout pattern of the memory cell array, and the dummy cells have to be separately designed and arranged separately from the memory cell array. Therefore,
As with the configuration using the first dummy cell, it is difficult to design the dummy cell and set process conditions, and it is difficult to obtain a dummy cell capacitor with the same characteristics as the memory cell capacitor, so there is a risk that a stable reference potential cannot be generated. Is high. Moreover, since the access frequency of the dummy cell is higher than that of the memory cell, there is a concern that the dummy cell that causes polarization reversal every read operation may deteriorate with time due to film fatigue. An object of the present invention is to solve these problems of the prior art and to provide a ferroelectric memory which is easy to manufacture, highly reliable, and suitable for high integration.
【0015】[0015]
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体メモリは、(1)図1に示すよう
に、参照電位を発生させる参照電位発生部101は、予
め、論理「1」に対応する信号電位と論理「0」に対応
する信号電位とに基づき参照電位を生成する参照電位生
成部102と、この参照電位生成部102で生成した参
照電位あるいはこの参照電位を再現するための情報を記
憶する電位記憶部103と、参照電位生成部102によ
る参照電位の生成後にメモリセルアレイ105のメモリ
セルMC11に書き込まれた論理「1」もしくは論理
「0」の読み出し時に、メモリセルMC11により発生
された信号電位の検出用に、電位記憶部103により再
現された参照電位あるいはこの参照電位を再現するため
の電位を出力する電位供給部104とを具備することを
特徴とする。また、(2)上記(1)に記載の強誘電体
メモリにおいて、図4に示すように、参照電位生成部1
02は、それぞれ、メモリセルMC11と同じ構成で同
等の素子特性を有する第1、第2のダミーセルRMC1
1、RMC01を具備し、この第1、第2のダミーセル
RMC11、RMC01のいずれか一方に論理「1」
を、他方に論理「0」を書き込み、この第1、第2のダ
ミーセルRMC11、RMC01の出力を短絡させて参
照電位を生成することを特徴とする。また、(3)上記
(2)に記載の強誘電体メモリにおいて、同図4に示す
ように、参照電位生成部102は、対をなす第1および
第2のデータ線DL1、DB1を具備し、第1のデータ
線DL1に第1のダミーセルRMC11を、第2のデー
タ線DB1に第2のダミーセルRMC01をそれぞれ接
続し、第1および第2のダミーセルRMC11、RMC
01が接続された第1および第2のデータ線DL1、D
B1を短絡させて参照電位を生成することを特徴とす
る。また、(4)上記(1)から(3)のいずれかに記
載の強誘電体メモリにおいて、図5に示すように、参照
電位生成部102は、チップ上に隣接して配置される複
数のメモリセルのそれぞれに対応して生成した各参照電
位の平均値を出力する隣接電位平均化部(データ線短絡
スイッチSWDS1、SWDS2)を具備し、電位記憶
部103は、この隣接電位平均化部が出力した参照電位
の平均値あるいはこの参照電位の平均値を再現するため
の情報を記憶することを特徴とする。また、(5)上記
(1)から(4)のいずれかに記載の強誘電体メモリに
おいて、図6〜図8に示すように、参照電位生成部10
2は、チップ上に離間して分散配置される複数のメモリ
セルのそれぞれに対応して生成した各参照電位の平均値
を出力する離間電位平均化部(参照電位平均化部AVR
1)を具備し、電位記憶部103は、この離間電位平均
化部が出力した参照電位の平均値あるいはこの参照電位
の平均値を再現するための情報を記憶することを特徴と
する。また、(6)上記(1)から(5)のいずれかに
記載の強誘電体メモリにおいて、図9に示すように、参
照電位生成部102は、チップ上に配置される複数のメ
モリセルのそれぞれに対応して生成した各参照電位の平
均値を、チップ上に配置される全てのメモリセルの読み
出しに共通に用いる参照電位として出力する共通電位平
均化部(参照電位平均化部AVR1)を具備することを
特徴とする。また、(7)上記(1)から(5)のいず
れかに記載の強誘電体メモリにおいて、図10に示すよ
うに、参照電位生成部102は、チップ上の所定の領域
毎に配置される複数のメモリセルのそれぞれに対応して
生成した各参照電位の平均値を、同じ所定領域に配置さ
れる各メモリセルの読み出しに共通に用いる参照電位と
して出力する領域別共通電位平均化部(参照電位平均化
部AVR1)を具備し、電位記憶部103は、この領域
別共通電位平均化部が出力した各参照電位の平均値ある
いはこの参照電位の平均値を再現するための情報を、領
域別に記憶し、電位供給部104は、この電位記憶部1
03で記憶した各参照電位の平均値あるいはこの参照電
位の平均値を再現するための電位を領域別に出力するこ
とを特徴とする。また、(8)上記(1)から(7)の
いずれかに記載の強誘電体メモリにおいて、図11に示
すように、電位記憶部103は、参照電位生成部102
が出力した参照電位あるいはこの参照電位を再現するた
めの電位を蓄積する第一のキャパシタ(電位記憶用キャ
パシタCMA)を有する電位保持部MVRと、第一のキ
ャパシタと同等のリーク特性を持ちこの第一のキャパシ
タの参照電位あるいはこの参照電位を再現するための電
位の蓄積時に所定の定電位を蓄積する第二のキャパシタ
(リークモニタ用キャパシタCML)およびこの第二の
キャパシタに蓄積した電位の変動を検出するリーク検出
部(コンパレータDTL)を有するリフレッシュ判定部
RFJとを具備し、このリフレッシュ判定部RFJで検
出した第二のキャパシタの蓄積電位の変動量が所定の値
に達した時点で、第一のキャパシタへの参照電位あるい
はこの参照電位を再現するための電位の再蓄積と第二の
キャパシタへの定電位の再蓄積を行ない、情報をリフレ
ッシュすることを特徴とする。また、(9)上記(1)
から(7)のいずれかに記載の強誘電体メモリにおい
て、図12に示すように、電位記憶部103は、参照電
位あるいはこの参照電位を再現するための電位をディジ
タル信号に変換するAD変換部(AD変換制御部ADC
TL)と、このAD変換部で変換したディジタル信号を
記憶するラッチ部LMDと、このラッチ部LMDに記憶
したディジタル信号をアナログ電位に変換するDA変換
部(DAコンバータDAC)とを具備することを特徴と
する。また、(10)上記(9)に記載の強誘電体メモ
リにおいて、図13に示すように、電位記憶部103
は、複数の参照電位生成部102が出力した参照電位あ
るいはこの参照電位を再現するための電位をAD変換部
(AD変換制御部ADCTL)に順次に入力する参照電
位入力制御部(スイッチSWSL1,SWSL2)と、
AD変換部で順次に変換した複数の参照電位あるいはこ
の参照電位を再現するための電位に対応する各ディジタ
ル信号の平均値を算出して、ラッチ部LMDに出力する
平均値算出部DCAとを具備することを特徴とする。ま
た、(11)上記(1)から(10)のいずれかに記載
の強誘電体メモリにおいて、図14に示すように、電位
供給部104は、データ線に比べ十分大きい静電容量を
有する電位供給用キャパシタ(電荷供給用キャパシタC
RS)と、この電位供給用キャパシタの蓄積電位と電位
記憶部103の参照電位あるいはこの参照電位を再現す
るための電位とを比較する電位変動検出部(コンパレー
タDRS)と、この電位変動検出部の比較結果に基づき
電位供給用キャパシタを参照電位あるいはこの参照電位
を再現するための電位に充電する充電部(トランジスタ
TRS)とを具備することを特徴とする。また、(1
2)上記(3)に記載の強誘電体メモリにおいて、図1
5に示すように、メモリセルアレイ105は、それぞれ
同じ構成で同等の素子特性を有するメモリセルMC1
1、MC12、MC21、MC22および第1、第2の
ダミーセル(ダミーセルDMCB1、DMCB2、DM
CD1、DMCD2)を2次元配置したレイアウトパタ
ーンで形成してなることを特徴とする。また、(13)
上記(3)に記載の強誘電体メモリにおいて、図18に
示すように、データ線DL1〜4、DB1〜4は、少な
くとも、読み出し動作において、隣接するデータ線を同
時に選択されないよう配置された区間を含んで配置さ
れ、読み出し動作において、少なくとも選択されたデー
タ線DB1に隣接する選択されないデータ線DB2、D
L2の電位を固定することを特徴とする。また、(1
4)上記(1)から(13)のいずれかに記載の強誘電
体メモリにおいて、図23に示すように、複数のメモリ
セルMH11、MH12が共通接続され、データ線DL
1〜2、DB1〜2の動作振幅における最高電位と最低
電位の中間の定電位にある第1のプレート電極と、複数
のダミーセルDMCD1〜2、DMCB1〜2が共通接
続され、少なくとも読み出し動作における選択されたダ
ミーセルが駆動される期間において、データ線の動作振
幅における最高電位以上あるいは最低電位以下にある第
2のプレート電極PLDD、PLBBとを設けることを
特徴とする。また、(15)上記(1)から(14)の
いずれかに記載の強誘電体メモリにおいて、図27に示
すように、複数のデータ線対DL1−DB1、DL2−
DB2に選択的に接続され、このデータ線対の電位差を
増幅して情報として出力する情報感知部(センスアンプ
SA01)と、この情報感知部と複数のデータ線対との
接続を制御するデータ線選択部(列選択スイッチYSW
1、YSW2)とを設けることを特徴とする。また、
(16)上記(15)に記載の強誘電体メモリにおい
て、図28に示すように、情報感知部との接続に選択さ
れたデータ線対DL1−DB1に隣接する選択されない
データ線対DL2−DB2の電位を、所定の電位に固定
するデータ線電位固定部(プリチャージ回路TPN1〜
4)を設けることを特徴とする。また、(17)上記
(1)から(16)のいずれかに記載の強誘電体メモリ
において、図31に示すように、メモリセルアレイ10
5の情報の読み出し時に参照電位を発生させるダミーセ
ルDMCB1と、このダミーセルにより発生される参照
電位を参照電位生成部102で生成した参照電位と等し
くさせるダミーセルのプレート電極の電位を生成するダ
ミープレート線電位生成部107とを設け、電位記憶部
103は、ダミープレート線電位生成部107で生成し
たダミーセルのプレート電極の電位を、参照電位を再現
するための情報として記憶し、電位供給部104は、電
位記憶部103に記憶したダミーセルのプレート電極の
電位を出力することを特徴とする。
In order to achieve the above object, the ferroelectric memory of the present invention comprises: (1) As shown in FIG. A reference potential generation unit 102 that generates a reference potential based on a signal potential corresponding to “1” and a signal potential corresponding to logic “0”, and a reference potential generated by the reference potential generation unit 102 or the reference potential is reproduced. And a potential storage unit 103 that stores information for storing the information, and a memory cell when the logic “1” or the logic “0” written in the memory cell MC11 of the memory cell array 105 is read after the reference potential generation unit 102 generates the reference potential. A potential for outputting the reference potential reproduced by the potential storage unit 103 or a potential for reproducing this reference potential for detecting the signal potential generated by the MC 11. Characterized by comprising a supply unit 104. (2) In the ferroelectric memory according to (1) above, as shown in FIG.
Reference numeral 02 denotes a first dummy cell RMC1 having the same configuration as the memory cell MC11 and having the same element characteristics.
1 and RMC01, and the logic "1" is applied to one of the first and second dummy cells RMC11 and RMC01.
Is written in the other and a logic "0" is written in the other, and the outputs of the first and second dummy cells RMC11 and RMC01 are short-circuited to generate a reference potential. (3) In the ferroelectric memory described in (2) above, as shown in FIG. 4, the reference potential generation unit 102 includes a pair of first and second data lines DL1 and DB1. , The first dummy cell RMC11 is connected to the first data line DL1, the second dummy cell RMC01 is connected to the second data line DB1, and the first and second dummy cells RMC11 and RMC are connected.
01 and the connected first and second data lines DL1 and D1
It is characterized in that B1 is short-circuited to generate a reference potential. (4) In the ferroelectric memory according to any one of (1) to (3) above, as shown in FIG. 5, the reference potential generation unit 102 includes a plurality of reference potential generation units 102 arranged adjacent to each other on the chip. The potential storage unit 103 includes an adjacent potential averaging unit (data line short-circuit switches SWDS1 and SWDS2) that outputs the average value of the reference potentials generated corresponding to the memory cells. It is characterized in that the average value of the output reference potentials or information for reproducing the average value of the reference potentials is stored. (5) In the ferroelectric memory according to any one of (1) to (4) above, as shown in FIGS.
Reference numeral 2 denotes a separated potential averaging unit (reference potential averaging unit AVR) that outputs an average value of each reference potential generated corresponding to each of a plurality of memory cells that are spaced apart and arranged on the chip.
1), and the potential storage unit 103 is characterized by storing the average value of the reference potential output by the separated potential averaging unit or information for reproducing the average value of the reference potential. (6) In the ferroelectric memory according to any one of (1) to (5) above, as shown in FIG. 9, the reference potential generating unit 102 includes a plurality of memory cells arranged on a chip. A common potential averaging unit (reference potential averaging unit AVR1) that outputs the average value of the reference potentials corresponding to each as a reference potential commonly used for reading all the memory cells arranged on the chip is provided. It is characterized by having. (7) In the ferroelectric memory according to any one of (1) to (5) above, as shown in FIG. 10, the reference potential generator 102 is arranged in each predetermined region on the chip. A common potential averaging unit for each area that outputs an average value of each reference potential generated corresponding to each of a plurality of memory cells as a reference potential commonly used for reading of each memory cell arranged in the same predetermined area (see The potential storage unit 103 is provided with a potential averaging unit AVR1), and the potential storage unit 103 outputs, for each region, the average value of each reference potential output by the common potential averaging unit for each region or information for reproducing the average value of this reference potential. The potential supply unit 104 stores the potential stored in the potential storage unit 1
The average value of the reference potentials stored in 03 or the potential for reproducing the average value of the reference potentials is output for each region. (8) In the ferroelectric memory according to any one of (1) to (7) above, as shown in FIG. 11, the potential storage unit 103 includes a reference potential generation unit 102.
And a potential holding unit MVR having a first capacitor (capacitance storage capacitor CMA) for accumulating a reference potential output by the CPU or a potential for reproducing the reference potential, and a leak characteristic equivalent to that of the first capacitor. The second capacitor (leakage monitoring capacitor CML) that stores a predetermined constant potential when the reference potential of the one capacitor or the potential for reproducing the reference potential and the fluctuation of the potential stored in the second capacitor are A refresh determination unit RFJ having a leak detection unit (comparator DTL) for detection is provided, and when the variation amount of the accumulated potential of the second capacitor detected by the refresh determination unit RFJ reaches a predetermined value, the first Of the reference potential to the capacitor of or the potential to reproduce this reference potential and the potential of the second capacitor. Performs position re accumulation, characterized by refreshing the information. Also, (9) above (1)
In the ferroelectric memory according to any one of (1) to (7), as shown in FIG. 12, the potential storage unit 103 includes an AD conversion unit that converts a reference potential or a potential for reproducing the reference potential into a digital signal. (AD conversion control unit ADC
TL), a latch unit LMD that stores the digital signal converted by the AD conversion unit, and a DA conversion unit (DA converter DAC) that converts the digital signal stored in the latch unit LMD into an analog potential. Characterize. (10) In the ferroelectric memory as described in (9) above, as shown in FIG.
Is a reference potential input control unit (switch SWSL1, SWSL2) for sequentially inputting the reference potential output from the plurality of reference potential generation units 102 or the potential for reproducing the reference potential to the AD conversion unit (AD conversion control unit ADCTL). )When,
An average value calculation unit DCA for calculating an average value of each digital signal corresponding to a plurality of reference potentials sequentially converted by the AD conversion unit or a potential for reproducing the reference potential and outputting the calculated average value to the latch unit LMD. It is characterized by doing. (11) In the ferroelectric memory according to any one of (1) to (10), as shown in FIG. 14, the potential supply unit 104 has a potential having a capacitance sufficiently larger than that of the data line. Supply capacitor (charge supply capacitor C
RS), a potential fluctuation detection unit (comparator DRS) for comparing the accumulated potential of the potential supply capacitor with the reference potential of the potential storage unit 103 or the potential for reproducing the reference potential, and the potential fluctuation detection unit A charging unit (transistor TRS) for charging the potential supply capacitor to a reference potential or a potential for reproducing the reference potential based on the comparison result is provided. In addition, (1
2) In the ferroelectric memory as described in (3) above, FIG.
As shown in FIG. 5, the memory cell array 105 includes memory cells MC1 having the same configuration and the same element characteristics.
1, MC12, MC21, MC22 and first and second dummy cells (dummy cells DMCB1, DMCB2, DM
It is characterized in that it is formed by a layout pattern in which CD1 and DMCD2) are two-dimensionally arranged. Also, (13)
In the ferroelectric memory according to (3) above, as shown in FIG. 18, the data lines DL1 to DL4 and DB1 to DB4 are arranged at least so that adjacent data lines are not simultaneously selected in a read operation. And the unselected data lines DB2 and D2 adjacent to the selected data line DB1 in the read operation.
It is characterized in that the potential of L2 is fixed. In addition, (1
4) In the ferroelectric memory according to any one of (1) to (13) above, as shown in FIG. 23, a plurality of memory cells MH11 and MH12 are commonly connected and the data line DL is connected.
1-2, the first plate electrode having a constant potential intermediate between the highest potential and the lowest potential in the operation amplitudes of DB1 and DB2 and the plurality of dummy cells DMCD1-2 and DMCB1-2 are commonly connected, and at least the selection in the read operation is performed. It is characterized in that the second plate electrodes PLDD and PLBB having a potential higher than or equal to the highest potential or lower than the lowest potential in the operation amplitude of the data line are provided in a period in which the dummy cells thus driven are driven. (15) In the ferroelectric memory according to any one of (1) to (14) above, as shown in FIG. 27, a plurality of data line pairs DL1-DB1, DL2-
An information sensing unit (sense amplifier SA01) that is selectively connected to DB2 and amplifies the potential difference of this data line pair and outputs it as information, and a data line that controls the connection between this information sensing unit and a plurality of data line pairs. Selector (Column selection switch YSW
1, YSW 2) are provided. Also,
(16) In the ferroelectric memory according to (15) above, as shown in FIG. 28, an unselected data line pair DL2-DB2 adjacent to a data line pair DL1-DB1 selected for connection with an information sensing unit. Data line potential fixing unit (precharge circuits TPN1 to TPN1
4) is provided. (17) In the ferroelectric memory according to any one of (1) to (16) above, as shown in FIG. 31, a memory cell array 10
5, a dummy cell DMCB1 that generates a reference potential when reading information, and a dummy plate line potential that generates a potential of the plate electrode of the dummy cell that makes the reference potential generated by this dummy cell equal to the reference potential generated by the reference potential generation unit 102. The potential storage unit 103 stores the potential of the plate electrode of the dummy cell generated by the dummy plate line potential generation unit 107 as information for reproducing the reference potential, and the potential supply unit 104 stores the potential. It is characterized in that the potential of the plate electrode of the dummy cell stored in the storage unit 103 is output.
【0016】[0016]
【作用】本発明においては、上記(1)の構成とするこ
とにより、参照電位を生成する参照電位生成動作時に、
一方に論理0を、他方に論理1を書き込んだ対をなすダ
ミーセルを用い、ダミーセルに書き込んだ情報を読み出
す際に、それぞれのダミーセルが接続されたデータ線を
短絡させ、データ線に論理0と論理1に対応する信号電
位の中間の参照電位を発生させる。そして、これを電位
記憶部に格納する。次に、読み出し動作においては、電
位記憶部に記憶した電位情報を基に、電位供給部を介し
て、対をなすデータ線の一方に発生させた参照電位と、
他方に接続されたメモリセルから読み出した論理0また
は論理1に対応する信号電位との比較により、信号を検
出し、情報を読み出す。このようにすることにより、読
み出し動作においてダミーセルの分極を反転させる必要
がないので、ダミーセルの強誘電体膜疲労による経時劣
化が軽減され、信頼性の高い強誘電体メモリを得ること
ができる。また、上記(2)、(3)、および、(1
2)の構成とすることにより、メモリセルと構造や素子
サイズの異なるダミーセルを特に用いることなしに、論
理1と論理0に対応する信号電位の中間にある参照電位
を生成できるので、メモリセルアレイに簡単な回路を付
加するだけで参照電位を発生できると共に、ダミーセル
をメモリセルアレイ内に作り込むことができ、メモリセ
ルと連続したレイアウトパターン上にダミーセルを設け
ることができる。このことにより、ダミーセル設計やプ
ロセス条件設定が容易となり、素子特性の均一性が高く
なり、高精度の参照電位を生成することが可能となる。
また、上記(4)〜(7)の構成として、参照電位を平
均化する。このことにより、ダミーセル等の特性のバラ
ツキに強い、より安定性の高い参照電位を生成すること
ができる。また、上記(8)の構成とすることにより、
比較的簡単な回路で、参照電位を記憶することができ
る。また、上記(9)、(10)の構成とすることによ
り、参照電位をディジタル信号で記憶することができ、
リーク等による消失を回避することができる。また、上
記(11)により、電位供給部を簡素に構成できる。ま
た、上記(13)の構成とすることにより、読み出し動
作においては、隣接するデータ線の電位が固定されてい
るので、データ線間の寄生容量による干渉雑音を低減で
きる。また、上記(14)の構成とすることにより、プ
レート電極をプレート線として微細加工する必要がなく
なる。また、上記(15)、(16)の構成として、情
報感知部を共有する。このことにより、回路面積を削減
できると共に、メモリセルアレイにおいて必要な部分の
みを動作させるので、消費電力や電源等の雑音の低減等
が可能となる。また、上記(17)の構成として、ダミ
ープレート線を介して、データ線に、参照電位を発生さ
せる。このことにより、電位供給部からメモリセルアレ
イに供給する電位の変動がデータ線電位に与える影響を
小さくすることができる。
In the present invention, by adopting the configuration of (1) above, during the reference potential generating operation for generating the reference potential,
When a pair of dummy cells in which a logic 0 is written in one side and a logic 1 is written in the other side are used, when reading the information written in the dummy cells, the data lines connected to the respective dummy cells are short-circuited and the data lines are set to logic 0 and logic. A reference potential in the middle of the signal potential corresponding to 1 is generated. Then, this is stored in the potential storage unit. Next, in the read operation, based on the potential information stored in the potential storage unit, the reference potential generated on one of the paired data lines via the potential supply unit,
A signal is detected and information is read by comparison with a signal potential corresponding to logic 0 or logic 1 read from the memory cell connected to the other side. By doing so, it is not necessary to invert the polarization of the dummy cell in the read operation, so that deterioration over time due to fatigue of the ferroelectric film of the dummy cell is reduced, and a highly reliable ferroelectric memory can be obtained. Also, the above (2), (3), and (1
With the configuration of 2), the reference potential intermediate between the signal potentials corresponding to the logic 1 and the logic 0 can be generated without using a dummy cell having a different structure or element size from the memory cell. The reference potential can be generated simply by adding a simple circuit, a dummy cell can be formed in the memory cell array, and the dummy cell can be provided on a layout pattern continuous with the memory cell. This facilitates dummy cell design and process condition setting, improves the uniformity of device characteristics, and makes it possible to generate a highly accurate reference potential.
Further, in the configurations of (4) to (7) above, the reference potential is averaged. As a result, it is possible to generate a more stable reference potential that is resistant to variations in the characteristics of the dummy cells and the like. Further, by adopting the configuration of (8) above,
The reference potential can be stored with a relatively simple circuit. In addition, with the above configurations (9) and (10), the reference potential can be stored as a digital signal,
It is possible to avoid disappearance due to a leak or the like. Further, the potential supply unit can be simply configured by the above (11). Further, with the above configuration (13), since the potential of the adjacent data line is fixed in the read operation, the interference noise due to the parasitic capacitance between the data lines can be reduced. Further, by adopting the configuration of (14), it is not necessary to perform fine processing of the plate electrode as a plate line. Further, as the configurations of (15) and (16), the information sensing unit is shared. As a result, the circuit area can be reduced and only the necessary portion of the memory cell array is operated, so that it is possible to reduce power consumption, noise such as power supply, and the like. Further, in the above configuration (17), the reference potential is generated in the data line via the dummy plate line. As a result, the influence of the fluctuation of the potential supplied from the potential supply section to the memory cell array on the data line potential can be reduced.
【0017】[0017]
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図1は、本発明の強誘電体メモリの本発明に
係わる構成の第1の実施例を示すブロック図である。本
例は、本発明における基本概念を示すもので、読み出し
動作時において、データ線に参照電位を与える参照電位
発生部のブロック構成を表す一例である。本図におい
て、参照電位発生部101は、参照電位生成部102、
電位記憶部103、電位供給部104、および、これら
を制御するコントローラ106を含んで構成される。ま
た、メモリセルアレイ105は、ワード線WL1、ダミ
ーワード線DWLB、データ線DL1,DB1、メモリ
セルMC11、ダミーセルDMCB1およびセンスアン
プSA1を含んで構成される。ダミーセルDMCB1
は、センスアンプSA1による信号検出時において、デ
ータ線DL1,DB1の容量バランスをとり、増幅動作
を安定に行うために設けたものである。
Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a first embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention. This example illustrates the basic concept of the present invention, and is an example showing a block configuration of a reference potential generation unit that applies a reference potential to a data line during a read operation. In the figure, the reference potential generation unit 101 includes a reference potential generation unit 102,
The potential storage unit 103, the potential supply unit 104, and the controller 106 that controls them are included. The memory cell array 105 also includes a word line WL1, a dummy word line DWB, data lines DL1 and DB1, a memory cell MC11, a dummy cell DMCB1 and a sense amplifier SA1. Dummy cell DMCB1
Are provided in order to balance the capacitances of the data lines DL1 and DB1 and stably perform the amplification operation when the signal is detected by the sense amplifier SA1.
【0018】参照電位生成部102は、読み出し動作時
において、選択されたメモリセルMC11等によりデー
タ線DL1等に発生される、論理1または論理0に対応
する信号電位に対して、その中間にある電位、即ち参照
電位を生成する。この参照電位は、例えばメモリセルア
レイ105を用いて論理1および論理0の信号電位を発
生させ、これを短絡する等の手法により生成することが
できる。電位記憶部103は、参照電位生成部102に
より生成された参照電位を記憶する。この記憶は、揮発
的、即ち電源を切った場合に情報が失われるような方式
でなされても構わない。また、参照電位そのものを記憶
するのではなく、読み出し動作においてデータ線に参照
電位を再現できるような電位やディジタル値等の情報を
記憶させても良い。電位供給部104は、読み出し動作
時において、選択されたメモリセルが接続されたデータ
線と対をなすデータ線に参照電位を与えるため、電位記
憶部103に記憶された参照電位あるいは参照電位を再
現するための電位を供給する。例えばメモリセルMC1
1が選択された場合、これに接続されたデータ線DL1
と対をなすデータ線DB1に参照電位を供給する。
The reference potential generator 102 is in the middle of the signal potential corresponding to the logic 1 or the logic 0 generated in the data line DL1 or the like by the selected memory cell MC11 or the like during the read operation. An electric potential, that is, a reference electric potential is generated. The reference potential can be generated, for example, by generating a signal potential of logic 1 and logic 0 using the memory cell array 105 and short-circuiting the signal potential. The potential storage unit 103 stores the reference potential generated by the reference potential generation unit 102. This storage may be volatile, that is, in such a way that information is lost when the power is turned off. Further, instead of storing the reference potential itself, information such as a potential or a digital value that can reproduce the reference potential in the data line in the read operation may be stored. The potential supply unit 104 applies the reference potential to the data line paired with the data line to which the selected memory cell is connected during the read operation, and thus reproduces the reference potential or the reference potential stored in the potential storage unit 103. Supply a potential for For example, the memory cell MC1
When 1 is selected, the data line DL1 connected to it is
The reference potential is supplied to the data line DB1 which makes a pair with.
【0019】上記のメモリセルMC11およびダミーセ
ルDMCB1等には、強誘電体の残留分極を利用して不
揮発的に情報を記憶するメモリセルが適用可能であり、
例えば図2に示す構成が適用できる。図2は、図1にお
けるメモリセルの構成例を示す回路構成図である。本図
において、メモリセルMC11は、セルトランジスタT
R11と強誘電体キャパシタCF11よりなる。セルト
ランジスタTR11のソース・ドレイン端子の一方は、
強誘電体キャパシタCF11の一方の端子に、もう一方
は、データ線DL1に接続され、ゲート端子はワード線
WL1に接続される。強誘電体キャパシタCF11のも
う一方の端子(プレート電極PLC)は、複数のメモリ
セルに共通接続され、プレート電位供給部(図では省
略)に接続される。強誘電体キャパシタCF11は、強
誘電体膜を電極間に挟んで形成されるものである。
As the memory cell MC11, the dummy cell DMCB1, etc., a memory cell for storing information in a non-volatile manner by utilizing the remanent polarization of a ferroelectric substance can be applied.
For example, the configuration shown in FIG. 2 can be applied. FIG. 2 is a circuit configuration diagram showing a configuration example of the memory cell in FIG. In the figure, the memory cell MC11 is a cell transistor T
It is composed of R11 and a ferroelectric capacitor CF11. One of the source and drain terminals of the cell transistor TR11 is
One terminal and the other terminal of the ferroelectric capacitor CF11 are connected to the data line DL1, and the gate terminal is connected to the word line WL1. The other terminal (plate electrode PLC) of the ferroelectric capacitor CF11 is commonly connected to a plurality of memory cells and is also connected to a plate potential supply section (not shown). The ferroelectric capacitor CF11 is formed by sandwiching a ferroelectric film between electrodes.
【0020】強誘電体の材料としては、例えばジルコン
酸チタン酸鉛(PZT)、チタン酸バリウム(BaTi
O3)等のペロブスカイト酸化物が適用可能である。強
誘電体キャパシタCF11の分極は、データ線DL1に
より蓄積ノードSN11に与えられる電位と、プレート
電極PLCの電位差により制御される。この他、抵抗R
F11は強誘電体キャパシタCF11のリークを表す抵
抗を、ダイオードDS11,DD11はセルトランジス
タTR11のソース・ドレイン接合を表す。この他のメ
モリセルおよびダミーセルDMCB1等も、メモリセル
MC11と同じ構成をとり、構造および素子サイズもほ
ぼ同等であるとする。
Examples of ferroelectric materials include lead zirconate titanate (PZT) and barium titanate (BaTi).
Perovskite oxides such as O3) are applicable. The polarization of the ferroelectric capacitor CF11 is controlled by the potential difference between the potential applied to the storage node SN11 by the data line DL1 and the plate electrode PLC. Besides this, the resistance R
F11 represents a resistance representing leakage of the ferroelectric capacitor CF11, and diodes DS11 and DD11 represent source / drain junctions of the cell transistor TR11. It is assumed that the other memory cells and the dummy cell DMCB1 and the like also have the same configuration as the memory cell MC11 and have substantially the same structure and element size.
【0021】図1に示した構成に適用される読み出し動
作の流れについて、図3を用いて説明する。図3は、図
1における強誘電体メモリの本発明に係わる動作例を示
すフローチャートである。本例において、まず電源投入
(ステップ501)の後、参照電位を生成し(ステップ
502)、これを記憶する(ステップ503)。ここで
読み出し動作の要求があった場合(ステップ504にお
けるYes判定)、読み出し動作を開始する。例とし
て、図1において、メモリセルMC11が選択された場
合、ワード線WL1およびダミーワード線DWLBを選
択駆動する(ステップ505)。これにより、データ線
DL1には、論理1または論理0に対応する信号電位が
発生する(ステップ506)。この時、対をなすデータ
線DB1には、電位供給部104より参照電位が供給さ
れる(ステップ507)。この信号電位と参照電位との
差を、センスアンプSA1により検出する(ステップ5
08)ことにより、情報を読み出す。
The flow of the read operation applied to the configuration shown in FIG. 1 will be described with reference to FIG. FIG. 3 is a flowchart showing an operation example of the ferroelectric memory in FIG. 1 according to the present invention. In this example, first, after the power is turned on (step 501), a reference potential is generated (step 502) and stored (step 503). If the read operation is requested here (Yes in step 504), the read operation is started. As an example, in FIG. 1, when the memory cell MC11 is selected, the word line WL1 and the dummy word line DWLB are selectively driven (step 505). As a result, a signal potential corresponding to logic 1 or logic 0 is generated on the data line DL1 (step 506). At this time, the reference potential is supplied from the potential supply unit 104 to the paired data line DB1 (step 507). The difference between the signal potential and the reference potential is detected by the sense amplifier SA1 (step 5).
08) to read the information.
【0022】この読み出し動作を通じて、図1のダミー
セルDMCB1の有する強誘電体キャパシタの分極を反
転させる必要はない。一方、図1の電位記憶部103に
記憶された参照電位の情報をリフレッシュする必要があ
る場合(ステップ509におけるYes判定)、再びス
テップ502に戻り、参照電位を生成し、これを記憶す
る。リフレッシュの必要がないと判断される場合(ステ
ップ509におけるNo判定)、読み出し要求が来るま
で待機状態を続ける。リフレッシュが必要とされるの
は、例えば、メモリへのアクセスがある回数行われた後
や、供給電圧・温度等の環境が変化した場合、あるいは
時間の経過等により、図1の電位記憶部103の記憶内
容が変化あるいは消失した場合等である。
Through this read operation, it is not necessary to invert the polarization of the ferroelectric capacitor of the dummy cell DMCB1 of FIG. On the other hand, when the information of the reference potential stored in the potential storage unit 103 of FIG. 1 needs to be refreshed (Yes determination in step 509), the process returns to step 502 again to generate the reference potential and store it. When it is determined that the refresh is not necessary (No determination in step 509), the standby state is continued until the read request comes. The refresh is required, for example, after the memory is accessed a certain number of times, when the environment such as the supply voltage and the temperature is changed, or when the time elapses, the potential storage unit 103 in FIG. This is the case, for example, when the memory content of is changed or lost.
【0023】なお、長時間アクセス要求がない場合に
は、スリープモードとして、リフレッシュを行わず、場
合によっては、図1の電位記憶部103等への電源供給
も行わず、再度アクセスが行われる際に、再びステップ
502に戻って参照電位を生成し記憶する動作モードを
設ければ、待機時における消費電力を低減できる。本実
施例によれば、論理1および論理0に対応する信号電位
の中間にある参照電位を用い、なおかつダミーセルキャ
パシタの分極反転による膜疲労を伴わずに読み出し動作
を行うことができる。
When there is no access request for a long time, the sleep mode is set, refresh is not performed, and in some cases, power is not supplied to the potential storage unit 103 of FIG. In addition, by returning to step 502 again and providing an operation mode for generating and storing the reference potential, power consumption during standby can be reduced. According to the present embodiment, the read operation can be performed by using the reference potential intermediate between the signal potentials corresponding to the logic 1 and the logic 0 and without causing the film fatigue due to the polarization inversion of the dummy cell capacitor.
【0024】次に、上記基本概念を構成する部を、より
具体化した実施例について述べる。図4は、本発明の強
誘電体メモリの本発明に係わる構成の第2の実施例を示
す回路構成図である。本例は、本発明に適用可能な参照
電位生成部の構成を示した一実施例であり、本図におい
て、参照電位生成部102は、メモリセルアレイ105
に含まれるデータ線DL1,DB1にそれぞれ接続され
た参照電位生成用ダミーセルRMC11,RMC01
と、これらのダミーセルを選択するためのダミーワード
線RWL1,RWL0と、データ線対DL1−DB1
(対をなすデータ線をDL−DBのように表記するもの
とする)を短絡するデータ線短絡スイッチSWDS1
と、ボルテージホロワUGB1により構成される。ダミ
ーセルRMC11,RMC01は、メモリセルアレイ1
05の有するダミーセルDMCB1等と共用することも
可能である。
Next, a more specific embodiment of the part constituting the above basic concept will be described. FIG. 4 is a circuit configuration diagram showing a second embodiment of the configuration according to the present invention of the ferroelectric memory of the present invention. This example is one example showing the configuration of the reference potential generation unit applicable to the present invention. In the figure, the reference potential generation unit 102 is a memory cell array 105.
Reference potential generating dummy cells RMC11 and RMC01 respectively connected to the data lines DL1 and DB1 included in
And dummy word lines RWL1 and RWL0 for selecting these dummy cells and data line pair DL1-DB1.
A data line short-circuit switch SWDS1 for short-circuiting (a pair of data lines is represented as DL-DB)
And a voltage follower UGB1. The dummy cells RMC11 and RMC01 are used for the memory cell array 1
It is also possible to share it with the dummy cell DMCB1 or the like included in 05.
【0025】この構成による参照電位生成動作は、以下
のように行われる。まず、ダミーセルRMC11,RM
C01の一方に論理1、他方に論理0を書き込む。これ
は、例えば、センスアンプSA1によりデータ線DL1
とデータ線DB1の電位差を増幅し、これを利用してダ
ミーセルRMC11,RMC01への書き込みを行うこ
とにより容易に実行できる。次に、データ線短絡スイッ
チSWDS1をオンにした状態でダミーワード線RWL
1,RWL0を選択する。すると、ダミーセルRMC1
1,RMC01の一方からは論理1、他方からは論理0
に対応する信号が発生される。この時、データ線対DL
1−DB1は短絡されているので、ボルテージホロワU
GB1の入力容量が十分小さいとすると、データ線対D
L1−DB1に発生する電位は、論理1,論理0に対応
する信号電位の中間電位となる。これを参照電位とし
て、ボルテージホロワUGB1を介して出力する。ボル
テージホロワUGB1を設けることにより、配線容量等
の影響による参照電位の変動を防止できる。
The reference potential generating operation with this structure is performed as follows. First, the dummy cells RMC11, RM
Write a logic 1 to one of C01 and a logic 0 to the other. This is, for example, the data line DL1 by the sense amplifier SA1.
This can be easily performed by amplifying the potential difference between the data line DB1 and the data line DB1 and using this to write to the dummy cells RMC11 and RMC01. Next, with the data line short circuit switch SWDS1 turned on, the dummy word line RWL
1, RWL0 is selected. Then, the dummy cell RMC1
1, RMC01 is logical 1 from one side, logical 0 from the other side
A signal corresponding to is generated. At this time, the data line pair DL
1-DB1 is short-circuited, so voltage follower U
If the input capacitance of GB1 is sufficiently small, the data line pair D
The potential generated in L1-DB1 is an intermediate potential of the signal potentials corresponding to logic 1 and logic 0. This is used as a reference potential and output via the voltage follower UGB1. By providing the voltage follower UGB1, it is possible to prevent the fluctuation of the reference potential due to the influence of the wiring capacitance and the like.
【0026】本実施例によれば、メモリセルアレイに簡
単な回路を付加するだけで参照電位を発生できる。ここ
で用いたダミーセルは、メモリセルと異なる特殊な構造
のものを用いる必要がないので、ダミーセルをメモリセ
ルアレイ内に作り込むことができる。従って、メモリセ
ルと連続したレイアウトパターン上にダミーセルを設け
る等により、ダミーセル設計やプロセス条件設定が容易
で素子特性の均一性が高く、高精度の参照電位を生成す
ることが可能である。
According to this embodiment, the reference potential can be generated only by adding a simple circuit to the memory cell array. Since the dummy cell used here does not need to have a special structure different from that of the memory cell, the dummy cell can be built in the memory cell array. Therefore, by providing dummy cells on a layout pattern that is continuous with the memory cells, it is possible to easily design the dummy cells and set process conditions, have high uniformity of element characteristics, and generate a highly accurate reference potential.
【0027】図5は、本発明の強誘電体メモリの本発明
に係わる構成の第3の実施例を示す回路構成図である。
本実施例は、本発明に適用可能な参照電位生成部の構成
を示したものであり、隣接する複数組のダミーセルを同
時に用いて参照電位を生成する構成をとる点で、図4に
示した実施例と異なる。本図5において、データ線対D
L1−DB1と隣接して配置されたデータ線対DL2−
DB2は、データ線対DL1−DB1と全く同様のアレ
イ構成を有する。即ち、メモリセルMC12、ダミーセ
ルDMCB2、センスアンプSA2を含んでなるメモリ
セルアレイに、参照電位生成用ダミーセルRMC12,
RMC02と、データ線短絡スイッチSWDS2を付加
して構成される。
FIG. 5 is a circuit configuration diagram showing a third embodiment of the configuration according to the present invention of the ferroelectric memory of the present invention.
The present embodiment shows the configuration of the reference potential generation unit applicable to the present invention, and is shown in FIG. 4 in that the reference potential is generated by simultaneously using a plurality of adjacent dummy cells. Different from the embodiment. In FIG. 5, the data line pair D
Data line pair DL2- arranged adjacent to L1-DB1
DB2 has the same array configuration as the data line pair DL1-DB1. That is, in the memory cell array including the memory cell MC12, the dummy cell DMCB2, and the sense amplifier SA2, the reference potential generating dummy cell RMC12,
It is configured by adding RMC02 and a data line short-circuit switch SWDS2.
【0028】各ワード線およびダミーワード線は、デー
タ線対DL1−DB1と共用される。データ線対DL1
−DB1,DL2−DB2を含む複数のデータ線対は、
本発明の隣接電位平均化部としてのデータ線短絡スイッ
チSWDS1,SWDS2等を介してボルテージホロワ
UGB1に共通接続される。参照電位生成動作において
は、これらのデータ線短絡スイッチが同時にオンにな
る。従って、ボルテージホロワUGB1には、データ線
対DL1−DB1,DL2−DB2等に発生した参照電
位を平均化した電位が与えられる。本実施例によれば、
複数組のダミーセルを同時に用いて参照電位を平均化す
ることにより、ダミーセル等の特性のばらつきに強く、
より安定性の高い参照電位を生成することが可能であ
る。
Each word line and dummy word line are shared with the data line pair DL1-DB1. Data line pair DL1
-A plurality of data line pairs including DB1, DL2-DB2 are
It is commonly connected to the voltage follower UGB1 via the data line short-circuiting switches SWDS1, SWDS2 and the like as the adjacent potential averaging unit of the present invention. In the reference potential generating operation, these data line short circuit switches are turned on at the same time. Therefore, the voltage follower UGB1 is supplied with a potential obtained by averaging the reference potentials generated in the data line pairs DL1-DB1, DL2-DB2 and the like. According to this embodiment,
By using multiple sets of dummy cells at the same time and averaging the reference potential, it is resistant to variations in characteristics of dummy cells, etc.
It is possible to generate a more stable reference potential.
【0029】図6は、本発明の強誘電体メモリの本発明
に係わる構成の第4の実施例を示す回路構成図である。
本実施例は、本発明に適用可能な参照電位生成部の構成
を示したものであり、離間された複数組のダミーセルを
同時に用いて参照電位を生成する構成をとる点で、図4
あるいは図5に示した実施例と異なる。本図6におい
て、図4あるいは図5に示したと同様の構成を用いて、
k個のボルテージホロワUGB1,UGB2,…,UG
Bkに与えられた参照電位VRR1,VRR2,…,V
RRkは、本発明の離間電位平均化部としての参照電位
平均化部AVR1に伝達される。参照電位平均化部AV
R1は、参照電位VRR1,VRR2,…,VRRkの
平均値VRRA1を出力する。
FIG. 6 is a circuit configuration diagram showing a fourth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
The present embodiment shows the configuration of the reference potential generation unit applicable to the present invention, and in that the reference potential is generated by simultaneously using a plurality of sets of dummy cells separated from each other, FIG.
Alternatively, it differs from the embodiment shown in FIG. In FIG. 6, using the same configuration as that shown in FIG. 4 or 5,
k voltage followers UGB1, UGB2, ..., UG
Reference potentials VRR1, VRR2, ..., V given to Bk
RRk is transmitted to the reference potential averaging unit AVR1 as the separated potential averaging unit of the present invention. Reference potential averaging unit AV
R1 outputs the average value VRRA1 of the reference potentials VRR1, VRR2, ..., VRRk.
【0030】この参照電位平均化部AVR1の構成とし
て、例えば、次の図7に示したものが挙げられる。図7
は、図6における参照電位平均化部の第1の構成例を示
す回路構成図である。本図7において、参照電位平均化
部AVR1は、抵抗値Rを有するk本の抵抗RB1,R
B2,…,RBkと、ボルテージホロワUGBBにより
構成される。ボルテージホロワUGB1,UGB2,
…,UGBkより出力される参照電位VRR1,VRR
2,…,VRRkは、抵抗RB1,RB2,…,RBk
により平均化され、ボルテージホロワUGBBを介して
出力される。これによれば、比較的簡単な構成を用いて
参照電位を平均化することができる。
An example of the configuration of the reference potential averaging unit AVR1 is shown in FIG. Figure 7
FIG. 7 is a circuit configuration diagram showing a first configuration example of the reference potential averaging unit in FIG. 6. In FIG. 7, the reference potential averaging unit AVR1 includes k resistors RB1 and R having a resistance value R.
B2, ..., RBk, and a voltage follower UGBB. Voltage follower UGB1, UGB2
..., reference potentials VRR1, VRR output from UGBk
2, ..., VRRk are resistors RB1, RB2 ,.
Are averaged and output via the voltage follower UGBB. According to this, the reference potential can be averaged using a relatively simple configuration.
【0031】また、参照電位平均化部AVR1の別の構
成として、例えば、次の図8に示したものが挙げられ
る。図8は、図6における参照電位平均化部の第2の構
成例を示す回路構成図である。図8(a)に示すよう
に、参照電位平均化部AVR1は、スイッチSWIN
1,SWIN2,…,SWINkおよびSWG1,SW
G2,SWT,SWRSと、容量値CのキャパシタCI
N,容量値kCのキャパシタCOUTと、演算増幅器O
PA1により構成される。各スイッチの動作タイミング
の一例を、図8(b)に示した制御パルスを用いて説明
する。
Another configuration of the reference potential averaging unit AVR1 is, for example, the one shown in FIG. 8 below. FIG. 8 is a circuit configuration diagram showing a second configuration example of the reference potential averaging unit in FIG. As shown in FIG. 8A, the reference potential averaging unit AVR1 includes a switch SWIN.
1, SWIN2, ..., SWINk and SWG1, SW
G2, SWT, SWRS, and a capacitor CI having a capacitance value C
N, a capacitor COUT having a capacitance value kC, and an operational amplifier O
It is composed of PA1. An example of the operation timing of each switch will be described using the control pulse shown in FIG.
【0032】まず、スイッチSWRSをオンさせて、キ
ャパシタCOUTを放電する。次にスイッチSWIN
1,SWG1をオンさせて、キャパシタCINに参照電
位VRR1を充電する。次に、スイッチSWG2,SW
Tをオンさせて、キャパシタCINに充電された電荷を
キャパシタCOUTに転送する。ここで、キャパシタC
OUTの容量はキャパシタCINのk倍なので、演算増
幅器OPA1の利得が十分大きければ、キャパシタCO
UT両端の電圧はVRR1/kとなる。次に、スイッチ
SWIN1に代えてスイッチSWIN2を用いて同様の
動作を行う。すると、キャパシタCOUT両端の電圧に
はVRR2/kが加算され、(VRR1+VRR2)/
kとなる。以下、スイッチSWINkまで同様の動作を
行う。その結果、参照電位VRR1,VRR2,…,V
RRkの平均値VRRA1が出力される。この構成で
は、2個のキャパシタCIN,COUTの比精度によっ
て出力電圧が決定されるため、k個の抵抗を用いる図7
の例に比べ、素子特性ばらつきの影響を受けにくい。ま
た、キャパシタの充電時間を適度に長くすれば、各ボル
テージホロワからの配線が長い場合においても、出力値
への配線抵抗の影響を小さくすることが可能である。
First, the switch SWRS is turned on to discharge the capacitor COUT. Then switch SWIN
1, SWG1 is turned on to charge the capacitor CIN with the reference potential VRR1. Next, the switches SWG2 and SW
When T is turned on, the electric charge charged in the capacitor CIN is transferred to the capacitor COUT. Where capacitor C
Since the capacitance of OUT is k times that of the capacitor CIN, if the gain of the operational amplifier OPA1 is sufficiently large, the capacitor CO
The voltage across the UT is VRR1 / k. Next, the same operation is performed by using the switch SWIN2 instead of the switch SWIN1. Then, VRR2 / k is added to the voltage across the capacitor COUT, and (VRR1 + VRR2) /
k. Hereinafter, the same operation is performed up to the switch SWINk. As a result, the reference potentials VRR1, VRR2, ..., V
The average value VRRA1 of RRk is output. In this configuration, since the output voltage is determined by the relative accuracy of the two capacitors CIN and COUT, k resistors are used.
Compared to the above example, it is less likely to be affected by variations in element characteristics. Further, if the charging time of the capacitor is appropriately lengthened, it is possible to reduce the influence of the wiring resistance on the output value even when the wiring from each voltage follower is long.
【0033】上記構成の各参照電位生成回路の本発明に
係わるチップ上での配置例を、次の図9、10に示す。
図9は、本発明の強誘電体メモリの本発明に係わる構成
の第5の実施例を示す回路構成図である。本実施例は、
本発明の強誘電体メモリにおける参照電位生成回路の本
発明に係わるチップ上での第1の配置例を示すものであ
り、本図9において、ボルテージホロワUGB1,UG
B2,…,UGB8は、チップMMT上に分散配置され
る。それぞれにおいて発生された参照電位は、チップ中
央の本発明の共通電位平均化部としての参照電位平均化
部AVR1に供給される。参照電位平均化部AVR1で
平均化された参照電位は、チップ内全体に供給される。
この構成によれば、1個の参照電位発生部をチップ全体
に共有できる。
An example of the arrangement of each reference potential generating circuit having the above structure on the chip according to the present invention is shown in FIGS.
FIG. 9 is a circuit configuration diagram showing a fifth embodiment of the configuration related to the present invention of the ferroelectric memory of the present invention. In this example,
10 shows a first arrangement example of the reference potential generating circuit in the ferroelectric memory of the present invention on the chip according to the present invention, and in FIG. 9, voltage followers UGB1 and UG are shown.
BGB2, ..., UGB8 are distributed and arranged on the chip MMT. The reference potential generated in each of them is supplied to the reference potential averaging unit AVR1 as the common potential averaging unit of the present invention in the center of the chip. The reference potential averaged by the reference potential averaging unit AVR1 is supplied to the entire chip.
According to this configuration, one reference potential generating section can be shared by the entire chip.
【0034】図10は、本発明の強誘電体メモリの本発
明に係わる構成の第6の実施例を示す回路構成図であ
る。本実施例は、本発明の強誘電体メモリにおける参照
電位生成回路の本発明に係わるチップ上での第2の配置
例を示すものであり、参照電位平均化部を分散配置した
点で図9に示した例と異なる。本図10において、チッ
プMMTは4つの領域MM1〜MM4に分割される。領
域MM1上には、ボルテージホロワUGB1〜UGB4
が分散配置され、それぞれにおいて発生された参照電位
は、領域中央の本発明の領域共通電位平均化部としての
参照電位平均化部AVR1に供給される。参照電位平均
化部AVR1で平均化された参照電位は、領域MM1内
に供給される。他の領域MM2〜MM4も、同様の構成
を有する。このように領域を分割した構成によれば、近
接した領域内における参照電位を平均化することがで
き、特にチップ面内の信号電位ばらつきが比較的大きい
場合に有効である。本実施例によれば、チップ上で離れ
た位置にあるダミーセルを用いて参照電位の平均化を行
うことができる。これにより、領域内のダミーセルの一
部に不良が発生しても、参照電位を生成することが可能
である。
FIG. 10 is a circuit configuration diagram showing a sixth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention. This embodiment shows a second arrangement example of the reference potential generation circuit in the ferroelectric memory of the present invention on the chip according to the present invention, and in that the reference potential averaging units are arranged in a distributed manner, FIG. Different from the example shown in. In FIG. 10, the chip MMT is divided into four regions MM1 to MM4. On the area MM1, voltage followers UGB1 to UGB4
Are distributed and arranged, and the reference potentials generated in each are supplied to the reference potential averaging unit AVR1 as the region common potential averaging unit of the present invention in the center of the region. The reference potential averaged by the reference potential averaging unit AVR1 is supplied to the area MM1. The other areas MM2 to MM4 have the same configuration. With such a configuration in which the regions are divided, the reference potentials in the adjacent regions can be averaged, and it is particularly effective when the signal potential variation in the chip surface is relatively large. According to this embodiment, the reference potentials can be averaged by using the dummy cells that are located apart from each other on the chip. As a result, the reference potential can be generated even if a defect occurs in a part of the dummy cells in the region.
【0035】図11は、本発明の強誘電体メモリの本発
明に係わる構成の第7の実施例を示す回路構成図であ
る。本実施例は、本発明に係わる電位記憶部の構成を示
し、本図11において、電位記憶部103は、電位記憶
部MVRと、リフレッシュ判定部RFJにより構成され
る。電位記憶部MVRは、本発明の第一のキャパシタと
しての電位記憶用キャパシタCMAと、スイッチSWM
Aにより構成される。生成された参照電位は、スイッチ
SWMAを介してキャパシタCMAに充電され、これに
より参照電位が記憶される。これと同時に、リフレッシ
ュ判定部RFJにおいて、スイッチSWMLを介して電
源電圧VDDを本発明の第二のキャパシタとしてのリー
クモニタ用キャパシタCMLに充電する。キャパシタC
MAとキャパシタCMLに充電された電圧のリーク特性
は、ほぼ同等であるとする。
FIG. 11 is a circuit configuration diagram showing a seventh embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention. The present embodiment shows the configuration of the potential storage section according to the present invention. In FIG. 11, the potential storage section 103 is composed of a potential storage section MVR and a refresh determination section RFJ. The potential storage unit MVR includes a potential storage capacitor CMA as the first capacitor of the present invention and a switch SWM.
It is composed of A. The generated reference potential is charged in the capacitor CMA via the switch SWMA, whereby the reference potential is stored. At the same time, in the refresh determination unit RFJ, the power supply voltage VDD is charged to the leak monitoring capacitor CML as the second capacitor of the present invention via the switch SWML. Capacitor C
It is assumed that the leakage characteristics of the voltage charged in the MA and the voltage charged in the capacitor CML are almost the same.
【0036】キャパシタCMLの充電電圧は、本発明の
リーク検出部としてのコンパレータDTLにより、基準
電圧VRLと比較される。基準電圧VRLは、例えば電
源電圧VDDより数%低い電圧である。 キャパシタC
MLの充電電圧がリークにより低下してVRLに等しく
なった時、キャパシタCMAの充電電圧も、ほぼ同じ割
合で低下していると見なせる。これにより、キャパシタ
CMAのリークが監視できる。コンパレータDTLの出
力は、コントローラ106により監視され、リークによ
る電圧低下が検出されると、再び参照電位をキャパシタ
CMAに充電し、電位記憶部MVRのリフレッシュを行
う。リフレッシュ要求が頻繁に起こらないよう、リーク
による放電の時定数は、できるだけ大きい方が望まし
い。本実施例によれば、比較的簡単な回路を用いて、生
成した参照電位を記憶することができる。
The charging voltage of the capacitor CML is compared with the reference voltage VRL by the comparator DTL as the leak detecting section of the present invention. The reference voltage VRL is a voltage lower than the power supply voltage VDD by several%, for example. Capacitor C
When the charging voltage of ML drops due to leakage and becomes equal to VRL, it can be considered that the charging voltage of capacitor CMA also drops at almost the same rate. Thereby, the leak of the capacitor CMA can be monitored. The output of the comparator DTL is monitored by the controller 106, and when a voltage drop due to leakage is detected, the reference potential is charged in the capacitor CMA again, and the potential storage unit MVR is refreshed. It is desirable that the time constant of discharge due to leakage be as large as possible so that refresh requests are not frequently made. According to this embodiment, the generated reference potential can be stored using a relatively simple circuit.
【0037】図12は、本発明の強誘電体メモリの本発
明に係わる構成の第8の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能な電位記憶部の構成
を示したものであり、参照電位をディジタル値として記
憶する点で、図11に示した実施例と異なる。本図12
において、電位記憶部103は、ラッチ部LMDと、本
発明のDA変換部としてのDAコンバータDACと、コ
ンパレータCMPにより構成される。ラッチ部LMDに
与えられたディジタル値は、DAコンバータDACによ
りDA変換され、アナログ電圧としてコンパレータCM
Pに与えられる。コンパレータCMPは、外部より入力
された参照電位とDAコンバータDACとの比較結果を
出力する。これを用いて、コントローラ106の本発明
のAD変換部としてのAD変換制御部ADCTLは、ラ
ッチ部LMDにラッチされたディジタル値を制御する。
これらの操作により参照電位のAD変換が終了すると、
参照電位はラッチ部LMDにディジタル値として記憶さ
れる。記憶された参照電位は、ラッチ部LMDにラッチ
されたディジタル値をDAコンバータDACによってD
A変換することにより得られる。
FIG. 12 is a circuit configuration diagram showing an eighth embodiment of the configuration related to the present invention of the ferroelectric memory of the present invention. The present embodiment shows the configuration of the potential storage unit applicable to the present invention, and differs from the embodiment shown in FIG. 11 in that the reference potential is stored as a digital value. This Figure 12
In, the potential storage unit 103 includes a latch unit LMD, a DA converter DAC as a DA conversion unit of the present invention, and a comparator CMP. The digital value given to the latch unit LMD is DA converted by the DA converter DAC, and is converted into an analog voltage by the comparator CM.
Given to P. The comparator CMP outputs the comparison result of the reference potential input from the outside and the DA converter DAC. Using this, the AD conversion control unit ADCTL as the AD conversion unit of the present invention of the controller 106 controls the digital value latched by the latch unit LMD.
When the AD conversion of the reference potential is completed by these operations,
The reference potential is stored as a digital value in the latch unit LMD. For the stored reference potential, the digital value latched in the latch unit LMD is converted to D by the DA converter DAC.
It is obtained by A conversion.
【0038】図13は、本発明の強誘電体メモリの本発
明に係わる構成の第9の実施例を示す回路構成図であ
る。本実施例の構成とすることにより、参照電位の平均
化および記憶を両方行なうことができる。つまり、本発
明の参照電位入力制御部としてのスイッチSWSL1,
SWSL2,…を切り替えて順次AD変換を行い、その
結果得られたディジタル値をレジスタSRGに記憶させ
る。これを平均値算出部DCAに入力し、平均値を算出
した結果をラッチ部LMDに記憶させればよい。上記図
12、図13で示した第8、第9の実施例によれば、記
憶した値をリーク等により消失することなく保持するこ
とができる。なお、待機時においてラッチ部LMD以外
のブロックの電源をオフにすることにより、待機時消費
電力を低減することも可能である。
FIG. 13 is a circuit configuration diagram showing a ninth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention. With the configuration of this embodiment, both the reference potential can be averaged and stored. That is, the switches SWSL1 as the reference potential input control unit of the present invention
SWSL2, ... Are switched to sequentially perform AD conversion, and the digital value obtained as a result is stored in the register SRG. This may be input to the average value calculation unit DCA, and the result of calculating the average value may be stored in the latch unit LMD. According to the eighth and ninth embodiments shown in FIGS. 12 and 13, the stored value can be retained without being lost due to a leak or the like. It is also possible to reduce the standby power consumption by turning off the power supplies of blocks other than the latch unit LMD in the standby state.
【0039】図14は、本発明の強誘電体メモリの本発
明に係わる構成の第10の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能な電位供給部の構成
を示したものであり、本図14において、電位記憶部1
03に記憶された参照電位は、本発明の電位変動検出部
としてのコンパレータDRSに印加される。コンパレー
タDRSの出力により充電用トランジスタTRSを制御
し、本発明の電位供給用キャパシタとしての電荷供給用
キャパシタCRSに参照電位を充電する。読み出し動作
においては、キャパシタCRSの参照電位をメモリセル
アレイに供給し、供給により失われた電荷は、トランジ
スタTRSを通して補充される。この際、電位供給部の
出力インピーダンスを十分低くしてメモリセルアレイへ
の十分な電荷供給を行うため、キャパシタCRSの容量
値は大きい方が望ましい。この値は、配線容量を利用し
たり、強誘電体キャパシタを接続することにより大きく
することができる。本実施例によれば、簡単な構成を用
いて、参照電位をメモリセルアレイに供給できる。
FIG. 14 is a circuit diagram showing a tenth embodiment of the structure of the ferroelectric memory of the present invention according to the present invention. The present embodiment shows the configuration of the potential supply unit applicable to the present invention. In FIG. 14, the potential storage unit 1 is shown.
The reference potential stored in 03 is applied to the comparator DRS as the potential fluctuation detection unit of the present invention. The output of the comparator DRS controls the charging transistor TRS to charge the charge supply capacitor CRS as the potential supply capacitor of the present invention with the reference potential. In the read operation, the reference potential of the capacitor CRS is supplied to the memory cell array, and the charge lost by the supply is replenished through the transistor TRS. At this time, it is desirable that the capacitance value of the capacitor CRS is large in order to sufficiently lower the output impedance of the potential supply unit and sufficiently supply the charges to the memory cell array. This value can be increased by utilizing wiring capacitance or connecting a ferroelectric capacitor. According to this embodiment, the reference potential can be supplied to the memory cell array with a simple structure.
【0040】図15は、本発明の強誘電体メモリの本発
明に係わる構成の第11の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、本図15において、データ
線DL1とデータ線DB1は対をなし、両者の電位差を
検出して信号を読み出す。また、データ線DL2とデー
タ線DB2は対をなす。以下、同様の構成を有するデー
タ線対が並べて配置されるが、図では省略する。ワード
線WL1とデータ線DL1との交差する位置には、図2
に示したものと同様の構成を有するメモリセルMC11
が接続される。ワード線WL1とデータ線DL2との交
差する位置には、メモリセルMC12が接続される。メ
モリセルMC11,MC12のプレート電極は、プレー
ト線PL1に接続される。また、ワード線WL2とデー
タ線DB1との交差する位置には、メモリセルMC21
が接続され、ワード線WL2とデータ線DB2との交差
する位置には、メモリセルMC22が接続される。メモ
リセルMC21,MC22のプレート電極は、プレート
線PL2に接続される。
FIG. 15 is a circuit configuration diagram showing an eleventh embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention. This embodiment shows a configuration of a memory cell array applicable to the present invention. In FIG. 15, the data line DL1 and the data line DB1 form a pair, and a potential difference between them is detected to read out a signal. The data line DL2 and the data line DB2 form a pair. Hereinafter, although the data line pairs having the same configuration are arranged side by side, they are omitted in the figure. The position where the word line WL1 and the data line DL1 intersect is shown in FIG.
Memory cell MC11 having a configuration similar to that shown in FIG.
Are connected. The memory cell MC12 is connected to the intersection of the word line WL1 and the data line DL2. The plate electrodes of the memory cells MC11 and MC12 are connected to the plate line PL1. The memory cell MC21 is provided at a position where the word line WL2 and the data line DB1 intersect.
, And the memory cell MC22 is connected to a position where the word line WL2 and the data line DB2 intersect. The plate electrodes of the memory cells MC21 and MC22 are connected to the plate line PL2.
【0041】以下同様に、ワード線WLp(p=1,
2,3,…,m)とデータ線DLqまたはDBq(q=
1,2,…)との交差する位置に、メモリセルMCpq
が接続されるが、図では省略する。一方、ダミーワード
線DWLDとデータ線DLqとの交差する位置には、本
発明の第二のダミーセルとしてのダミーセルDMCDq
が接続される。ダミーセルDMCDqのプレート電極
は、ダミープレート線PLDDに接続される。また、ダ
ミーワード線DWLBとデータ線DBqとの交差する位
置には、本発明の第一のダミーセルとしてのダミーセル
DMCBqが接続される。ダミーセルDMCBqのプレ
ート電極は、ダミープレート線PLBBに接続される。
Similarly, the word lines WLp (p = 1,
2, 3, ..., M) and the data line DLq or DBq (q =
1, 2, ...) At the position intersecting with the memory cell MCpq
Are connected, but omitted in the figure. On the other hand, at a position where the dummy word line DWLD and the data line DLq intersect, a dummy cell DMCDq as a second dummy cell of the present invention is provided.
Are connected. The plate electrode of the dummy cell DMCDq is connected to the dummy plate line PLDD. Further, a dummy cell DMCBq as the first dummy cell of the present invention is connected to a position where the dummy word line DWLB and the data line DBq intersect. The plate electrode of the dummy cell DMCBq is connected to the dummy plate line PLBB.
【0042】全てのメモリセルおよびダミーセルは、共
通のレイアウトパターンを用いて形成され、同じ構造と
素子サイズのものを用いる。これにより、素子特性もほ
ぼ同等であるものとする。センスアンプSAqは、CM
OSフリップフロップを用いており、センスアンプ制御
線SP,SNにより制御され、データ線対DLq−DB
qに発生した信号を感知し増幅する。プリチャージ回路
TPNqは、プリチャージ制御線PCNにより制御さ
れ、非選択時において、プリチャージ電位供給線PCV
SSの電位VSSをデータ線対DLq−DBqに供給す
る。参照電位プリチャージスイッチSWPRDqは、C
MOSスイッチを用いており、プリチャージ制御線PC
RD,/PCRDにより制御され、読み出し動作時にお
いて、図1もしくは図14に示した電位供給部104か
らプリチャージ電位供給線PCVRDに供給された参照
電位VRDを、データ線DLqに供給する。
All memory cells and dummy cells are formed using a common layout pattern and have the same structure and element size. As a result, the device characteristics are almost the same. The sense amplifier SAq is CM
An OS flip-flop is used, which is controlled by the sense amplifier control lines SP and SN, and has a data line pair DLq-DB.
It senses and amplifies the signal generated at q. The precharge circuit TPNq is controlled by the precharge control line PCN, and when not selected, the precharge potential supply line PCV
The potential VSS of SS is supplied to the data line pair DLq-DBq. The reference potential precharge switch SWPRDq is C
Precharge control line PC using MOS switch
Controlled by RD and / PCRD, during the read operation, the reference potential VRD supplied to the precharge potential supply line PCVRD from the potential supply unit 104 shown in FIG. 1 or 14 is supplied to the data line DLq.
【0043】また、参照電位プリチャージスイッチSW
PRBqは、プリチャージ制御線PCRB,/PCRB
により制御され、読み出し動作時において、参照電位V
RDをデータ線DBqに供給する。プリチャージ制御線
/PCRDは、プリチャージ制御線PCRDと対をな
し、一方がHighの時、他方がLowである等、対称
に駆動される。プリチャージ制御線/PCRBについて
も同様に、プリチャージ制御線PCRBと対称に駆動さ
れる。データ線短絡スイッチSWDSqは、データ線短
絡制御線DLSHにより制御され、データ線対DLq−
DBqの短絡・開放を行う。ボルテージホロワUGB1
は、参照電位生成動作において活性化され、データ線対
DL1−DB1に発生された参照電位を、図1等に示し
た電位記憶部103に供給する。データ線対DL2−D
B2等、ボルテージホロワを接続されないデータ線対に
設けられたデータ線短絡スイッチは、データ線対DL1
−DB1等、ボルテージホロワを接続されたデータ線対
と同等のデータ線容量を得るために設けている。列選択
スイッチYSWqは、列選択線YSqにより制御され、
データ線対DLq−DBqと入出力線I/Oとの接続・
分離を行う。
Reference potential precharge switch SW
PRBq is a precharge control line PCRB, / PCRB
And the reference potential V during the read operation.
RD is supplied to the data line DBq. The precharge control line / PCRD forms a pair with the precharge control line PCRD, and is driven symmetrically such that when one is High, the other is Low. Similarly, the precharge control line / PCRB is driven symmetrically with the precharge control line PCRB. The data line short circuit switch SWDSq is controlled by the data line short circuit control line DLSH, and the data line pair DLq-
Short and open DBq. Voltage Follower UGB1
Supplies the reference potential generated in the data line pair DL1-DB1 activated in the reference potential generating operation to the potential storage unit 103 shown in FIG. Data line pair DL2-D
The data line short-circuiting switch provided on the data line pair to which the voltage follower is not connected, such as B2, is the data line pair DL1.
A voltage follower such as DB1 is provided to obtain a data line capacitance equivalent to that of the connected data line pair. The column selection switch YSWq is controlled by the column selection line YSq,
Connection between data line pair DLq-DBq and input / output line I / O
Perform separation.
【0044】このような回路構成での参照電位生成動作
の一例を、次の図16を用いて説明する。図16は、図
15のメモリセルアレイにおける参照電位生成動作例を
示すタイミングチャートである。初めに、待機時の状態
について説明する。各ワード線,ダミーワード線および
プレート線の電位はロー電位VSSである。また、セン
スアンプ制御線SP,SNの電位はVSSであり、各セ
ンスアンプは非活性状態である。さらにまた、プリチャ
ージ制御線PCNの電位はハイ電位VDDであり、各デ
ータ線対には電位VSSが供給される。さらにまた、プ
リチャージ制御線PCRDおよびPCRBの電位はVS
S、/PCRDおよび/PCRBの電位はVDDであ
り、参照電位プリチャージスイッチはオフである。さら
にまた、データ線短絡制御線DLSHの電位はVSSで
あり、各データ線短絡スイッチはオフである。さらにま
た、各列選択線YS1,YS2,…の電位はVSSであ
り、列選択スイッチYSW1,YSW2,…はオフであ
って、入出力線I/Oと各データ線は分離されている。
An example of the reference potential generating operation in such a circuit configuration will be described with reference to FIG. FIG. 16 is a timing chart showing an example of a reference potential generating operation in the memory cell array of FIG. First, the standby state will be described. The potential of each word line, dummy word line and plate line is the low potential VSS. The potentials of the sense amplifier control lines SP and SN are VSS, and each sense amplifier is inactive. Furthermore, the potential of the precharge control line PCN is the high potential VDD, and the potential VSS is supplied to each data line pair. Furthermore, the potentials of the precharge control lines PCRD and PCRB are VS.
The potentials of S, / PCRD and / PCRB are VDD, and the reference potential precharge switch is off. Furthermore, the potential of the data line short circuit control line DLSH is VSS and each data line short circuit switch is off. Furthermore, the potential of each column selection line YS1, YS2, ... Is VSS, the column selection switches YSW1, YSW2, ... Are off, and the input / output line I / O and each data line are separated.
【0045】次に参照電位生成動作について説明する。
ここではデータ線DL1,DB1に着目して説明する
が、他のデータ線の動作も以下と同様である。動作手順
を大別すると、第一に対をなすダミーセルの一方に論理
1を、他方に論理0を書き込み(時刻td1〜td
3)、第二にデータ線に参照電位を発生し(時刻td4
〜td5)、第三にダミーセルキャパシタの分極方向を
リセットして、読み出し動作時にダミーセルキャパシタ
の分極反転が起こらないようにする(時刻td6〜td
8)。これについて以下に詳述する。
Next, the reference potential generating operation will be described.
Here, description will be made focusing on the data lines DL1 and DB1, but the operation of the other data lines is similar to the following. The operation procedure is roughly divided. First, a logic 1 is written in one of the pair of dummy cells and a logic 0 is written in the other (time td1 to td).
3) secondly, a reference potential is generated on the data line (time td4
To td5), thirdly, the polarization direction of the dummy cell capacitor is reset so that the polarization inversion of the dummy cell capacitor does not occur during the read operation (time td6 to td).
8). This will be described in detail below.
【0046】まず時刻td1において、プリチャージ制
御線PCNの電位をVSSにして、データ線対DL1−
DB1へのVSSプリチャージを停止する。また、ダミ
ーワード線DWLD,DWLBの電位をVCHに、ダミ
ープレート線PLDD,PLBBの電位をVDDにし
て、ダミーセルDMCD1,DMCB1を選択し、セル
トランジスタを導通させる。ここで、電位VCHは電位
VDDに比べ少なくともセルトランジスタのしきい値電
圧程度高い電位であり、トランジスタのゲート電極にV
CHを印加することにより、ソース・ドレイン端子間で
電位VDD程度の信号電位を十分伝達することができる
ものとする。さらに、センスアンプ制御線SPの電位を
VDDにして、センスアンプSA1を活性状態にする。
すると、センスアンプSA1を構成するトランジスタの
特性ばらつき等により、データ線対DL1−DB1の一
方の電位がVDDに、他方がVSSに駆動されて定常状
態になる。この時、電位VSS側のデータ線に接続され
たダミーセルキャパシタには、VDDとVSSの電位差
が印加される。これにより設定される分極方向は、論理
0を書き込まれたメモリセルのそれと等しい。
First, at time td1, the potential of the precharge control line PCN is set to VSS and the data line pair DL1-
Stop VSS precharge to DB1. Further, the potentials of the dummy word lines DWLD and DWLB are set to VCH, the potentials of the dummy plate lines PLDD and PLBB are set to VDD, the dummy cells DMCD1 and DMCB1 are selected, and the cell transistors are made conductive. Here, the potential VCH is higher than the potential VDD by at least about the threshold voltage of the cell transistor, and the potential VCH is applied to the gate electrode of the transistor.
By applying CH, it is possible to sufficiently transmit a signal potential of about the potential VDD between the source / drain terminals. Further, the potential of the sense amplifier control line SP is set to VDD to activate the sense amplifier SA1.
Then, one of the potentials of the data line pair DL1-DB1 is driven to VDD and the other is driven to VSS due to variations in the characteristics of the transistors forming the sense amplifier SA1 and the other enters a steady state. At this time, the potential difference between VDD and VSS is applied to the dummy cell capacitor connected to the data line on the potential VSS side. The polarization direction set by this is equal to that of the memory cell in which the logic 0 is written.
【0047】時刻td2において、ダミープレート線P
LDD,PLBBの電位をVSSにする。この時、電位
VDD側のデータ線に接続されたダミーセルキャパシタ
には、電位VSS側のダミーセルキャパシタと逆の分極
方向が設定される。この方向は、論理1を書き込まれた
メモリセルのそれと等しい。時刻td3において、セン
スアンプ制御線SPの電位をVSSに戻し、センスアン
プSA1を非活性状態にする。また、プリチャージ制御
線PCNの電位をVDDにして、データ線対DL1−D
B1の電位をVSSに戻す。さらに、データ線短絡制御
線DLSHの電位をVDDにして、データ線対DL1−
DB1を短絡する。次に時刻td4において、プリチャ
ージ制御線PCNの電位をVSSにして、データ線対D
L1−DB1をフローティング状態にする。そして時刻
td5において、ダミープレート線PLDD,PLBB
の電位をVDDにする。この時、ダミーセルDMCD
1,DMCB1のキャパシタには、ほぼVDD−VSS
の電圧がかかる。すると、論理1を書き込まれたダミー
セルキャパシタの分極は反転し、これに伴い電荷ΔQr
が流入する。ΔQrは、十分な分極反転が起こった時、
図34に示した、残留分極を補償する電荷の差Qr1−
(−Qr0)に等しい。
At time td2, the dummy plate line P
The potentials of LDD and PLBB are set to VSS. At this time, a polarization direction opposite to that of the dummy cell capacitor on the potential VSS side is set to the dummy cell capacitor connected to the data line on the potential VDD side. This direction is equal to that of a memory cell programmed with a logic one. At time td3, the potential of the sense amplifier control line SP is returned to VSS and the sense amplifier SA1 is inactivated. In addition, the potential of the precharge control line PCN is set to VDD and the data line pair DL1-D
The potential of B1 is returned to VSS. Further, the potential of the data line short circuit control line DLSH is set to VDD, and the data line pair DL1-
Short DB1. Next, at time td4, the potential of the precharge control line PCN is set to VSS and the data line pair D
L1-DB1 is put in a floating state. Then, at time td5, the dummy plate lines PLDD, PLBB
Potential of VDD. At this time, the dummy cell DMCD
1, the capacitor of DMCB1 is almost VDD-VSS
Voltage is applied. Then, the polarization of the dummy cell capacitor in which the logic 1 is written is inverted, and the charge ΔQr is accordingly increased.
Flows in. ΔQr is, when sufficient polarization reversal occurs,
As shown in FIG. 34, the charge difference Qr1- for compensating for remanent polarization is shown.
Equal to (-Qr0).
【0048】これを用いて、データ線DL1,DB1に
発生される参照電位VRR1は、雑音成分を無視すれば
以下の式で表される。
Using this, the reference potential VRR1 generated on the data lines DL1 and DB1 is represented by the following equation, ignoring the noise component.
【数1】 数1において、CDLはデータ線容量を表し、CF11
Nはダミーセルキャパシタの非反転時容量を表す。但
し、対をなすデータ線の容量は等しく、また対をなすダ
ミーセルキャパシタの電圧電荷特性も等しいものとす
る。
[Equation 1] In Expression 1, CDL represents the data line capacitance, and CF11
N represents the non-inversion capacitance of the dummy cell capacitor. However, it is assumed that the data lines forming a pair have the same capacitance, and the dummy cell capacitors forming a pair also have the same voltage-charge characteristics.
【0049】ここで、フローティング状態、つまりプリ
チャージ回路TPN1のトランジスタがカットオフした
後の状態における、データ線DL1,DB1と、その周
辺の各駆動線との間の寄生容量による干渉雑音を考慮す
ると、データ線DL1,DB1に発生される参照電位V
RR1Nは以下の式で表される。
Here, considering the interference noise due to the parasitic capacitance between the data lines DL1 and DB1 and the peripheral drive lines in the floating state, that is, in the state after the transistors of the precharge circuit TPN1 are cut off. , The reference potential V generated on the data lines DL1 and DB1
RR1N is represented by the following formula.
【数2】 数2において、−ΔVPCNは、プリチャージ制御線P
CNの電位低下に伴うデータ線電位の変動量を表す。ま
た、ΔVPLTは、ダミーセルが接続された交差点での
寄生容量に起因する、プレート線電位の上昇によるデー
タ線電位の変動量を表す。さらにまた、ΔVPLBは、
ダミーセルが接続されない交差点での寄生容量に起因す
る、プレート線電位の上昇によるデータ線電位の変動量
を表す。全データ線が同時に参照電位を発生するので、
データ線間の寄生容量は影響を与えない。
[Equation 2] In Expression 2, −ΔVPCN is the precharge control line P
The amount of change in the data line potential due to the decrease in the potential of CN is shown. Further, ΔVPLT represents the variation amount of the data line potential due to the rise of the plate line potential due to the parasitic capacitance at the intersection where the dummy cells are connected. Furthermore, ΔVPLB is
The amount of fluctuation of the data line potential due to the rise of the plate line potential due to the parasitic capacitance at the intersection where the dummy cells are not connected is shown. Since all data lines generate the reference potential at the same time,
The parasitic capacitance between the data lines has no effect.
【0050】参照電位を記憶すると、時刻td6におい
て、データ線短絡制御線DLSHの電位をVSSにし
て、データ線短絡スイッチをオフにすると共に、プリチ
ャージ制御線PCNの電位をVDDにして、データ線対
DL1−DB1に電位VSSを充電する。これにより、
ダミーセルキャパシタの分極は、論理0、即ち読み出し
動作時に分極が反転しない方向にリセットされる。そし
て、時刻td7においてダミープレート線PLDD,P
LBBの電位をVSSに戻し、次いで時刻td8におい
てダミーワード線DWLD,DWLBの電位をVSSに
戻す。以上により、参照電位生成動作を終了する。
When the reference potential is stored, at time td6, the potential of the data line short-circuit control line DLSH is set to VSS, the data line short-circuit switch is turned off, and the potential of the precharge control line PCN is set to VDD to set the data line. The potential VSS is charged to the pair DL1-DB1. This allows
The polarization of the dummy cell capacitor is reset to logic 0, that is, in the direction in which the polarization is not inverted during the read operation. Then, at time td7, the dummy plate lines PLDD, PDD
The potential of LBB is returned to VSS, and then the potentials of the dummy word lines DWLD and DWLB are returned to VSS at time td8. With the above, the reference potential generating operation is completed.
【0051】次に、図15におけるメモリセルアレイの
読み出し動作の一例を、図17を用いて説明する。図1
7は、図15のメモリセルアレイにおける読み出し動作
例を示すタイミングチャートである。本例は、図15に
おけるメモリセルMC11を選択した場合の読み出し動
作を表す。まず時刻tr1において、ワード線WL1お
よびダミーワード線DWLBの電位をVCHにして、メ
モリセルMC11、ダミーセルDMCB1を選択し、セ
ルトランジスタを導通させる。次に時刻tr2におい
て、プリチャージ制御線PCNの電位をVSSにして、
データ線対DL1−DB1へのVSSプリチャージを停
止し、フローティング状態にする。次に時刻tr3にお
いて、プリチャージ制御線PCRBの電位をVDDに、
/PCRBの電位をVSSにして、データ線DB1に参
照電位VRDを充電する。
Next, an example of the read operation of the memory cell array in FIG. 15 will be described with reference to FIG. Figure 1
7 is a timing chart showing an example of a read operation in the memory cell array of FIG. This example shows a read operation when the memory cell MC11 in FIG. 15 is selected. First, at time tr1, the potentials of the word line WL1 and the dummy word line DWLB are set to VCH, the memory cell MC11 and the dummy cell DMCB1 are selected, and the cell transistors are made conductive. Next, at time tr2, the potential of the precharge control line PCN is set to VSS,
The VSS precharge to the data line pair DL1-DB1 is stopped and the floating state is set. Next, at time tr3, the potential of the precharge control line PCRB is set to VDD,
The potential of / PCRB is set to VSS and the data line DB1 is charged with the reference potential VRD.
【0052】参照電位VRDは、先に参照電位生成動作
において発生した電位VRR1を基に発生され、図1等
に示した電位供給部104からプリチャージ電位供給線
PCVRDを通して供給されるものであり、VRR1に
ほぼ等しい。また、プレート線PL1,ダミープレート
線PLBBの電位をVDDにする。この時、図15のメ
モリセルMC11のキャパシタには、ほぼVDD−VS
Sの電圧がかかる。図15のメモリセルMC11に論理
0が書き込まれていた場合、メモリセルキャパシタの分
極は反転しない。よって、データ線DL1に発生した信
号電位VSD0は、雑音成分を無視すれば以下の式で表
される。
The reference potential VRD is generated based on the potential VRR1 previously generated in the reference potential generating operation, and is supplied from the potential supply unit 104 shown in FIG. 1 and the like through the precharge potential supply line PCVRD. It is almost equal to VRR1. Further, the potentials of the plate line PL1 and the dummy plate line PLBB are set to VDD. At this time, the capacitor of the memory cell MC11 of FIG.
S voltage is applied. When the logic 0 is written in the memory cell MC11 of FIG. 15, the polarization of the memory cell capacitor is not inverted. Therefore, the signal potential VSD0 generated on the data line DL1 is expressed by the following equation, ignoring the noise component.
【数3】 但し、メモリセルキャパシタの電圧電荷特性は、ダミー
セルキャパシタのものと同等であるとする。この時の波
形を、図17にDL1(0)と記した。
[Equation 3] However, the voltage-charge characteristic of the memory cell capacitor is assumed to be equivalent to that of the dummy cell capacitor. The waveform at this time is shown as DL1 (0) in FIG.
【0053】これに対して、図15におけるメモリセル
MC11に論理1が書き込まれていた場合、データ線D
L1の信号電位VSD1は以下の式で表される。
On the other hand, when the logic 1 is written in the memory cell MC11 in FIG. 15, the data line D
The signal potential VSD1 of L1 is expressed by the following equation.
【数4】 この時の波形を、図17にDL1(1)と記した。数1
〜数4より、参照電位生成動作において生成された参照
電位VRR1は、信号電位VSD0,VSD1の中間レ
ベルにある。従って、ここで供給された参照電位VRD
もまた、信号電位VSD0,VSD1の中間電位とな
り、信号電位と比較することにより検出ができる。
[Equation 4] The waveform at this time is shown as DL1 (1) in FIG. Number 1
From Expression 4, the reference potential VRR1 generated in the reference potential generating operation is at the intermediate level between the signal potentials VSD0 and VSD1. Therefore, the reference potential VRD supplied here
Also becomes an intermediate potential between the signal potentials VSD0 and VSD1 and can be detected by comparing with the signal potential.
【0054】ここで、フローティング状態における、デ
ータ線DL1と、その周辺の各駆動線との間の寄生容量
による干渉雑音を考慮すると、データ線DL1に発生さ
れる論理0に対応する信号電位VSD0Nおよび論理1
に対応する信号電位VSD1Nは以下の式で表される。
Here, considering the interference noise due to the parasitic capacitance between the data line DL1 and each driving line in the floating state in the floating state, the signal potential VSD0N and the signal potential VSD0N corresponding to the logic 0 generated on the data line DL1 and Logic 1
The signal potential VSD1N corresponding to is expressed by the following equation.
【数5】 [Equation 5]
【数6】 ここで、ΔVDBDL0,ΔVDBDL1は、データ線
DB1への参照電位充電に伴うデータ線電位の変動量を
表す。プリチャージ制御線PCRB,/PCRBの電位
は互いに逆方向に変動するので、その影響による雑音は
相殺される。数2,数5,数6より、ΔVDBDL0,
ΔVDBDL1を除いた雑音成分は同相成分であるた
め、電位差を検出する上で問題にはならない。
[Equation 6] Here, ΔVDBDL0 and ΔVDBDL1 represent the variation amount of the data line potential due to the reference potential charging to the data line DB1. Since the potentials of the precharge control lines PCRB and / PCRB fluctuate in the opposite directions, noise due to the influence is canceled. From Equations 2, 5 and 6, ΔVDBDL0,
Since the noise component excluding ΔVDBDL1 is the in-phase component, there is no problem in detecting the potential difference.
【0055】次に時刻tr4において、プリチャージ制
御線PCRBの電位をVSSに、/PCRBの電位をV
DDに戻して、データ線DB1をフローティング状態に
する。次に時刻tr5において、センスアンプ制御線S
Pの電位をVDDにし、センスアンプSA1を活性化し
てデータ線対DL1−DB1の電位差を増幅する。次に
時刻tr7において、プレート線PL1の電位をVSS
に戻す。論理1を読み出した場合、この動作によりメモ
リセルキャパシタの分極が再び反転し、再書き込みが行
われる。読み出した情報は、時刻tr6〜tr7におい
て、列選択線YS1の電位をVDDにして、列選択スイ
ッチYSW1をオンにすることにより入出力線I/Oに
出力する。この間に入出力線I/Oから書き込み信号を
与え、情報を書き込むこともできる。また、列選択線を
切り替え、異なる列選択スイッチをオンさせることによ
り、異なる列アドレスの情報を連続的に読み出すことも
できる。
Next, at time tr4, the potential of the precharge control line PCRB is set to VSS and the potential of / PCRB is set to V.
Returning to DD, the data line DB1 is brought into a floating state. Next, at time tr5, the sense amplifier control line S
The potential of P is set to VDD and the sense amplifier SA1 is activated to amplify the potential difference of the data line pair DL1-DB1. Next, at time tr7, the potential of the plate line PL1 is set to VSS.
Return to. When the logic 1 is read, this operation inverts the polarization of the memory cell capacitor again, and rewriting is performed. The read information is output to the input / output line I / O by setting the potential of the column selection line YS1 to VDD and turning on the column selection switch YSW1 from time tr6 to tr7. During this time, a write signal can be given from the input / output line I / O to write information. Further, by switching the column selection lines and turning on different column selection switches, information of different column addresses can be continuously read.
【0056】次に時刻tr8において、センスアンプ制
御線SPの電位をVSSに戻してセンスアンプSA1を
非活性化し、プリチャージ制御線PCNの電位をVDD
に戻してプリチャージ回路TPN1をオンにして、デー
タ線対DL1−DB1の電位をVSSにする。また、ダ
ミープレート線PLBBの電位をVSSに戻して、ダミ
ーセルDMCB1のキャパシタを放電させる。次に時刻
tr9において、ワード線WL1およびダミーワード線
DWLBの電位をVSSに戻す。以上により、読み出し
動作を終了する。
Next, at time tr8, the potential of the sense amplifier control line SP is returned to VSS to inactivate the sense amplifier SA1, and the potential of the precharge control line PCN is changed to VDD.
Then, the precharge circuit TPN1 is turned on to set the potential of the data line pair DL1-DB1 to VSS. Further, the potential of the dummy plate line PLBB is returned to VSS and the capacitor of the dummy cell DMCB1 is discharged. Next, at time tr9, the potentials of the word line WL1 and the dummy word line DWLB are returned to VSS. With the above, the read operation is completed.
【0057】本実施例によれば、メモリセルと同じ素子
特性を有するダミーセルを含んでなるメモリセルアレイ
を用いて、参照電位の生成および情報の読み出しができ
る。ここで、メモリセルとダミーセルの回路構成が同じ
であることから、両者の構造と素子サイズをも等しく
し、連続的レイアウトパターン内に配置することが可能
である。これより、ダミーセル設計やプロセス条件設定
が容易になり、メモリセルとの特性ずれの小さいダミー
セルを用いて、精度の高い参照電位を発生させることが
可能になる。また、論理1,論理0に対応する信号電位
を共に用いて参照電位を発生させ、かつ読み出し動作に
おいてはダミーセルキャパシタの分極を反転させず、ダ
ミーセルへの集中アクセスによる強誘電体膜疲労を軽減
できる。
According to this embodiment, the reference potential can be generated and the information can be read by using the memory cell array including the dummy cell having the same element characteristic as the memory cell. Here, since the memory cell and the dummy cell have the same circuit configuration, it is possible to arrange them in a continuous layout pattern by making their structures and element sizes the same. As a result, dummy cell design and process condition setting become easy, and it becomes possible to generate a highly accurate reference potential by using a dummy cell with a small characteristic deviation from the memory cell. Further, the reference potential is generated by using the signal potentials corresponding to logic 1 and logic 0, and the polarization of the dummy cell capacitor is not inverted in the read operation, so that the fatigue of the ferroelectric film due to the concentrated access to the dummy cell can be reduced. .
【0058】図18は、本発明の強誘電体メモリの本発
明に係わる構成の第12の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、隣接するデータ線対を独立
に駆動する構成をとり、また、隣接するデータ線対を一
部交差配置する点で、図15に示した例と異なる。本図
18において、センスアンプ制御線SP1,SN1はセ
ンスアンプSA1,SA3,…を制御し、センスアンプ
制御線SP2,SN2はセンスアンプSA2,SA4,
…を制御する。プリチャージ制御線PCN1は、プリチ
ャージ電位供給線PCVSSの電位VSSをデータ線対
DL1−DB1,DL3−DB3,…に供給し、プリチ
ャージ制御線PCN2は、電位VSSをデータ線対DL
2−DB2,DL4−DB4,…に供給する。
FIG. 18 is a circuit configuration diagram showing a twelfth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention. The present embodiment shows a configuration of a memory cell array applicable to the present invention, in which adjacent data line pairs are independently driven, and adjacent data line pairs are partially arranged to intersect. However, this is different from the example shown in FIG. 18, sense amplifier control lines SP1, SN1 control sense amplifiers SA1, SA3, ..., Sense amplifier control lines SP2, SN2 are sense amplifiers SA2, SA4.
Control ... The precharge control line PCN1 supplies the potential VSS of the precharge potential supply line PCVSS to the data line pair DL1-DB1, DL3-DB3, ..., And the precharge control line PCN2 supplies the potential VSS to the data line pair DL.
Supply to 2-DB2, DL4-DB4, ....
【0059】プリチャージ制御線PCRD1は、プリチ
ャージ電位供給線PCVRDの参照電位VRDをデータ
線DL1,DL3,…に供給し、プリチャージ制御線P
CRD2は、参照電位VRDをデータ線DL2,DL
4,…に供給する。またプリチャージ制御線PCRB1
は、参照電位VRDをデータ線DB1,DB3,…に供
給し、プリチャージ制御線PCRB2は、参照電位VR
Dをデータ線DB2,DB4,…に供給する。ここで、
参照電位プリチャージスイッチSWPRD1等は、図1
5に示したと同様の構成をとるが、本図18では簡略化
して示す。これらの構成をとることにより、データ線対
を1つおきに駆動し、隣接するデータ線対を独立に制御
することが可能になる。また、メモリセルアレイ内にお
いて、隣接するデータ線対DL1−DB1とDL2−D
B2は、データ線DB1,DB2を入れ換えて配置され
る。同様に、隣接するデータ線対DL3−DB3とDL
4−DB4においても、データ線DB3,DB4を入れ
換えて配置される。それ以降のデータ線対についても同
様である。
The precharge control line PCRD1 supplies the reference potential VRD of the precharge potential supply line PCVRD to the data lines DL1, DL3, ..., And the precharge control line PRD.
CRD2 applies the reference potential VRD to the data lines DL2 and DL.
Supply to 4, ... Also, the precharge control line PCRB1
Supplies the reference potential VRD to the data lines DB1, DB3, ..., And the precharge control line PCRB2 supplies the reference potential VRD.
D is supplied to the data lines DB2, DB4, .... here,
The reference potential precharge switch SWPRD1 etc. is shown in FIG.
5 has the same configuration as that shown in FIG. 5, but is simplified in FIG. By adopting these configurations, it becomes possible to drive every other data line pair and independently control the adjacent data line pairs. In the memory cell array, adjacent data line pairs DL1-DB1 and DL2-D are also provided.
B2 is arranged by interchanging the data lines DB1 and DB2. Similarly, adjacent data line pairs DL3-DB3 and DL
Also in 4-DB4, the data lines DB3 and DB4 are replaced with each other. The same applies to the subsequent data line pairs.
【0060】ワード線WL1,WL2,WL3,…と各
データ線対のいずれか一方には、MC11,MC12,
MC21等のメモリセルが接続される。また、ダミーワ
ード線DWLDとデータ線DL1,DL2,DL3,D
L4,…との交点には、DMCD1等のダミーセルが接
続され、ダミーワード線DWLBとデータ線DB1,D
B2,DB3,DB4,…との交点には、DMCB1等
のダミーセルが接続される。ダミーワード線DWLDに
接続されるダミーセルは、プレート線PLDD,PLD
1に交互に接続される。例えば、ダミーセルDMCD1
はPLDDに接続され、ダミーセルDMCD2はPLD
1に接続される。また、ワード線WL1に接続されるメ
モリセルは、プレート線PLD1,PL12に交互に接
続される。例えば、メモリセルMC11はPL12に接
続され、メモリセルMC12はPLD1に接続される。
以下同様に、ワード線WL2に接続されるメモリセルは
プレート線PL12,PL23に、ワード線WL3に接
続されるメモリセルはプレート線PL23,PL34に
交互に接続される、というように繰り返され、最後にダ
ミーワード線DWLBに接続されるダミーセルがプレー
ト線PLmB,PLBBに交互に接続される。
One of the word lines WL1, WL2, WL3, ... And each data line pair has MC11, MC12,
A memory cell such as MC21 is connected. Further, the dummy word line DWLD and the data lines DL1, DL2, DL3, D
A dummy cell such as DMCD1 is connected to the intersection with L4, ...
Dummy cells such as DMCB1 are connected to the intersections of B2, DB3, DB4, .... The dummy cells connected to the dummy word line DWLD include plate lines PLDD and PLD.
Alternately connected to 1. For example, the dummy cell DMCD1
Is connected to the PLDD, and the dummy cell DMCD2 is connected to the PLD.
Connected to 1. The memory cells connected to the word line WL1 are alternately connected to the plate lines PLD1 and PL12. For example, the memory cell MC11 is connected to PL12, and the memory cell MC12 is connected to PLD1.
Similarly, the memory cells connected to the word line WL2 are alternately connected to the plate lines PL12 and PL23, the memory cells connected to the word line WL3 are alternately connected to the plate lines PL23 and PL34, and so on. The dummy cells connected to the dummy word line DWLB are alternately connected to the plate lines PLmB and PLBB.
【0061】上記のメモリセルアレイ構成を実現する平
面レイアウトの例を、次の図19に示す。図19は、図
18におけるメモリセルアレイのレイアウト例を示す平
面図である。本図19においては、素子分離領域2に囲
まれたソース・ドレイン領域6と、ワード線4との交差
する領域に、セルトランジスタが形成される。隣り合う
2個のセルトランジスタのソース・ドレイン領域の一方
は共通接続され、データ線コンタクトDLCTにおいて
データ線8に接続される。もう一方は、それぞれ蓄積ノ
ードコンタクトSTCTにおいて下部電極12に接続さ
れる。下部電極12とプレート線14の層間に強誘電体
膜が設けられ、重なりの部分にキャパシタが形成され
る。このメモリセルアレイを構成するセルの一部を、ダ
ミーセルとして使用する。
An example of a planar layout for realizing the above memory cell array configuration is shown in FIG. FIG. 19 is a plan view showing a layout example of the memory cell array in FIG. In FIG. 19, cell transistors are formed in regions where the source / drain regions 6 surrounded by the element isolation regions 2 intersect the word lines 4. One of the source / drain regions of two adjacent cell transistors is commonly connected and connected to the data line 8 at the data line contact DLCT. The other is connected to the lower electrode 12 at each storage node contact STCT. A ferroelectric film is provided between the lower electrode 12 and the plate line 14, and a capacitor is formed in the overlapping portion. Some of the cells forming this memory cell array are used as dummy cells.
【0062】次の本図19に示した直線A−AAに沿っ
た断面図の例を、図20に示す。図20は、図19にお
けるメモリセルアレイの断面の構成例を示す側断面図で
ある。本図20を用いて、メモリセルアレイの形成手順
を説明する。まず、半導体基板1上に、選択酸化技術に
より素子分離領域2を形成し、ゲート絶縁膜3、ワード
線4、層間絶縁膜5、ソース・ドレイン領域6を順に形
成し、セルトランジスタを形成する。次に、蓄積ノード
コンタクトSTCTの部分に、コンタクトプラグ7を形
成する。次に、データ線コンタクトDLCTの部分に接
続するよう、データ線8を形成し、その上に層間絶縁膜
9を形成する。さらに、表面を絶縁膜10により平坦化
した後、コンタクトプラグ11、下部電極12、強誘電
体膜13を形成する。その上に上部電極を兼ねるプレー
ト線14を形成する。材料としては、例えば半導体基板
1にはp型シリコン、ソース・ドレイン領域6にはn型
シリコン、ワード線4,コンタクトプラグ7,データ線
8にはn型ポリシリコン、絶縁膜2,3,5,9,10
にはシリコン酸化物、コンタクトプラグ11にはタング
ステン、プレート線14にはアルミニウム、タングステ
ンあるいは白金、下部電極12には白金あるいは酸化ル
テニウム等の導電性酸化物、強誘電体膜13にはPZT
等を用いる。
FIG. 20 shows an example of a sectional view taken along the line A-AA shown in FIG. 20 is a side sectional view showing a configuration example of a section of the memory cell array in FIG. The procedure for forming the memory cell array will be described with reference to FIG. First, an element isolation region 2 is formed on a semiconductor substrate 1 by a selective oxidation technique, a gate insulating film 3, a word line 4, an interlayer insulating film 5 and a source / drain region 6 are sequentially formed to form a cell transistor. Next, the contact plug 7 is formed on the storage node contact STCT. Next, the data line 8 is formed so as to be connected to the data line contact DLCT portion, and the interlayer insulating film 9 is formed thereon. Further, after the surface is flattened by the insulating film 10, the contact plug 11, the lower electrode 12 and the ferroelectric film 13 are formed. A plate line 14 which also serves as an upper electrode is formed thereon. As the material, for example, p-type silicon is used for the semiconductor substrate 1, n-type silicon is used for the source / drain regions 6, word lines 4, contact plugs 7, n-type polysilicon is used for the data lines 8, and insulating films 2, 3, 5 are used. , 9, 10
For the contact plug 11, tungsten for the contact plug 11, aluminum, tungsten or platinum for the plate line 14, conductive oxide such as platinum or ruthenium oxide for the lower electrode 12, and PZT for the ferroelectric film 13.
Etc. are used.
【0063】次に、図18のメモリセルアレイにおける
参照電位生成動作を説明する。図21は、図18のメモ
リセルアレイにおける参照電位生成動作例を示すタイミ
ングチャートである。本図において、データ線対DL1
−DB1は、図16と同様に駆動される。そのため、セ
ンスアンプ制御線SP1は図16に示したセンスアンプ
制御線SPと同様の動作を行い、プリチャージ制御線P
CN1は、図16に示したプリチャージ制御線PCNと
同様の動作を行う。しかし、データ線対DL1−DB1
に隣接するデータ線対DL2−DB2の電位は、待機状
態と同じVSSに保たれる。そのため、センスアンプ制
御線SP2の電位はVSS、プリチャージ制御線PCN
2の電位はVDDに固定される。このような動作を行う
ことにより、駆動されるデータ線が、電位VSSに固定
されたデータ線に挟まれることになる。従って、データ
線間の寄生容量のほとんどは対地容量と見なすことがで
き、データ線間の干渉雑音を大幅に低減できる。
Next, the reference potential generating operation in the memory cell array of FIG. 18 will be described. FIG. 21 is a timing chart showing an example of reference potential generation operation in the memory cell array of FIG. In this figure, the data line pair DL1
DB1 is driven as in FIG. Therefore, the sense amplifier control line SP1 performs the same operation as the sense amplifier control line SP shown in FIG.
The CN1 operates similarly to the precharge control line PCN shown in FIG. However, the data line pair DL1-DB1
The potential of the data line pair DL2-DB2 adjacent to is maintained at the same VSS as in the standby state. Therefore, the potential of the sense amplifier control line SP2 is VSS, the precharge control line PCN
The potential of 2 is fixed to VDD. By performing such an operation, the driven data line is sandwiched between the data lines fixed to the potential VSS. Therefore, most of the parasitic capacitance between the data lines can be regarded as the ground capacitance, and the interference noise between the data lines can be significantly reduced.
【0064】この動作により生成される参照電位VRR
1NDは以下の式で表される。
Reference potential VRR generated by this operation
1ND is represented by the following formula.
【数7】 ここで、VRR1Dは干渉雑音成分を除いた参照電位で
あり、データ線間容量を含めたデータ線容量をCDLD
とおくと、以下の式で表される。
[Equation 7] Here, VRR1D is a reference potential excluding the interference noise component, and the data line capacitance including the data line capacitance is CDLD.
In other words, it is expressed by the following formula.
【数8】 一方、駆動されないデータ線対DL2−DB2に接続さ
れるメモリセルおよびダミーセルについては、ワード線
とプレート線を同時に選択されるものは存在しない。従
って、セルキャパシタにはほとんど電圧がかからず、分
極反転により情報が破壊される恐れはない。
[Equation 8] On the other hand, as for the memory cell and the dummy cell connected to the data line pair DL2-DB2 which is not driven, there is no one in which the word line and the plate line are simultaneously selected. Therefore, almost no voltage is applied to the cell capacitor, and there is no possibility that information will be destroyed by polarization reversal.
【0065】次に、図18におけるメモリセルアレイの
読み出し動作を説明する。図22は、図18のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本図で示す場合においても、データ線対D
L1−DB1は図17と同様に駆動され、データ線対D
L2−DB2の電位は、待機状態と同じVSSに保たれ
る。そのため、センスアンプ制御線SP2の電位はVS
S、プリチャージ制御線PCN2の電位はVDDに固定
される。この動作により発生される論理0および論理1
に対応する信号電位VSD0NDおよびVSD1ND
は、それぞれ以下の式で表される。
Next, the read operation of the memory cell array in FIG. 18 will be described. 22 is a timing chart showing an example of a read operation in the memory cell array of FIG. Even in the case shown in this figure, the data line pair D
L1-DB1 is driven in the same manner as in FIG. 17, and the data line pair D
The potential of L2-DB2 is maintained at the same VSS as in the standby state. Therefore, the potential of the sense amplifier control line SP2 is VS
The potentials of S and the precharge control line PCN2 are fixed to VDD. Logic 0 and logic 1 generated by this operation
Signal potentials VSD0ND and VSD1ND corresponding to
Are respectively expressed by the following equations.
【数9】 [Equation 9]
【数10】 [Equation 10]
【0066】ここで、VSD0DおよびVSD1Dは、
それぞれ干渉雑音成分を除いた論理0および論理1に対
応する信号電位であり、上に述べたCDLDを用いて以
下の式で表される。
Here, VSD0D and VSD1D are
The signal potentials correspond to logic 0 and logic 1 excluding the interference noise component, respectively, and are represented by the following equations using the CDLD described above.
【数11】 [Equation 11]
【数12】 プリチャージ制御線PCRB1は、図15と同様に、対
をなすプリチャージ制御線/PCRB1(図18では省
略)と対称駆動されるので、その影響による雑音は相殺
される。数7,数9,数10より、干渉雑音成分は同相
成分であるため、電位差を検出する上で問題にはならな
い。本実施例によれば、データ線間の寄生容量による干
渉雑音を大幅に低減でき、より信頼性の高い動作が可能
である。また、半数のデータ線は駆動されないため、消
費電力を低減できる。
[Equation 12] The precharge control line PCRB1 is driven symmetrically with the pair of precharge control lines / PCRB1 (not shown in FIG. 18) as in FIG. 15, so that noise due to the influence thereof is canceled. From the equations (7), (9) and (10), since the interference noise component is the in-phase component, there is no problem in detecting the potential difference. According to this embodiment, the interference noise due to the parasitic capacitance between the data lines can be significantly reduced, and the operation with higher reliability can be performed. Moreover, since half of the data lines are not driven, power consumption can be reduced.
【0067】図23は、本発明の強誘電体メモリの本発
明に係わる構成の第13の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示したものであり、メモリセルのプレート電極
をプレート線として分離せず、High,Lowの中間
にある定電位としており、また待機時データ線電位を上
記定電位としている点で、図15に示した例と異なる。
本図23において、ワード線WL1とデータ線DL1に
接続されたメモリセルMH11や、ワード線WL1とデ
ータ線DL2に接続されたメモリセルMH12等は、図
15に示したメモリセルMC11等と同様の回路構成が
適用可能であり、それぞれのプレート電極は、プレート
電位VPLを発生する電圧源(図では省略)に共通接続
される。電位VPLは、電位VDDと電位VSSの中間
にある定電位である。
FIG. 23 is a circuit diagram showing a thirteenth embodiment of the ferroelectric memory of the present invention according to the present invention. The present embodiment shows a configuration of a memory cell array applicable to the present invention, in which the plate electrode of the memory cell is not separated as a plate line and is set to a constant potential in the middle of High and Low, and at the time of standby. It differs from the example shown in FIG. 15 in that the data line potential is the constant potential.
In FIG. 23, the memory cell MH11 connected to the word line WL1 and the data line DL1 and the memory cell MH12 connected to the word line WL1 and the data line DL2 are similar to the memory cell MC11 and the like shown in FIG. A circuit configuration can be applied, and each plate electrode is commonly connected to a voltage source (not shown in the figure) that generates a plate potential VPL. The potential VPL is a constant potential intermediate between the potential VDD and the potential VSS.
【0068】ここで、メモリセルMH11,MH12等
の有する強誘電体キャパシタの分極方向は、VDDとV
PLの電位差およびVPLとVSSの電位差により制御
可能であるものとする。一方、ダミーワード線DWLD
とデータ線DL1,DL2,…に接続されたダミーセル
DMCD1,DMCD2,…は、プレート線PLDDに
接続され、ダミーワード線DWLBとデータ線DB1,
DB2,…に接続されたダミーセルDMCB1,DMC
B2,…は、プレート線PLBBに接続される。プリチ
ャージ制御線PCNにより制御されるプリチャージ回路
TPN1,TPN2,…は、プレート電位VPLを供給
するプリチャージ電位供給線PCVPLに接続される。
また、プリチャージ制御線PCRRにより制御されるプ
リチャージ回路TPR1,TPR2,…は、電位VSS
を供給するプリチャージ電位供給線PCVSSに接続さ
れる。プリチャージ回路TPN1,TPN2,…は待機
時において活性化され、プリチャージ回路TPR1,T
PR2,…は読み出し動作時におけるVSSプリチャー
ジ動作に用いられる。
Here, the polarization directions of the ferroelectric capacitors of the memory cells MH11, MH12, etc. are VDD and V.
It can be controlled by the potential difference between PL and the potential difference between VPL and VSS. On the other hand, the dummy word line DWLD
, And the dummy cells DMCD1, DMCD2, ... Connected to the plate lines PLDD, the dummy word lines DWLB and the data lines DB1,
Dummy cells DMCB1, DMC connected to DB2, ...
B2, ... Are connected to the plate line PLBB. The precharge circuits TPN1, TPN2, ... Controlled by the precharge control line PCN are connected to the precharge potential supply line PCVPL that supplies the plate potential VPL.
Further, the precharge circuits TPR1, TPR2, ... Controlled by the precharge control line PCRR have the potential VSS.
Is connected to a precharge potential supply line PCVSS for supplying The precharge circuits TPN1, TPN2, ... Are activated during standby, and the precharge circuits TPR1, TPR1
PR2, ... Are used for the VSS precharge operation during the read operation.
【0069】このようなメモリセルアレイ構成を実現す
る平面レイアウトを説明する。図24は、図23におけ
るメモリセルアレイのレイアウト例を示す平面図であ
る。本図24におけるレイアウトは、基本的には図19
と同様のパターンを用いているが、プレート電極をプレ
ート線として分離加工せず、メモリセルプレート15
と、ダミープレート線16との間のみ分離されている。
これにより、メモリセルとダミーセルを連続パターンと
してレイアウトできる。また、メモリセル部分とダミー
セル部分との間に不使用のセルを挿入すると、プレート
の分離加工精度に関して余裕が生じ、素子の微細化に有
利である。
A planar layout that realizes such a memory cell array configuration will be described. FIG. 24 is a plan view showing a layout example of the memory cell array in FIG. The layout of FIG. 24 is basically the same as that of FIG.
The same pattern is used, but the plate electrode is not separately processed as a plate line, and the memory cell plate 15
And the dummy plate line 16 are separated from each other.
As a result, the memory cells and the dummy cells can be laid out as a continuous pattern. Further, when an unused cell is inserted between the memory cell portion and the dummy cell portion, there is a margin in terms of plate separation processing accuracy, which is advantageous for device miniaturization.
【0070】以下、上記のメモリセルMH11等の非選
択時における状態および情報保持の方法を、図2に示し
た回路構成例を用いて説明する。まず、待機時において
メモリセルの分極情報を保持するためには、逆バイアス
されたダイオードDS11の接合リーク電流がリーク抵
抗RF11およびセルトランジスタTR11のサブスレ
ッショルドリーク電流を通して供給されている状態、即
ち定常状態において、蓄積ノードSN11の電位がほぼ
VPLであり、この時の蓄積ノードSN11とプレート
電極PLCの電位差によって、強誘電体キャパシタCF
11の分極反転による情報破壊が起こらなければよい。
この状態を維持できるような特性を持つ素子を用いてメ
モリセルを形成すればよい。
A method of holding the state and information when the memory cell MH11 or the like is not selected will be described below with reference to the circuit configuration example shown in FIG. First, in order to hold the polarization information of the memory cell in the standby state, the junction leakage current of the reverse biased diode DS11 is supplied through the leakage resistance RF11 and the subthreshold leakage current of the cell transistor TR11, that is, the steady state. , The potential of the storage node SN11 is almost VPL, and the potential difference between the storage node SN11 and the plate electrode PLC at this time causes the ferroelectric capacitor CF
It suffices that information destruction due to polarization inversion 11 does not occur.
The memory cell may be formed using an element having a characteristic capable of maintaining this state.
【0071】ここで、待機時におけるデータ線DL1の
電位をVPLとすると、定常状態における蓄積ノードS
N11の電位は、リーク抵抗RF11とセルトランジス
タTR11のオフ抵抗Roffの並列合成抵抗と、ダイ
オードDS11の抵抗との比で決定される。通常、ダイ
オードDS11の逆バイアス抵抗は上記の並列合成抵抗
に比べ十分高くすることが可能である。また、その状態
でワード線WL1に生じた雑音によりトランジスタTR
11が導通しても、強誘電体キャパシタCF11に電圧
がかからないので、ワード線の雑音にも強くなる。よっ
て、待機時データ線電位をVPLとすることにより、情
報保持が容易になる。
Here, assuming that the potential of the data line DL1 in the standby state is VPL, the storage node S in the steady state is
The potential of N11 is determined by the ratio of the parallel combined resistance of the leak resistance RF11 and the off resistance Roff of the cell transistor TR11 to the resistance of the diode DS11. Generally, the reverse bias resistance of the diode DS11 can be made sufficiently higher than the above-mentioned parallel combined resistance. In addition, due to noise generated in the word line WL1 in that state, the transistor TR
Even if 11 is turned on, no voltage is applied to the ferroelectric capacitor CF11, so that the noise of the word line becomes strong. Therefore, by holding the standby data line potential at VPL, it becomes easy to retain information.
【0072】一方、動作時においてデータ線DL1が駆
動される場合、オフ抵抗Roffがリーク抵抗RF11
に比べ十分高ければ、あるいはデータ線DL1からオフ
抵抗Roffを通して行われる強誘電体キャパシタCF
11への充電の時定数が動作時間に比べ十分大きく、動
作中に強誘電体キャパシタCF11にほとんど電圧がか
からなければ、情報が破壊されることはない。さらに、
リーク抵抗RF11が、セルトランジスタTR11のオ
ン抵抗Ronに比べ十分高ければ、選択時において強誘
電体キャパシタCF11に十分な大きさの電圧がかか
る。メモリセルの素子特性として、以上に述べた関係を
満たすものを実現することにより、安定に情報が保持さ
れる。
On the other hand, when the data line DL1 is driven during operation, the off resistance Roff changes to the leak resistance RF11.
Of the ferroelectric capacitor CF, which is sufficiently higher than that of the ferroelectric capacitor CF,
If the time constant for charging 11 is sufficiently larger than the operation time and almost no voltage is applied to the ferroelectric capacitor CF11 during operation, information will not be destroyed. further,
If the leak resistance RF11 is sufficiently higher than the on resistance Ron of the cell transistor TR11, a sufficiently large voltage is applied to the ferroelectric capacitor CF11 during selection. Information is stably held by realizing the element characteristics of the memory cell that satisfy the above-described relationship.
【0073】次に、図23におけるメモリセルアレイの
参照電位生成動作を説明する。図25は、図23のメモ
リセルアレイにおける参照電位生成動作例を示すタイミ
ングチャートである。待機時において、プリチャージ制
御線PCNの電位はVDD,PCRRの電位はVSSで
あり、各データ線対には電位VPLが供給される。ま
た、センスアンプ制御線SPの電位はVSS,SNの電
位はVDDであるため、データ線電位がVPLであって
も、各センスアンプのトランジスタは導通しない。さら
にまた、プレート線PLDD,PLBBの電位はVSS
である。参照電位生成動作は、図16等に示した例と同
様に大別される。即ち、第一に対をなすダミーセルの一
方に論理1を、他方に論理0を書き込み(時刻tdh1
〜tdh3)、第二にデータ線に参照電位を発生し(時
刻tdh4〜tdh6)、第三にダミーセルキャパシタ
の分極方向をリセットする(時刻tdh7〜tdh
8)。これについて以下に詳述する。
Next, the reference potential generating operation of the memory cell array in FIG. 23 will be described. FIG. 25 is a timing chart showing an example of reference potential generation operation in the memory cell array of FIG. During standby, the potential of the precharge control line PCN is VDD and the potential of PCRR is VSS, and the potential VPL is supplied to each data line pair. Further, since the potential of the sense amplifier control line SP is VSS and the potential of SN is VDD, the transistors of each sense amplifier are not conductive even if the potential of the data line is VPL. Furthermore, the potentials of the plate lines PLDD and PLBB are VSS.
Is. The reference potential generating operation is roughly classified like the example shown in FIG. That is, first, a logical 1 is written in one of the paired dummy cells and a logical 0 is written in the other dummy cell (time tdh1
To tdh3), secondly a reference potential is generated in the data line (time tdh4 to tdh6), and thirdly, the polarization direction of the dummy cell capacitor is reset (time tdh7 to tdh).
8). This will be described in detail below.
【0074】まず時刻tdh1において、プリチャージ
制御線PCNの電位をVSSにして、データ線対DL1
−DB1へのVPLプリチャージを停止する。また、ダ
ミーワード線DWLD,DWLBの電位をVCHに、ダ
ミープレート線PLDD,PLBBの電位をVPLにし
て、ダミーセルDMCD1,DMCB1を選択し、セル
トランジスタをオンにする。さらに、センスアンプ制御
線SPの電位をVDDに、SNの電位をVSSにして、
センスアンプSA1を活性状態にする。すると、データ
線対DL1−DB1の一方の電位がVDDに、他方がV
SSになり定常状態になる。この時、電位VSS側のデ
ータ線に接続されたダミーセルには論理0が書き込ま
れ、電位VDD側のデータ線に接続されたダミーセルに
は論理1が書き込まれる。
First, at time tdh1, the potential of the precharge control line PCN is set to VSS and the data line pair DL1
-Stop VPL precharge to DB1. Further, the potentials of the dummy word lines DWLD and DWLB are set to VCH, the potentials of the dummy plate lines PLDD and PLBB are set to VPL, the dummy cells DMCD1 and DMCB1 are selected, and the cell transistors are turned on. Further, the potential of the sense amplifier control line SP is set to VDD and the potential of SN is set to VSS,
The sense amplifier SA1 is activated. Then, one potential of the data line pair DL1-DB1 is VDD and the other potential is V
It becomes SS and becomes a steady state. At this time, a logic 0 is written in the dummy cell connected to the data line on the potential VSS side, and a logic 1 is written in the dummy cell connected to the data line on the potential VDD side.
【0075】次に時刻tdh2において、センスアンプ
制御線SPの電位をVSSに、SNの電位をVDDにし
て、センスアンプSA1を非活性状態にする。また、プ
リチャージ制御線PCNおよびデータ線短絡制御線DL
SHの電位をVDDにして、データ線対DL1−DB1
の電位をVPLに戻し、短絡する。次に時刻tdh3に
おいて、ダミーワード線DWLD,DWLBの電位をV
SSに戻し、セルトランジスタをオフにする。この時の
ダミーセルDMCD1,DMCB1の状態は、論理1あ
るいは論理0を記憶したメモリセルの状態に等しい。次
に時刻tdh4において、プリチャージ制御線PCNの
電位をVSSに、PCRRの電位をVDDにして、デー
タ線対DL1−DB1の電位をVSSにする。次に時刻
tdh5において、プリチャージ制御線PCRRの電位
をVSSにして、データ線対DL1−DB1をフローテ
ィング状態にする。そして時刻tdh6において、ダミ
ーワード線DWLD,DWLBの電位をVCHにする。
この時、ダミーセルDMCD1,DMCB1のキャパシ
タには、ほぼVPL−VSSの電圧がかかる。
Next, at time tdh2, the potential of the sense amplifier control line SP is set to VSS and the potential of SN is set to VDD to deactivate the sense amplifier SA1. In addition, the precharge control line PCN and the data line short circuit control line DL
The potential of SH is set to VDD and the data line pair DL1-DB1
The potential of is returned to VPL and short-circuited. Next, at time tdh3, the potentials of the dummy word lines DWLD and DWLB are set to V
Return to SS and turn off the cell transistor. The states of the dummy cells DMCD1 and DMCB1 at this time are equal to the states of the memory cells storing logic 1 or logic 0. Next, at time tdh4, the potential of the precharge control line PCN is set to VSS, the potential of PCRR is set to VDD, and the potential of the data line pair DL1-DB1 is set to VSS. Next, at time tdh5, the potential of the precharge control line PCRR is set to VSS and the data line pair DL1-DB1 is brought into a floating state. Then, at time tdh6, the potentials of the dummy word lines DWLD and DWLB are set to VCH.
At this time, a voltage of approximately VPL-VSS is applied to the capacitors of the dummy cells DMCD1 and DMCB1.
【0076】この動作により生成される参照電位VRR
1NHは以下の式で表される。
Reference potential VRR generated by this operation
1NH is represented by the following formula.
【数13】 数13において、−ΔVPCRRは、プリチャージ制御
線PCRRの電位低下に伴うデータ線電位の変動量を表
す。また、ΔVWLTは、ダミーセルが接続された交差
点での寄生容量に起因するワード線電位の上昇によるデ
ータ線電位の変動量を表す。さらにまた、ΔVWLB
は、ダミーセルが接続されない交差点での寄生容量に起
因する、ワード線電位の上昇によるデータ線電位の変動
量を表す。さらにまた、VRR1Hは干渉雑音成分を除
いた参照電位であり、分極反転に伴い流入する電荷をΔ
Qrhとすると、以下の式で表される。
[Equation 13] In Expression 13, −ΔVPCRR represents the variation amount of the data line potential due to the potential decrease of the precharge control line PCRR. Further, ΔVWLT represents the variation amount of the data line potential due to the rise of the word line potential due to the parasitic capacitance at the intersection where the dummy cells are connected. Furthermore, ΔVWLB
Represents the variation amount of the data line potential due to the rise of the word line potential due to the parasitic capacitance at the intersection where the dummy cells are not connected. Furthermore, VRR1H is the reference potential excluding the interference noise component, and the charge that flows in with polarization inversion is Δ
If Qrh is given, it is expressed by the following equation.
【数14】 [Equation 14]
【0077】参照電位を記憶すると、時刻tdh7にお
いてデータ線短絡制御線DLSHの電位をVSSにし
て、データ線短絡スイッチをオフにすると共に、プリチ
ャージ制御線PCNの電位をVDDにして、データ線対
DL1−DB1に電位VPLを充電する。さらに、ダミ
ープレート線PLDD,PLBBの電位をVSSに戻
す。これにより、ダミーセルキャパシタの分極がリセッ
トされる。次に時刻tdh8において、ダミーワード線
DWLD,DWLBの電位をVSSに戻す。以上によ
り、参照電位生成動作を終了する。
When the reference potential is stored, at time tdh7, the potential of the data line short circuit control line DLSH is set to VSS, the data line short circuit switch is turned off, and the potential of the precharge control line PCN is set to VDD to set the data line pair. DL1-DB1 is charged with the potential VPL. Further, the potentials of the dummy plate lines PLDD and PLBB are returned to VSS. As a result, the polarization of the dummy cell capacitor is reset. Next, at time tdh8, the potentials of the dummy word lines DWLD and DWLB are returned to VSS. With the above, the reference potential generating operation is completed.
【0078】次に、図23におけるメモリセルアレイの
読み出し動作を説明する。図26は、図23のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本例は、図23におけるメモリセルMH1
1を選択した場合の読み出し動作を表す。まず時刻tr
h1において、プリチャージ制御線PCNの電位をVS
Sにし、プリチャージ制御線PCRRの電位をVDDに
して、データ線対DL1−DB1の電位をVSSにプリ
チャージする。次に時刻trh2において、プリチャー
ジ制御線PCRRの電位をVSSに戻し、データ線対D
L1−DB1をフローティング状態にする。次に時刻t
rh3において、ワード線WL1およびダミーワード線
DWLBの電位をVCHにして、メモリセルMH11,
ダミーセルDMCB1を選択し、セルトランジスタを導
通させる。
Next, the read operation of the memory cell array in FIG. 23 will be described. FIG. 26 is a timing chart showing an example of a read operation in the memory cell array of FIG. In this example, the memory cell MH1 in FIG.
This shows the read operation when 1 is selected. First time tr
At h1, the potential of the precharge control line PCN is set to VS.
S, the potential of the precharge control line PCRR is set to VDD, and the potential of the data line pair DL1-DB1 is precharged to VSS. Next, at time trh2, the potential of the precharge control line PCRR is returned to VSS, and the data line pair D
L1-DB1 is put in a floating state. Then at time t
At rh3, the potentials of the word line WL1 and the dummy word line DWLB are set to VCH, and the memory cells MH11,
The dummy cell DMCB1 is selected to make the cell transistor conductive.
【0079】また、プリチャージ制御線PCRBの電位
をVDDにして、図1等に示した電位供給手段104か
ら供給された参照電位VRDHを、データ線DB1に充
電する。この動作により発生される論理0および論理1
に対応する信号電位VSD0NHおよびVSD1NH
は、それぞれ以下の式で表される。
Further, the potential of the precharge control line PCRB is set to VDD, and the data line DB1 is charged with the reference potential VRDH supplied from the potential supply means 104 shown in FIG. Logic 0 and logic 1 generated by this operation
Signal potentials VSD0NH and VSD1NH corresponding to
Are respectively expressed by the following equations.
【数15】 [Equation 15]
【数16】 ここで、ΔVDBDL0H,ΔVDBDL1Hは、デー
タ線DB1への参照電位充電に伴うデータ線電位の変動
量を表す。また、VSD0HおよびVSD1Hは、干渉
雑音成分を除いた論理0および論理1に対応する信号電
位であり、それぞれ以下の式で表される。
[Equation 16] Here, ΔVDBDL0H and ΔVDBDL1H represent the variation amount of the data line potential due to the reference potential charging to the data line DB1. Further, VSD0H and VSD1H are signal potentials corresponding to logic 0 and logic 1 excluding the interference noise component, and are respectively represented by the following equations.
【数17】 [Equation 17]
【数18】 プリチャージ制御線PCRBは、図15と同様に、対を
なすプリチャージ制御線/PCRB(図23では省略)
と対称駆動されるので、その影響による雑音は相殺され
る。数13,数15,数16より、ΔVDBDL0H,
ΔVDBDL1Hを除いた雑音成分は同相成分であるた
め、電位差を検出する上で問題にはならない。ΔVDB
DL0H,ΔVDBDL1Hについても、例えば図18
と同様の構成を適用することにより、その影響を除去す
ることが可能である。
[Equation 18] The precharge control line PCRB is paired with the precharge control line / PCRB (not shown in FIG. 23) as in FIG.
Since it is driven symmetrically with, noise due to the influence is canceled. From Equations 13, 15 and 16, ΔVDBDL0H,
Since the noise component excluding ΔVDBDL1H is the in-phase component, there is no problem in detecting the potential difference. ΔVDB
As for DL0H and ΔVDBDL1H, for example, FIG.
By applying a configuration similar to that, it is possible to remove the effect.
【0080】次に時刻trh4において、プリチャージ
制御線PCRBの電位をVSSに戻して、データ線DB
1をフローティング状態にする。次に時刻trh5にお
いて、センスアンプ制御線SPの電位をVDDに、SN
の電位をVSSにして、センスアンプSA1を活性化し
てデータ線対DL1−DB1の電位差を増幅する。増幅
により、自動的に再書き込みが行われる。読み出した情
報は、時刻trh6〜trh7において、列選択線YS
1の電位をVDDにして、列選択スイッチYSW1をオ
ンにすることにより入出力線I/Oに出力する。
Next, at time trh4, the potential of the precharge control line PCRB is returned to VSS, and the data line DB
Float 1 Next, at time trh5, the potential of the sense amplifier control line SP is set to VDD and SN is set.
Is set to VSS to activate the sense amplifier SA1 to amplify the potential difference between the data line pair DL1-DB1. Rewriting is automatically performed by the amplification. The read information is the column selection line YS at times trh6 to trh7.
The potential of 1 is set to VDD and the column selection switch YSW1 is turned on to output to the input / output line I / O.
【0081】次に時刻trh8において、センスアンプ
制御線SPの電位をVSSに、SNの電位をVDDに戻
してセンスアンプSA1を非活性化し、プリチャージ制
御線PCNの電位をVDDに戻してプリチャージ回路T
PN1をオンにして、データ線対DL1−DB1の電位
をVPLに戻す。次に時刻trh9において、ワード線
WL1およびダミーワード線DWLBの電位をVSSに
戻す。以上により、読み出し動作を終了する。動作中、
ダミープレート線PLBBの電位はVSSに固定され
る。これに対し、データ線DB1の電位はVDDとVS
Sの間にある。従ってダミーセルDMCB1のキャパシ
タにかかる電圧の方向は逆転せず、分極反転による膜疲
労の問題は起こらない。本実施例によれば、プレート電
極をプレート線として微細加工する必要がないので、多
数のプレート線駆動回路を必要とせず、またプレート線
加工による歩留まり低下が抑さえられ、高集積化に適し
たメモリセルアレイを構成できる。
Next, at time trh8, the potential of the sense amplifier control line SP is returned to VSS and the potential of SN is returned to VDD to deactivate the sense amplifier SA1, and the potential of the precharge control line PCN is returned to VDD to precharge. Circuit T
PN1 is turned on to return the potential of the data line pair DL1-DB1 to VPL. Next, at time trh9, the potentials of the word line WL1 and the dummy word line DWLB are returned to VSS. With the above, the read operation is completed. in action,
The potential of the dummy plate line PLBB is fixed to VSS. On the other hand, the potential of the data line DB1 is VDD and VS.
It is between S. Therefore, the direction of the voltage applied to the capacitor of the dummy cell DMCB1 does not reverse, and the problem of film fatigue due to polarization reversal does not occur. According to this embodiment, since it is not necessary to perform microfabrication of the plate electrode as a plate line, a large number of plate line driving circuits are not required, and the yield reduction due to plate line processing is suppressed, which is suitable for high integration. A memory cell array can be configured.
【0082】図27は、本発明の強誘電体メモリの本発
明に係わる構成の第14の実施例を示す回路構成図であ
る。本実施例は、本発明に適用可能なメモリセルアレイ
の構成を示すものであり、メモリセルアレイとセンス回
路との間に列選択スイッチを設け、センス回路を複数の
データ線対に共有している点で、図23に示した例と異
なる。本図27において、メモリセル,ダミーセルの構
成および接続は、図23に示した例と同様である。電位
VPLを供給するプリチャージ回路TPN1,TPN2
は、それぞれ別のプリチャージ制御線PCN1,PCN
2により制御される。但し、全てのプリチャージ回路に
個別の制御線を設ける必要はなく、例えば、次の図28
に示すように、少なくとも本発明に係わる情報感知部と
してのセンスアンプSA01(センス回路)を共有しか
つ隣接するデータ線対のプリチャージ動作を独立に制御
できればよい。
FIG. 27 is a circuit diagram showing a fourteenth embodiment of the ferroelectric memory according to the present invention according to the present invention. This embodiment shows a configuration of a memory cell array applicable to the present invention, in which a column selection switch is provided between the memory cell array and the sense circuit, and the sense circuit is shared by a plurality of data line pairs. 23, which is different from the example shown in FIG. 27, the configurations and connections of the memory cells and the dummy cells are the same as those in the example shown in FIG. Precharge circuits TPN1 and TPN2 for supplying the potential VPL
Are separate precharge control lines PCN1 and PCN
Controlled by 2. However, it is not necessary to provide individual control lines for all precharge circuits. For example, the following FIG.
As shown in, it is sufficient that at least the sense amplifier SA01 (sense circuit) as the information sensing unit according to the present invention is shared and the precharge operation of the adjacent data line pair can be independently controlled.
【0083】図28は、本発明の強誘電体メモリの本発
明に係わる構成の第15の実施例を示す回路構成図であ
る。本図28に示すように、センスアンプSA01(セ
ンス回路)を共有しかつ隣接するデータ線対のプリチャ
ージ動作を独立に制御するには、本発明のデータ線電位
固定部としてのプリチャージ回路TPN1,TPN2,
TPN3,TPN4,…を、プリチャージ制御線PCN
1,PCN2に交互に接続する等の構成が効果的であ
る。
FIG. 28 is a circuit diagram showing a fifteenth embodiment of the ferroelectric memory according to the present invention according to the present invention. As shown in FIG. 28, in order to control the precharge operation of the data line pair which shares the sense amplifier SA01 (sense circuit) and is adjacent, the precharge circuit TPN1 as the data line potential fixing unit of the present invention. , TPN2
TPN3, TPN4, ... Are connected to the precharge control line PCN
It is effective to have a configuration in which the PCN1 and the PCN2 are alternately connected.
【0084】以下、図27のメモリセルアレイにおける
本発明に係わる動作を説明する。図27において、デー
タ線対DL1−DB1,DL2−DB2,…は、本発明
のデータ線選択部としての列選択スイッチYSW1,Y
SW2,…により、選択的に感知信号線対DL01−D
B01に接続される。感知信号線対DL01−DB01
に接続されるセンスアンプSA01、電位VSSプリチ
ャージ回路TPR01、参照電位VRDプリチャージス
イッチSWPRD01およびSWPRB01、データ線
短絡スイッチSWDS01、およびボルテージホロワU
GB01は、データ線対DL1−DB1,DL2−DB
2,…に共有される。列選択スイッチYSW01は、列
選択線YS01により制御され、感知信号線対DL01
−DB01と入出力線I/Oとの接続・分離を行う。
The operation of the memory cell array of FIG. 27 according to the present invention will be described below. In FIG. 27, data line pairs DL1-DB1, DL2-DB2, ...
Select the sensing signal line pair DL01-D by SW2, ...
It is connected to B01. Sensing signal line pair DL01-DB01
To the sense amplifier SA01, the potential VSS precharge circuit TPR01, the reference potential VRD precharge switches SWPRD01 and SWPRB01, the data line short-circuit switch SWDS01, and the voltage follower U.
GB01 is a data line pair DL1-DB1, DL2-DB
2, ... is shared. The column selection switch YSW01 is controlled by the column selection line YS01, and the sensing signal line pair DL01.
-Connect and disconnect DB01 and I / O lines.
【0085】図27におけるメモリセルアレイの参照電
位生成動作を説明する。図29は、図27のメモリセル
アレイにおける参照電位生成動作例を示すタイミングチ
ャートである。本図29に示す例は、選択されたデータ
線対DL1−DB1に隣接する選択されないデータ線対
DL2−DB2の電位をVPLに固定する点で、図25
に示した例と異なる。待機時において、プリチャージ制
御線PCRRの電位はVDDであり、感知信号線対DL
01−DB01には電位VSSが供給される。また、セ
ンスアンプ制御線SN,SPの電位は共にVSSであ
る。その他の部分の電位は、図25に示した例と同様で
ある。
The reference potential generating operation of the memory cell array in FIG. 27 will be described. FIG. 29 is a timing chart showing an example of reference potential generation operation in the memory cell array of FIG. The example shown in FIG. 29 is that the potential of the unselected data line pair DL2-DB2 adjacent to the selected data line pair DL1-DB1 is fixed to VPL, and the example shown in FIG.
Different from the example shown in. During standby, the potential of the precharge control line PCRR is VDD, and the sensing signal line pair DL
The potential VSS is supplied to 01-DB01. The potentials of the sense amplifier control lines SN and SP are both VSS. The potentials of the other parts are the same as those in the example shown in FIG.
【0086】まず時刻tdc1において、プリチャージ
制御線PCN1の電位をVSSにして、データ線対DL
1−DB1へのVPLプリチャージを停止する。同時
に、プリチャージ制御線PCRRの電位もVSSにし
て、感知信号線対DL01−DB01へのVSSプリチ
ャージを停止する。また、ダミーワード線DWLD,D
WLBの電位をVCHに、ダミープレート線PLDD,
PLBBの電位をVPLにして、ダミーセルDMCD
1,DMCB1を選択し、セルトランジスタをオンにす
る。さらに、センスアンプ制御線SPの電位をVDDに
して、センスアンプSA1を活性状態にし、列選択線Y
S1の電位をVCHにして、感知信号線対DL01−D
B01とデータ線対DL1−DB1を接続する。
First, at time tdc1, the potential of the precharge control line PCN1 is set to VSS and the data line pair DL
1-Stop VPL precharge to DB1. At the same time, the potential of the precharge control line PCRR is also set to VSS to stop the VSS precharge to the sensing signal line pair DL01-DB01. Also, the dummy word lines DWLD, D
The potential of WLB is set to VCH, the dummy plate line PLDD,
The potential of PLBB is set to VPL and the dummy cell DMCD
1, DMCB1 is selected and the cell transistor is turned on. Further, the potential of the sense amplifier control line SP is set to VDD, the sense amplifier SA1 is activated, and the column selection line Y
The potential of S1 is set to VCH and the sensing signal line pair DL01-D
B01 is connected to the data line pair DL1-DB1.
【0087】この時、データ線対DL1−DB1の一方
は電位VSS、他方はVDDになり、電位VSS側のデ
ータ線に接続されたダミーセルには論理0が書き込ま
れ、電位VDD側のデータ線に接続されたダミーセルに
は論理1が書き込まれる。次に時刻tdc2において、
センスアンプ制御線SPの電位をVSSにして、センス
アンプSA1を非活性状態にする。また、列選択線YS
1の電位をVSSにして、感知信号線対DL01−DB
01とデータ線対DL1−DB1を分離する。さらに、
プリチャージ制御線PCN1,PCRRおよびデータ線
短絡制御線DLSHの電位をVDDにして、データ線対
DL1−DB1の電位をVPLに、感知信号線対DL0
1−DB01の電位をVSSに戻し、短絡する。次に時
刻tdc3において、ダミーワード線DWLD,DWL
Bの電位をVSSに戻し、セルトランジスタをオフにす
る。この時のダミーセルDMCD1,DMCB1の状態
は、論理1あるいは論理0を記憶したメモリセルの状態
に等しい。
At this time, one of the data line pairs DL1-DB1 has the potential VSS and the other has the potential VDD, a logic 0 is written in the dummy cell connected to the data line on the potential VSS side, and the dummy line connected to the data line on the potential VDD side writes to the data line on the potential VDD side. Logic 1 is written in the connected dummy cell. Next, at time tdc2,
The potential of the sense amplifier control line SP is set to VSS and the sense amplifier SA1 is deactivated. In addition, the column selection line YS
The potential of 1 is set to VSS and the sensing signal line pair DL01-DB
01 and the data line pair DL1-DB1 are separated. further,
The potentials of the precharge control lines PCN1 and PCRR and the data line short circuit control line DLSH are set to VDD, the potentials of the data line pair DL1-DB1 are set to VPL, and the sensing signal line pair DL0 is set.
The potential of 1-DB01 is returned to VSS and short-circuited. Next, at time tdc3, the dummy word lines DWLD, DWL
The potential of B is returned to VSS and the cell transistor is turned off. The states of the dummy cells DMCD1 and DMCB1 at this time are equal to the states of the memory cells storing logic 1 or logic 0.
【0088】次に時刻tdc4において、プリチャージ
制御線PCN1の電位をVSSに、列選択線YS1の電
位をVCHにして、感知信号線対DL01−DB01の
プリチャージ電位VSSをデータ線対DL1−DB1に
供給する。次に時刻tdc5において、プリチャージ制
御線PCRRの電位をVSSにして、データ線対DL1
−DB1をフローティング状態にする。そして時刻td
c6において、ダミーワード線DWLD,DWLBの電
位をVCHにする。この時、図25の説明において述べ
たと同様に、参照電位が発生する。但し、データ線対D
L1−DB1に隣接するデータ線対DL2−DB2の電
位はVPLに固定されるため、両者間の寄生容量はデー
タ線対地容量の一部と見なせる。
Next, at time tdc4, the potential of the precharge control line PCN1 is set to VSS and the potential of the column selection line YS1 is set to VCH, and the precharge potential VSS of the sensing signal line pair DL01-DB01 is set to the data line pair DL1-DB1. Supply to. Next, at time tdc5, the potential of the precharge control line PCRR is set to VSS and the data line pair DL1
-Floating DB1. And time td
At c6, the potentials of the dummy word lines DWLD and DWLB are set to VCH. At this time, the reference potential is generated as described in the description of FIG. However, data line pair D
Since the potential of the data line pair DL2-DB2 adjacent to L1-DB1 is fixed at VPL, the parasitic capacitance between the two can be regarded as a part of the data line-to-ground capacitance.
【0089】参照電位を記憶すると、時刻tdc7にお
いてデータ線短絡制御線DLSHの電位をVSSにし
て、データ線短絡スイッチをオフにする。また、列選択
線YS1の電位をVSSにして、感知信号線対DL01
−DB01とデータ線対DL1−DB1を分離すると共
に、プリチャージ制御線PCN1,PCRRの電位をV
DDにして、感知信号線対DL01−DB01に電位V
SSを、データ線対DL1−DB1に電位VPLを充電
する。さらに、ダミープレート線PLDD,PLBBの
電位をVSSに戻す。これにより、ダミーセルキャパシ
タの分極がリセットされる。次に時刻tdc8におい
て、ダミーワード線DWLD,DWLBの電位をVSS
に戻す。
When the reference potential is stored, the potential of the data line short-circuit control line DLSH is set to VSS at time tdc7 and the data line short-circuit switch is turned off. In addition, the potential of the column selection line YS1 is set to VSS, and the sensing signal line pair DL01
-DB01 and the data line pair DL1-DB1 are separated, and the potentials of the precharge control lines PCN1 and PCRR are set to V
Set to DD, and the potential V is applied to the sensing signal line pair DL01-DB01.
The SS is charged to the potential VPL on the data line pair DL1-DB1. Further, the potentials of the dummy plate lines PLDD and PLBB are returned to VSS. As a result, the polarization of the dummy cell capacitor is reset. Next, at time tdc8, the potentials of the dummy word lines DWLD and DWLB are set to VSS.
Return to.
【0090】以上により、参照電位生成動作を終了す
る。上記の動作において、感知信号線対DL01−DB
01に接続されないデータ線対DL2−DB2等の電位
はVPLに固定あるいはVPLプリチャージ後フローテ
ィング状態になり、特にデータ線対DL1−DB1に隣
接するデータ線対DL2−DB2の電位はVPLに固定
される。従って、これらに接続されるメモリセルのキャ
パシタには電圧がほとんどかからず、ワード線の選択・
非選択に関わらず情報が破壊されない。特に図28に示
したプリチャージ回路構成では、選択データ線対に隣接
する非選択データ線対の電位固定を、2本のプリチャー
ジ制御線PCN1,PCN2により効率よく行うことが
できる。
With the above, the reference potential generating operation is completed. In the above operation, the sensing signal line pair DL01-DB
The potential of the data line pair DL2-DB2 or the like not connected to 01 is fixed to VPL or becomes a floating state after VPL precharge, and the potential of the data line pair DL2-DB2 adjacent to the data line pair DL1-DB1 is fixed to VPL. It Therefore, almost no voltage is applied to the capacitors of the memory cells connected to them, and the word line selection and
Information is not destroyed regardless of non-selection. In particular, in the precharge circuit configuration shown in FIG. 28, the potential of the unselected data line pair adjacent to the selected data line pair can be efficiently fixed by the two precharge control lines PCN1 and PCN2.
【0091】次に、図27におけるメモリセルアレイの
読み出し動作を説明する。図30は、図27のメモリセ
ルアレイにおける読み出し動作例を示すタイミングチャ
ートである。本例は、選択されないデータ線対DL2−
DB2の電位をVPLに固定する点で、図26に示した
例と異なる。まず、時刻trc1において、プリチャー
ジ制御線PCN1の電位をVSSにし、列選択線YS1
の電位をVCHにして、感知信号線対DL01−DB0
1のプリチャージ電位VSSをデータ線対DL1−DB
1にプリチャージする。次に時刻trc2において、プ
リチャージ制御線PCRRの電位をVSSにし、データ
線対DL1−DB1をフローティング状態にする。次に
時刻trc3において、ワード線WL1およびダミーワ
ード線DWLBの電位をVCHにして、メモリセルMH
11,ダミーセルDMCB1を選択し、セルトランジス
タを導通させる。
Next, the read operation of the memory cell array in FIG. 27 will be described. FIG. 30 is a timing chart showing an example of the read operation in the memory cell array of FIG. In this example, the unselected data line pair DL2-
It differs from the example shown in FIG. 26 in that the potential of DB2 is fixed to VPL. First, at time trc1, the potential of the precharge control line PCN1 is set to VSS, and the column selection line YS1
Potential of VCH is set to VCH, and sensing signal line pair DL01-DB0
1 precharge potential VSS to the data line pair DL1-DB
Precharge to 1. Next, at time trc2, the potential of the precharge control line PCRR is set to VSS, and the data line pair DL1-DB1 is brought into a floating state. Next, at time trc3, the potentials of the word line WL1 and the dummy word line DWLB are set to VCH, and the memory cell MH
11. Select the dummy cell DMCB1 to turn on the cell transistor.
【0092】また、プリチャージ制御線PCRBの電位
をVDDにして、参照電位をデータ線DB1に充電す
る。この時、データ線DL1に図26において述べたと
同等の信号電位が生じる。次に時刻trc4において、
プリチャージ制御線PCRBの電位をVSSに戻して、
データ線DB1をフローティング状態にする。次に時刻
trc5において、センスアンプ制御線SPの電位をV
DDにして、センスアンプSA1を活性化してデータ線
対DL1−DB1の電位差を増幅する。増幅により、自
動的に再書き込みが行われる。読み出した情報は、時刻
trc6〜trc7において、列選択線YS01の電位
をVDDにして、列選択スイッチYSW01をオンにす
ることにより入出力線I/Oに出力する。
Further, the potential of the precharge control line PCRB is set to VDD and the reference potential is charged to the data line DB1. At this time, a signal potential equivalent to that described in FIG. 26 is generated on the data line DL1. Next, at time trc4,
The potential of the precharge control line PCRB is returned to VSS,
The data line DB1 is put in a floating state. Next, at time trc5, the potential of the sense amplifier control line SP is set to V
It is set to DD and the sense amplifier SA1 is activated to amplify the potential difference of the data line pair DL1-DB1. Rewriting is automatically performed by the amplification. The read information is output to the input / output line I / O by setting the potential of the column selection line YS01 to VDD and turning on the column selection switch YSW01 during the time trc6 to trc7.
【0093】次に時刻trc8において、センスアンプ
制御線SPの電位をVSSに戻してセンスアンプSA1
を非活性化する。また、列選択線YS1の電位をVSS
に戻して、感知信号線対DL01−DB01とデータ線
対DL1−DB1を分離すると共に、プリチャージ制御
線PCN1,PCRRの電位をVDDにして、感知信号
線対DL01−DB01に電位VSSを、データ線対D
L1−DB1に電位VPLを充電する。次に時刻trc
9において、ワード線WL1およびダミーワード線DW
LBの電位をVSSに戻す。以上により、読み出し動作
を終了する。動作中、ダミープレート線PLBBの電位
はVSSに固定されるのに対し、データ線DB1の電位
はVDDとVSSの間にある。従って図26の例と同様
に、ダミーセルDMCB1のキャパシタにかかる電圧の
方向は逆転せず、分極反転による膜疲労の問題は起こら
ない。
Next, at time trc8, the potential of the sense amplifier control line SP is returned to VSS and the sense amplifier SA1
Deactivate. In addition, the potential of the column selection line YS1 is set to VSS.
, The sense signal line pair DL01-DB01 and the data line pair DL1-DB1 are separated, the potentials of the precharge control lines PCN1 and PCRR are set to VDD, and the potential VSS is applied to the sense signal line pair DL01-DB01. Line pair D
L1-DB1 is charged with the potential VPL. Next time trc
9, the word line WL1 and the dummy word line DW
The potential of LB is returned to VSS. With the above, the read operation is completed. During operation, the potential of the dummy plate line PLBB is fixed at VSS, while the potential of the data line DB1 is between VDD and VSS. Therefore, similarly to the example of FIG. 26, the direction of the voltage applied to the capacitor of the dummy cell DMCB1 does not reverse, and the problem of film fatigue due to polarization reversal does not occur.
【0094】また、図29の例において述べたと同様
に、感知信号線対DL01−DB01に接続されないデ
ータ線対DL2−DB2等の電位はVPLに固定あるい
はVPLプリチャージ後フローティング状態になり、特
にデータ線対DL1−DB1に隣接するデータ線対DL
2−DB2の電位はVPLに固定される。従って、これ
らに接続されるメモリセルのキャパシタには電圧がほと
んどかからず、ワード線の選択・非選択に関わらず情報
が破壊されない。
Further, as described in the example of FIG. 29, the potential of the data line pair DL2-DB2 not connected to the sensing signal line pair DL01-DB01 is fixed to VPL or becomes a floating state after VPL precharge, and particularly Data line pair DL adjacent to line pair DL1-DB1
The potential of 2-DB2 is fixed at VPL. Therefore, almost no voltage is applied to the capacitors of the memory cells connected to them, and information is not destroyed regardless of selection / non-selection of word lines.
【0095】本実施例によれば、センス回路を共有する
ことにより、回路面積を削減すること、センス回路のレ
イアウト余裕を緩和することができる。これに加え、メ
モリセルアレイにおいて必要な部分のみを動作させるの
で、消費電力や電源等の雑音を大幅に低減することがで
きる。さらに、選択されないメモリセルにおける強誘電
体キャパシタの不要な分極反転を減らすことができるの
で、強誘電体膜の特性劣化を軽減することが可能であ
る。
According to this embodiment, the circuit area can be reduced and the layout margin of the sense circuit can be relaxed by sharing the sense circuit. In addition to this, since only a necessary portion of the memory cell array is operated, noise such as power consumption and power supply can be significantly reduced. Furthermore, it is possible to reduce unnecessary polarization reversal of the ferroelectric capacitor in the non-selected memory cell, so that it is possible to reduce the characteristic deterioration of the ferroelectric film.
【0096】図31は、本発明の強誘電体メモリの本発
明に係わる構成の第16の実施例を示す回路構成図であ
る。本実施例は、ダミープレート線電位を調節すること
により、間接的にデータ線に参照電位を発生させ、この
ダミープレート線電位を、参照電位を再現するための情
報として記憶させる点で、これまで述べた実施例と異な
る。本図31において、ダミープレート線電位生成部1
07は、プルアップトランジスタMDD,プルダウント
ランジスタMSS,コンパレータCMPRおよびダミー
プレート線電位制御部PLCTLを含んで構成される。
FIG. 31 is a circuit diagram showing a sixteenth embodiment of the ferroelectric memory of the present invention according to the present invention. In the present embodiment, the reference potential is indirectly generated in the data line by adjusting the dummy plate line potential, and this dummy plate line potential is stored as information for reproducing the reference potential. Different from the described embodiment. In FIG. 31, the dummy plate line potential generator 1
Reference numeral 07 includes a pull-up transistor MDD, a pull-down transistor MSS, a comparator CMPR, and a dummy plate line potential control unit PLCTL.
【0097】メモリセルアレイ105において、ダミー
ワード線DWLBを駆動し、ダミーセルDMCB1を選
択した状態で、ダミープレート線PLBBの電位をトラ
ンジスタMDD,MSSにより調節すると、データ線D
B1の電位も変動する。このデータ線DB1の電位と、
参照電位生成部102により生成された参照電位とをコ
ンパレータCMPRにより比較し、両者が等しくなるダ
ミープレート線PLBBの電位を求める。この例では、
ダミープレート線PLBBの電位はVCHとVSSの間
で調節されるが、プルアップトランジスタMDDとプル
ダウントランジスタMSSに接続される電源の電位を変
更することにより、調節範囲を変更することもできる。
In the memory cell array 105, when the dummy word line DWLB is driven and the dummy cell DMCB1 is selected, the potential of the dummy plate line PLBB is adjusted by the transistors MDD and MSS.
The potential of B1 also changes. The potential of this data line DB1,
The comparator CMPR compares the reference potential generated by the reference potential generator 102 with the reference potential, and obtains the potential of the dummy plate line PLBB where they are equal. In this example,
The potential of the dummy plate line PLBB is adjusted between VCH and VSS, but the adjustment range can be changed by changing the potential of the power supply connected to the pull-up transistor MDD and the pull-down transistor MSS.
【0098】ダミープレート線PLBBの電位が決定さ
れると、コントローラ106の有する電位記憶制御部M
MCTLにより電位記憶部103を制御し、ダミープレ
ート電位を記憶させる。読み出し動作時においては、電
位記憶部103に記憶されたダミープレート線電位を、
電位供給部104からプレートドライバPLDRVに供
給し、プレートドライバPLDRVによりダミープレー
ト線PLBBを駆動する。メモリセルアレイ105に図
23と同様の回路を適用した場合において、ダミープレ
ート線の電位を生成する動作について、図32の動作波
形例を用いて説明する。
When the potential of the dummy plate line PLBB is determined, the potential storage control unit M of the controller 106 is provided.
The potential storage unit 103 is controlled by MCTL to store the dummy plate potential. During the read operation, the dummy plate line potential stored in the potential storage unit 103 is
The potential supply unit 104 supplies the potential to the plate driver PLDRV, and the plate driver PLDRV drives the dummy plate line PLBB. When the circuit similar to that of FIG. 23 is applied to the memory cell array 105, the operation of generating the potential of the dummy plate line will be described using the operation waveform example of FIG.
【0099】図32は、図31における強誘電体メモリ
のダミープレート線電位生成動作例を示すタイミングチ
ャートである。時刻tdd1において、プリチャージ制
御線PCNの電位をVSSに、PCRRの電位をVDD
にして、データ線DB1の電位をVSSにし、またダミ
ーワード線DWLD,DWLBの電位をVCHにする。
この時ダミープレート線PLBBの電位はVPLである
ので、ダミーセルDMCB1は論理0を記憶した状態に
セットされる。次に時刻tdd2において、プリチャー
ジ制御線PCRRの電位をVSSに、PCNの電位をV
DDにして、データ線DB1の電位をVPLに戻し、時
刻tdd3において、ダミーワード線DWLD,DWL
Bの電位をVSSに戻す。次に時刻tdd4において、
再びプリチャージ制御線PCNの電位をVSSに、PC
RRの電位をVDDにして、データ線DB1の電位をV
SSにし、またプルアップトランジスタMDDをオンさ
せて、ダミープレート線PLBBの電位をVCHにす
る。次に時刻tdd5において、プリチャージ制御線P
CRRの電位をVSSにして、データ線DB1をフロー
ティング状態にする。
FIG. 32 is a timing chart showing an example of the dummy plate line potential generation operation of the ferroelectric memory shown in FIG. At time tdd1, the potential of the precharge control line PCN is set to VSS and the potential of PCRR is set to VDD.
Then, the potential of the data line DB1 is set to VSS, and the potentials of the dummy word lines DWLD and DWLB are set to VCH.
At this time, since the potential of the dummy plate line PLBB is VPL, the dummy cell DMCB1 is set to the state storing the logic 0. Next, at time tdd2, the potential of the precharge control line PCRR is set to VSS and the potential of PCN is set to V
The potential of the data line DB1 is returned to VPL by setting to DD, and at time tdd3, the dummy word lines DWLD, DWL
The potential of B is returned to VSS. Next, at time tdd4,
Again, the potential of the precharge control line PCN is set to VSS, PC
The potential of RR is VDD and the potential of data line DB1 is V
The voltage is set to SS, the pull-up transistor MDD is turned on, and the potential of the dummy plate line PLBB is set to VCH. Next, at time tdd5, the precharge control line P
The potential of CRR is set to VSS and the data line DB1 is brought into a floating state.
【0100】次に時刻tdd6において、ダミーワード
線DWLD,DWLBの電位をVCHにする。この時、
ダミープレート線PLBBの電位がVCHに昇圧されて
いるため、データ線DB1の電位は論理0に対応する信
号電位より高くなる。即ち、線間雑音を無視すれば、以
下の式で表される電位VPU1がデータ線DB1に発生
する。
Next, at time tdd6, the potentials of the dummy word lines DWLD and DWLB are set to VCH. This time,
Since the potential of the dummy plate line PLBB is boosted to VCH, the potential of the data line DB1 becomes higher than the signal potential corresponding to logic 0. That is, if the line noise is ignored, the potential VPU1 represented by the following equation is generated on the data line DB1.
【数19】 次に時刻tdd7において、プルダウントランジスタM
SSにより、ダミープレート線PLBBの電位をVSS
に向けて変動させる。
[Formula 19] Next, at time tdd7, the pull-down transistor M
The potential of the dummy plate line PLBB is set to VSS by SS.
Fluctuate toward.
【0101】この時、数19から、データ線電位の変動
量ΔVDB1は、ダミープレート線電位の変動量ΔVP
LBBを用いて、以下のように表される。
At this time, from the equation (19), the variation amount ΔVDB1 of the data line potential is equal to the variation amount ΔVP of the dummy plate line potential.
It is expressed as follows using LBB.
【数20】 データ線容量CDLは、メモリセルキャパシタの容量C
F11Nに比べ数倍大きいので、ΔVDB1はΔVPL
BBに比べ小さい。データ線DB1の電位はコンパレー
タCMPRにより参照電位生成部102が生成した参照
電位VRR1と比較され、両者がほぼ同値になると(時
刻tdd8)、プルダウントランジスタMSSがカット
オフされる。この時のダミープレート線電位VRPは、
電位記憶部103により記憶される。
[Equation 20] The data line capacitance CDL is the capacitance C of the memory cell capacitor.
Since it is several times larger than F11N, ΔVDB1 is ΔVPL
Smaller than BB. The potential of the data line DB1 is compared with the reference potential VRR1 generated by the reference potential generation unit 102 by the comparator CMPR, and when both have substantially the same value (time tdd8), the pull-down transistor MSS is cut off. The dummy plate line potential VRP at this time is
It is stored in the potential storage unit 103.
【0102】次に時刻tdd9において、プリチャージ
制御線PCNの電位をVDDにして、データ線DB1の
電位をVPLに戻す。また、ダミープレート線PLBB
の電位もVPLにする。これにより、ダミーセルDMC
B1のキャパシタの両端の電圧はほぼ0Vになる。最後
に時刻tdd10において、ダミーワード線DWLD,
DWLBの電位をVSSに戻し、ダミーセルトランジス
タをオフにする。以上により、ダミープレート線電位生
成動作を終了する。
Next, at time tdd9, the potential of the precharge control line PCN is set to VDD and the potential of the data line DB1 is returned to VPL. In addition, the dummy plate line PLBB
The potential of is also set to VPL. Thereby, the dummy cell DMC
The voltage across the capacitor of B1 is approximately 0V. Finally, at time tdd10, the dummy word lines DWLD,
The potential of DWLB is returned to VSS and the dummy cell transistor is turned off. With the above, the dummy plate line potential generation operation is completed.
【0103】次に、読み出し動作について説明する。図
33は、図31における強誘電体メモリの読み出し動作
例を示すタイミングチャートである。参照電位VRDの
発生過程を除いて、図26に示したと同様の手順により
読み出し動作を行う。ダミープレート線PLBBの電位
は、待機時においてVPLである。ダミーワード線DW
LBの電位がVCHに駆動されるより前、即ち時刻tr
d1において、ダミープレート線PLBBの電位が、電
位記憶部に記憶されている電位VRPにされる。時刻t
rd3においてダミーワード線DWLBの電位がVCH
に駆動されると、データ線DB1に参照電位VRDが発
生する。
Next, the read operation will be described. FIG. 33 is a timing chart showing an example of the read operation of the ferroelectric memory shown in FIG. The read operation is performed by the same procedure as that shown in FIG. 26 except for the generation process of the reference potential VRD. The potential of the dummy plate line PLBB is VPL during standby. Dummy word line DW
Before the potential of LB is driven to VCH, that is, time tr
At d1, the potential of the dummy plate line PLBB is set to the potential VRP stored in the potential storage section. Time t
At rd3, the potential of the dummy word line DWLB is VCH
When driven to, the reference potential VRD is generated on the data line DB1.
【0104】時刻trd4において、センスアンプSA
1が活性化され、データ線対DL1−DB1の電位差が
増幅され始めると、ダミープレート線PLBBの電位を
VDDに変動させ、ダミーセルDMCB1のキャパシタ
の分極が反転しないようにする。時刻trd7におい
て、データ線DB1の電位をVPLに戻す時には、ダミ
ープレート線PLBBの電位もVPLにして、ダミーセ
ルキャパシタを放電させてから、時刻trd8において
ダミーワード線DWLBの電位をVSSに戻し、ダミー
セルトランジスタをオフにする。
At time trd4, the sense amplifier SA
When 1 is activated and the potential difference of the data line pair DL1-DB1 starts to be amplified, the potential of the dummy plate line PLBB is changed to VDD so that the polarization of the capacitor of the dummy cell DMCB1 is not inverted. At time trd7, when the potential of the data line DB1 is returned to VPL, the potential of the dummy plate line PLBB is also set to VPL to discharge the dummy cell capacitor, and then at time trd8, the potential of the dummy word line DWLB is returned to VSS and the dummy cell transistor Turn off.
【0105】図31〜33で示した実施例によれば、ダ
ミープレート線を介してデータ線に参照電位を発生させ
るため、電位供給部からメモリセルアレイに供給する電
位の変動がデータ線電位に与える影響は、データ線に直
接参照電位を充電する方式に比べ小さい。従って、参照
電位発生部の許容誤差が大きく、より信頼性の高い読み
出し動作が可能である。
According to the embodiments shown in FIGS. 31 to 33, the reference potential is generated in the data line via the dummy plate line, so that the potential of the potential supplied from the potential supply unit to the memory cell array changes. The effect is smaller than the method of directly charging the data line with the reference potential. Therefore, the tolerance of the reference potential generator is large, and more reliable read operation is possible.
【0106】以上、本発明の概念を実施例を用いて説明
したが、本発明の基本概念、即ち参照電位生成部と、記
憶部と、電位供給部を設け、読み出し動作において、記
憶部に記憶された情報により再現された電位を上記電位
供給部よりメモリセルアレイに供給し、データ線に参照
電位を与える概念の適用は、上記実施例に限ったもので
はなく、例えば逆極性のトランジスタを用いて回路を構
成する、電圧の上下関係を逆にする等の変更を行っても
よい。また、例えば強誘電体キャパシタのみにより構成
されるメモリセルおよびダミーセル、あるいはソースカ
ップル形差動増幅器を用いて構成したセンス回路等、メ
モリセルとダミーセル、あるいはセンス回路に上記と異
なる構成を用いても、本発明の概念が適用可能である。
Although the concept of the present invention has been described above with reference to the embodiments, the basic concept of the present invention, that is, the reference potential generating section, the storage section, and the potential supply section are provided and stored in the storage section in the read operation. The concept of supplying the potential reproduced by the information supplied to the memory cell array from the potential supply unit and applying the reference potential to the data line is not limited to the above embodiment, and for example, a reverse polarity transistor is used. Modifications such as configuring the circuit and inverting the vertical relationship of the voltages may be made. Further, for example, a memory cell and a dummy cell formed only by a ferroelectric capacitor, a sense circuit formed by using a source-coupled differential amplifier, or the like may be used for the memory cell and the dummy cell or the sense circuit. The concept of the present invention is applicable.
【0107】[0107]
【発明の効果】本発明によれば、製造が容易で信頼性が
高く、高集積化に適した不揮発性強誘電体メモリを構成
することが可能となる。
According to the present invention, it is possible to construct a nonvolatile ferroelectric memory that is easy to manufacture, highly reliable, and suitable for high integration.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の強誘電体メモリの本発明に係わる構成
の第1の実施例を示すブロック図である。
FIG. 1 is a block diagram showing a first embodiment of a configuration according to the present invention of a ferroelectric memory of the present invention.
【図2】図1におけるメモリセルの構成例を示す回路構
成図である。
FIG. 2 is a circuit configuration diagram showing a configuration example of a memory cell in FIG.
【図3】図1における強誘電体メモリの本発明に係わる
動作例を示すフローチャートである。
FIG. 3 is a flowchart showing an operation example of the ferroelectric memory in FIG. 1 according to the present invention.
【図4】本発明の強誘電体メモリの本発明に係わる構成
の第2の実施例を示す回路構成図である。
FIG. 4 is a circuit configuration diagram showing a second embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図5】本発明の強誘電体メモリの本発明に係わる構成
の第3の実施例を示す回路構成図である。
FIG. 5 is a circuit configuration diagram showing a third embodiment of the configuration related to the present invention of the ferroelectric memory of the present invention.
【図6】本発明の強誘電体メモリの本発明に係わる構成
の第4の実施例を示す回路構成図である。
FIG. 6 is a circuit configuration diagram showing a fourth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図7】図6における参照電位平均化部の第1の構成例
を示す回路構成図である。
7 is a circuit configuration diagram showing a first configuration example of a reference potential averaging unit in FIG.
【図8】図6における参照電位平均化部の第2の構成例
を示す回路構成図である。
8 is a circuit configuration diagram showing a second configuration example of the reference potential averaging unit in FIG.
【図9】本発明の強誘電体メモリの本発明に係わる構成
の第5の実施例を示す回路構成図である。
FIG. 9 is a circuit configuration diagram showing a fifth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図10】本発明の強誘電体メモリの本発明に係わる構
成の第6の実施例を示す回路構成図である。
FIG. 10 is a circuit configuration diagram showing a sixth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図11】本発明の強誘電体メモリの本発明に係わる構
成の第7の実施例を示す回路構成図である。
FIG. 11 is a circuit configuration diagram showing a seventh embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図12】本発明の強誘電体メモリの本発明に係わる構
成の第8の実施例を示す回路構成図である。
FIG. 12 is a circuit configuration diagram showing an eighth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図13】本発明の強誘電体メモリの本発明に係わる構
成の第9の実施例を示す回路構成図である。
FIG. 13 is a circuit configuration diagram showing a ninth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図14】本発明の強誘電体メモリの本発明に係わる構
成の第10の実施例を示す回路構成図である。
FIG. 14 is a circuit configuration diagram showing a tenth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図15】本発明の強誘電体メモリの本発明に係わる構
成の第11の実施例を示す回路構成図である。
FIG. 15 is a circuit configuration diagram showing an eleventh embodiment of the configuration according to the present invention of the ferroelectric memory of the present invention.
【図16】図15のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
16 is a timing chart showing an example of a reference potential generating operation in the memory cell array of FIG.
【図17】図15のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
17 is a timing chart showing an example of a read operation in the memory cell array of FIG.
【図18】本発明の強誘電体メモリの本発明に係わる構
成の第12の実施例を示す回路構成図である。
FIG. 18 is a circuit configuration diagram showing a twelfth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図19】図18におけるメモリセルアレイのレイアウ
ト例を示す平面図である。
19 is a plan view showing a layout example of the memory cell array in FIG.
【図20】図19におけるメモリセルアレイの断面の構
成例を示す側断面図である。
20 is a side sectional view showing a configuration example of a section of the memory cell array in FIG.
【図21】図18のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
FIG. 21 is a timing chart showing an example of reference potential generation operation in the memory cell array of FIG.
【図22】図18のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
22 is a timing chart showing an example of a read operation in the memory cell array of FIG.
【図23】本発明の強誘電体メモリの本発明に係わる構
成の第13の実施例を示す回路構成図である。
FIG. 23 is a circuit configuration diagram showing a thirteenth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図24】図23におけるメモリセルアレイのレイアウ
ト例を示す平面図である。
FIG. 24 is a plan view showing a layout example of the memory cell array in FIG. 23.
【図25】図23のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
FIG. 25 is a timing chart showing an example of reference potential generation operation in the memory cell array of FIG. 23.
【図26】図23のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
FIG. 26 is a timing chart showing an example of a read operation in the memory cell array of FIG.
【図27】本発明の強誘電体メモリの本発明に係わる構
成の第14の実施例を示す回路構成図である。
FIG. 27 is a circuit configuration diagram showing a fourteenth embodiment of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図28】本発明の強誘電体メモリの本発明に係わる構
成の第15の実施例を示す回路構成図である。
FIG. 28 is a circuit configuration diagram showing a fifteenth example of the configuration of the ferroelectric memory according to the present invention according to the present invention.
【図29】図27のメモリセルアレイにおける参照電位
生成動作例を示すタイミングチャートである。
FIG. 29 is a timing chart showing an example of reference potential generation operation in the memory cell array of FIG. 27.
【図30】図27のメモリセルアレイにおける読み出し
動作例を示すタイミングチャートである。
30 is a timing chart showing an example of a read operation in the memory cell array of FIG. 27.
【図31】本発明の強誘電体メモリの本発明に係わる構
成の第16の実施例を示す回路構成図である。
FIG. 31 is a circuit configuration diagram showing a sixteenth example of the configuration of the ferroelectric memory of the present invention according to the present invention.
【図32】図31における強誘電体メモリのダミープレ
ート線電位生成動作例を示すタイミングチャートであ
る。
32 is a timing chart showing an example of a dummy plate line potential generation operation of the ferroelectric memory in FIG.
【図33】図31における強誘電体メモリの読み出し動
作例を示すタイミングチャートである。
33 is a timing chart showing an example of a read operation of the ferroelectric memory shown in FIG.
【図34】強誘電体キャパシタの電圧電荷特性を示す説
明図である。
FIG. 34 is an explanatory diagram showing voltage-charge characteristics of a ferroelectric capacitor.
【図35】従来の強誘電体メモリの構成を示す回路構成
図である。
FIG. 35 is a circuit configuration diagram showing a configuration of a conventional ferroelectric memory.
【図36】従来のダミーセルを用いた強誘電体メモリの
構成を示す回路構成図である。
FIG. 36 is a circuit configuration diagram showing a configuration of a ferroelectric memory using a conventional dummy cell.
【図37】従来の分極反転を利用して参照電位を発生さ
せる強誘電体メモリの構成を示す回路構成図である。
FIG. 37 is a circuit configuration diagram showing a configuration of a conventional ferroelectric memory that generates a reference potential by utilizing polarization inversion.
【図38】従来の隣接する2対のデータ線にダミーセル
を共用して参照電位を発生させる強誘電体メモリの構成
を示す回路構成図である。
FIG. 38 is a circuit configuration diagram showing a configuration of a conventional ferroelectric memory in which two adjacent pairs of data lines share a dummy cell to generate a reference potential.
【符号の説明】[Explanation of symbols]
1 半導体基板 2 素子分離絶縁膜 3 ゲート絶縁膜 4 ワード線 5,9 層間絶縁膜 6 ソース・ドレイン拡散領域 7,11 コンタクトプラグ 8 データ線 10 平坦化絶縁膜 12 下部電極 13 強誘電体膜 14 プレート線 15 メモリセルプレート 16 ダミープレート線 101 参照電位発生部 102 参照電位生成部 103 電位記憶部 104 電位供給部 105 メモリセルアレイ 106 コントローラ MC11 メモリセル DMCB1 ダミーセル WL1 ワード線 DWLB ダミーワード線 DL1,DB1 データ線 SA1 センスアンプ SWDS1 データ線短絡スイッチ UGB1 ボルテージホロワ SWPRB1 参照電位プリチャージスイッチ TPN1 プリチャージ回路 YSW1 列選択スイッチ PL1 プレート線 SP,SN センスアンプ制御線 PCN,PCRB,/PCRB プリチャージ制御線 PCVSS,PCVRD プリチャージ電位供給線 DLSH データ線短絡制御線 I/O 入出力線 TR11 セルトランジスタ CF11 強誘電体キャパシタ STCT 蓄積ノードコンタクト部 DLCT データ線コンタクト部。 1 semiconductor substrate 2 element isolation insulating film 3 gate insulating film 4 word line 5,9 interlayer insulating film 6 source / drain diffusion region 7,11 contact plug 8 data line 10 flattening insulating film 12 lower electrode 13 ferroelectric film 14 plate Line 15 Memory cell plate 16 Dummy plate line 101 Reference potential generation unit 102 Reference potential generation unit 103 Potential storage unit 104 Potential supply unit 105 Memory cell array 106 Controller MC11 Memory cell DMCB1 Dummy cell WL1 Word line DWLB Dummy word line DL1, DB1 Data line SA1 Sense amplifier SWDS1 Data line short circuit switch UGB1 Voltage follower SWPRB1 Reference potential precharge switch TPN1 Precharge circuit YSW1 Column selection switch PL1 Plate line SP, SN sensor Amplifier control line PCN, PCRB, / PCRB Precharge control line PCVSS, PCVRD Precharge potential supply line DLSH Data line Short circuit control line I / O I / O line TR11 Cell transistor CF11 Ferroelectric capacitor STCT Storage node contact part DLCT Data line contact Department.
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/10 451 7210−4M 21/8247 29/788 29/792 H01L 29/78 371 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI Technical indication location H01L 27/10 451 7210-4M 21/8247 29/788 29/792 H01L 29/78 371 (72) Inventor Horiguchi Masashi 1-280, Higashi Koigokubo, Kokubunji City, Tokyo (72) Inventor, Jun Central Research Institute, Ltd. Jun Eto 1-280, Higashi Koikeku, Tokyo Kokubunji City, Central Research Laboratory, Hitachi, Ltd. (72) Inventor Masakazu Aoki Tokyo Kokubunji Temple 1-280, Koigokubo, Higashi-shi, Hitachi Central Research Laboratory

Claims (17)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 強誘電体キャパシタの分極を用いて論理
    「1」もしくは論理「0」を記憶する複数のメモリセル
    からなるメモリセルアレイと、上記メモリセルの上記論
    理「1」と論理「0」に対応する信号電位の中間にある
    参照電位を発生する参照電位発生手段とを具備し、上記
    メモリセルに書き込まれた論理「1」もしくは論理
    「0」の読み出し時に、上記参照電位発生手段が発生さ
    せた参照電位と上記メモリセルにより発生された信号電
    位との差に基づき、上記メモリセルが記憶した論理
    「1」もしくは論理「0」のいずれかを情報として出力
    する強誘電体メモリにおいて、上記参照電位発生手段
    は、予め、論理「1」に対応する信号電位と論理「0」
    に対応する信号電位とに基づき上記参照電位を生成する
    参照電位生成手段と、該参照電位生成手段で生成した参
    照電位あるいは該参照電位を再現するための情報を記憶
    する電位記憶手段と、上記参照電位生成手段による上記
    参照電位の生成後に上記メモリセルに書き込まれた論理
    「1」もしくは論理「0」の読み出し時に、上記メモリ
    セルにより発生された信号電位の検出用に、上記電位記
    憶手段により再現された参照電位あるいは該参照電位を
    再現するための電位を出力する電位供給手段とを具備す
    ることを特徴とする強誘電体メモリ。
    1. A memory cell array comprising a plurality of memory cells for storing a logic "1" or a logic "0" by using polarization of a ferroelectric capacitor, and the logic "1" and the logic "0" of the memory cell. And a reference potential generating means for generating a reference potential in the middle of the signal potential corresponding to the reference potential generating means, and the reference potential generating means generates the reference potential when the logic "1" or logic "0" written in the memory cell is read. In a ferroelectric memory that outputs, as information, either the logic "1" or the logic "0" stored in the memory cell based on the difference between the reference potential and the signal potential generated by the memory cell. The reference potential generating means previously has a signal potential corresponding to the logic “1” and a logic “0”.
    Reference potential generating means for generating the reference potential based on the signal potential corresponding to the reference potential, potential storage means for storing the reference potential generated by the reference potential generating means or information for reproducing the reference potential, and the reference potential When the logic "1" or logic "0" written in the memory cell is read after the generation of the reference potential by the potential generation means, the potential storage means reproduces the signal potential generated by the memory cell. 2. A ferroelectric memory, comprising: a potential supplying unit configured to output a generated reference potential or a potential for reproducing the reference potential.
  2. 【請求項2】 請求項1に記載の強誘電体メモリにおい
    て、上記参照電位生成手段は、それぞれ、上記メモリセ
    ルと同じ構成で同等の素子特性を有する第1、第2のダ
    ミーセルを具備し、該第1、第2のダミーセルのいずれ
    か一方に論理「1」を、他方に論理「0」を書き込み、
    該第1、第2のダミーセルの出力を短絡させて上記参照
    電位を生成することを特徴とする強誘電体メモリ。
    2. The ferroelectric memory according to claim 1, wherein the reference potential generating means includes first and second dummy cells having the same structure as the memory cell and having the same element characteristics. Write a logic "1" to one of the first and second dummy cells and a logic "0" to the other,
    A ferroelectric memory, wherein the outputs of the first and second dummy cells are short-circuited to generate the reference potential.
  3. 【請求項3】 請求項2に記載の強誘電体メモリにおい
    て、上記参照電位生成手段は、対をなす第1および第2
    のデータ線を具備し、上記第1のデータ線に上記第1の
    ダミーセルを、上記第2のデータ線に上記第2のダミー
    セルをそれぞれ接続し、上記第1および第2のダミーセ
    ルが接続された第1および第2のデータ線を短絡させて
    上記参照電位を生成することを特徴とする強誘電体メモ
    リ。
    3. The ferroelectric memory according to claim 2, wherein the reference potential generating means is a pair of first and second pair.
    Data line, the first dummy cell is connected to the first data line, the second dummy cell is connected to the second data line, and the first and second dummy cells are connected. A ferroelectric memory wherein the first and second data lines are short-circuited to generate the reference potential.
  4. 【請求項4】 請求項1から請求項3のいずれかに記載
    の強誘電体メモリにおいて、上記参照電位生成手段は、
    チップ上に隣接して配置される複数の上記メモリセルの
    それぞれに対応して生成した各参照電位の平均値を出力
    する隣接電位平均化手段を具備し、上記電位記憶手段
    は、該隣接電位平均化手段が出力した参照電位の平均値
    あるいは該参照電位の平均値を再現するための情報を記
    憶することを特徴とする強誘電体メモリ。
    4. The ferroelectric memory according to claim 1, wherein the reference potential generating means is
    The semiconductor device further comprises adjacent potential averaging means for outputting an average value of the reference potentials generated corresponding to the plurality of memory cells arranged adjacent to each other on the chip, and the potential storage means includes the adjacent potential average. A ferroelectric memory characterized by storing an average value of the reference potential output by the converting means or information for reproducing the average value of the reference potential.
  5. 【請求項5】 請求項1から請求項4のいずれかに記載
    の強誘電体メモリにおいて、上記参照電位生成手段は、
    チップ上に離間して分散配置される複数の上記メモリセ
    ルのそれぞれに対応して生成した各参照電位の平均値を
    出力する離間電位平均化手段を具備し、上記電位記憶手
    段は、該離間電位平均化手段が出力した参照電位の平均
    値あるいは該参照電位の平均値を再現するための情報を
    記憶することを特徴とする強誘電体メモリ。
    5. The ferroelectric memory according to claim 1, wherein the reference potential generating means is
    A separation potential averaging unit that outputs an average value of each reference potential generated corresponding to each of the plurality of memory cells that are spaced apart and arranged on the chip is provided, and the potential storage unit includes the separation potential. A ferroelectric memory which stores an average value of a reference potential output by an averaging means or information for reproducing the average value of the reference potential.
  6. 【請求項6】 請求項1から請求項5のいずれかに記載
    の強誘電体メモリにおいて、上記参照電位生成手段は、
    チップ上に配置される複数の上記メモリセルのそれぞれ
    に対応して生成した各参照電位の平均値を、上記チップ
    上に配置される全ての上記メモリセルの読み出しに共通
    に用いる参照電位として出力する共通電位平均化手段を
    具備することを特徴とする強誘電体メモリ。
    6. The ferroelectric memory according to claim 1, wherein the reference potential generating means comprises:
    The average value of each reference potential generated corresponding to each of the plurality of memory cells arranged on the chip is output as a reference potential commonly used for reading of all the memory cells arranged on the chip. A ferroelectric memory comprising a common potential averaging means.
  7. 【請求項7】 請求項1から請求項5のいずれかに記載
    の強誘電体メモリにおいて、上記参照電位生成手段は、
    チップ上の所定の領域毎に配置される複数の上記メモリ
    セルのそれぞれに対応して生成した各参照電位の平均値
    を、同じ所定領域に配置される各メモリセルの読み出し
    に共通に用いる参照電位として出力する領域別共通電位
    平均化手段を具備し、上記電位記憶手段は、該領域別共
    通電位平均化手段が出力した各参照電位の平均値あるい
    は該参照電位の平均値を再現するための情報を、上記領
    域別に記憶し、上記電位供給手段は、該電位記憶手段で
    記憶した各参照電位の平均値あるいは該参照電位の平均
    値を再現するための電位を上記領域別に出力することを
    特徴とする強誘電体メモリ。
    7. The ferroelectric memory according to claim 1, wherein the reference potential generating means is
    An average value of the reference potentials generated corresponding to each of the plurality of memory cells arranged in each predetermined area on the chip is used as a common reference potential for reading the memory cells arranged in the same predetermined area. Area common electric potential averaging means, and the potential storage means reproduces the average value of each reference potential output by the area common potential averaging means or the average value of the reference potentials. Is stored in each of the regions, and the potential supply unit outputs the average value of the reference potentials stored in the potential storage unit or the potential for reproducing the average value of the reference potentials in each of the regions. Ferroelectric memory.
  8. 【請求項8】 請求項1から請求項7のいずれかに記載
    の強誘電体メモリにおいて、上記電位記憶手段は、上記
    参照電位生成手段が出力した参照電位あるいは該参照電
    位を再現するための電位を蓄積する第一のキャパシタを
    有する電位保持手段と、上記第一のキャパシタと同等の
    リーク特性を持ち該第一のキャパシタの上記参照電位あ
    るいは該参照電位を再現するための電位の蓄積時に所定
    の定電位を蓄積する第二のキャパシタおよび該第二のキ
    ャパシタに蓄積した電位の変動を検出するリーク検出手
    段を有するリフレッシュ判定手段とを具備し、該リフレ
    ッシュ判定手段で検出した上記第二のキャパシタの蓄積
    電位の変動量が所定の値に達した時点で、上記第一のキ
    ャパシタへの上記参照電位あるいは該参照電位を再現す
    るための電位の再蓄積と上記第二のキャパシタへの上記
    定電位の再蓄積を行ない、情報をリフレッシュすること
    を特徴とする強誘電体メモリ。
    8. The ferroelectric memory according to claim 1, wherein the potential storage means is a reference potential output by the reference potential generating means or a potential for reproducing the reference potential. Potential holding means having a first capacitor for accumulating, and a predetermined potential at the time of accumulating the reference potential of the first capacitor or a potential for reproducing the reference potential having a leak characteristic equivalent to that of the first capacitor. A second capacitor that stores a constant potential; and a refresh determination unit that has a leak detection unit that detects a variation in the potential stored in the second capacitor, and the second capacitor detected by the refresh determination unit When the amount of change in the accumulated potential reaches a predetermined value, the reference potential or the potential for reproducing the reference potential is re-stored in the first capacitor. A ferroelectric memory characterized in that the product and the constant potential are re-accumulated in the second capacitor to refresh information.
  9. 【請求項9】 請求項1から請求項7のいずれかに記載
    の強誘電体メモリにおいて、上記電位記憶手段は、上記
    参照電位あるいは該参照電位を再現するための電位をデ
    ィジタル信号に変換するAD変換手段と、該AD変換手
    段で変換したディジタル信号を記憶するラッチ手段と、
    該ラッチ手段に記憶したディジタル信号をアナログ電位
    に変換するDA変換手段とを具備することを特徴とする
    強誘電体メモリ。
    9. The ferroelectric memory according to claim 1, wherein the potential storage means converts the reference potential or a potential for reproducing the reference potential into a digital signal. Conversion means, and latch means for storing the digital signal converted by the AD conversion means,
    A ferroelectric memory, comprising: a DA conversion means for converting a digital signal stored in the latch means into an analog potential.
  10. 【請求項10】 請求項9に記載の強誘電体メモリにお
    いて、上記電位記憶手段は、複数の上記参照電位生成手
    段が出力した上記参照電位あるいは該参照電位を再現す
    るための電位を上記AD変換手段に順次に入力する参照
    電位入力制御手段と、上記AD変換手段で順次に変換し
    た上記複数の参照電位あるいは該参照電位を再現するた
    めの電位に対応する各ディジタル信号の平均値を算出し
    て、上記ラッチ手段に出力する平均値算出手段とを具備
    することを特徴とする強誘電体メモリ。
    10. The ferroelectric memory according to claim 9, wherein the potential storage means AD-converts the reference potential output from a plurality of the reference potential generating means or a potential for reproducing the reference potential. A reference potential input control means for sequentially inputting to the means, and an average value of each digital signal corresponding to the plurality of reference potentials sequentially converted by the AD conversion means or a potential for reproducing the reference potentials. And a mean value calculation means for outputting to the latch means.
  11. 【請求項11】 請求項1から請求項10のいずれかに
    記載の強誘電体メモリにおいて、上記電位供給手段は、
    上記データ線に比べ十分大きい静電容量を有する電位供
    給用キャパシタと、該電位供給用キャパシタの蓄積電位
    と上記電位記憶手段の参照電位あるいは該参照電位を再
    現するための電位とを比較する電位変動検出手段と、該
    電位変動検出手段の比較結果に基づき上記電位供給用キ
    ャパシタを上記参照電位あるいは該参照電位を再現する
    ための電位に充電する充電手段とを具備することを特徴
    とする強誘電体メモリ。
    11. The ferroelectric memory according to claim 1, wherein the potential supply means is
    A potential supply capacitor having a capacitance sufficiently larger than that of the data line, and a potential fluctuation comparing the accumulated potential of the potential supply capacitor with the reference potential of the potential storage means or the potential for reproducing the reference potential. A ferroelectric material comprising: a detection means; and a charging means for charging the potential supply capacitor to the reference potential or a potential for reproducing the reference potential based on a comparison result of the potential variation detection means. memory.
  12. 【請求項12】 請求項3に記載の強誘電体メモリにお
    いて、上記メモリセルアレイは、それぞれ同じ構成で同
    等の素子特性を有する上記メモリセルおよび第1、第2
    のダミーセルを2次元配置したレイアウトパターンで形
    成してなることを特徴とする強誘電体メモリ。
    12. The ferroelectric memory according to claim 3, wherein the memory cell array has the same configuration and has the same device characteristics and the first and second memory cells.
    2. A ferroelectric memory characterized in that the dummy cells are formed in a layout pattern in which they are two-dimensionally arranged.
  13. 【請求項13】 請求項3に記載の強誘電体メモリにお
    いて、上記データ線は、少なくとも、読み出し動作にお
    いて、隣接する上記データ線を同時に選択されないよう
    配置された区間を含んで配置され、読み出し動作におい
    て、少なくとも選択された上記データ線に隣接する選択
    されない上記データ線の電位を固定する手段を有するこ
    とを特徴とする強誘電体メモリ。
    13. The ferroelectric memory according to claim 3, wherein the data line is arranged to include at least a section in which adjacent data lines are not simultaneously selected in a read operation, and the read operation is performed. 2. The ferroelectric memory according to claim 1, further comprising means for fixing the potential of at least the unselected data line adjacent to the selected data line.
  14. 【請求項14】 請求項1から請求項13のいずれかに
    記載の強誘電体メモリにおいて、複数の上記メモリセル
    が共通接続され、上記データ線の動作振幅における最高
    電位と最低電位の中間の定電位にある第1のプレート電
    極と、複数の上記ダミーセルが共通接続され、少なくと
    も読み出し動作における選択された上記ダミーセルが駆
    動される期間において、上記データ線の動作振幅におけ
    る最高電位以上あるいは最低電位以下にある第2のプレ
    ート電極とを設けることを特徴とする強誘電体メモリ。
    14. The ferroelectric memory according to claim 1, wherein a plurality of the memory cells are commonly connected, and a constant voltage between a maximum potential and a minimum potential in an operating amplitude of the data line is set. The first plate electrode at a potential and the plurality of dummy cells are commonly connected, and at least during the period in which the selected dummy cell in the read operation is driven, the potential is higher than or equal to the highest potential or lower than or equal to the lowest potential in the operation amplitude of the data line. A ferroelectric memory provided with a certain second plate electrode.
  15. 【請求項15】 請求項1から請求項14のいずれかに
    記載の強誘電体メモリにおいて、複数の上記データ線対
    に選択的に接続され、該データ線対の電位差を増幅して
    情報として出力する情報感知手段と、該情報感知手段と
    上記複数のデータ線対との接続を制御するデータ線選択
    手段とを設けることを特徴とする強誘電体メモリ。
    15. The ferroelectric memory according to claim 1, wherein the ferroelectric memory is selectively connected to the plurality of data line pairs, amplifies a potential difference between the data line pairs, and outputs the information as information. 2. A ferroelectric memory, comprising: an information sensing means for controlling; and a data line selecting means for controlling connection between the information sensing means and the plurality of data line pairs.
  16. 【請求項16】 請求項15に記載の強誘電体メモリに
    おいて、上記情報感知手段との接続に選択された上記デ
    ータ線対に隣接する選択されないデータ線対の電位を、
    所定の電位に固定するデータ線電位固定手段を設けるこ
    とを特徴とする強誘電体メモリ。
    16. The ferroelectric memory according to claim 15, wherein the potential of an unselected data line pair adjacent to the data line pair selected for connection with the information sensing means is set to:
    A ferroelectric memory comprising a data line potential fixing means for fixing the potential to a predetermined potential.
  17. 【請求項17】 請求項1から請求項16のいずれかに
    記載の強誘電体メモリにおいて、上記メモリセルの情報
    の読み出し時に上記参照電位を発生させるダミーセル
    と、該ダミーセルにより発生される参照電位を上記参照
    電位生成手段で生成した上記参照電位と等しくさせる上
    記ダミーセルのプレート電極の電位を生成するダミープ
    レート線電位生成手段とを設け、上記電位記憶手段は、
    上記ダミープレート線電位生成手段で生成した上記ダミ
    ーセルのプレート電極の電位を、上記参照電位を再現す
    るための情報として記憶し、上記電位供給手段は、上記
    電位記憶手段に記憶した上記ダミーセルのプレート電極
    の電位を出力することを特徴とする強誘電体メモリ。
    17. The ferroelectric memory according to claim 1, further comprising a dummy cell that generates the reference potential when reading information from the memory cell, and a reference potential generated by the dummy cell. And a dummy plate line potential generating means for generating a potential of the plate electrode of the dummy cell that is made equal to the reference potential generated by the reference potential generating means.
    The potential of the plate electrode of the dummy cell generated by the dummy plate line potential generation means is stored as information for reproducing the reference potential, and the potential supply means is the plate electrode of the dummy cell stored in the potential storage means. A ferroelectric memory characterized by outputting the electric potential of the.
JP5330863A 1993-12-27 1993-12-27 Ferroelectric memory Pending JPH07192476A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5330863A JPH07192476A (en) 1993-12-27 1993-12-27 Ferroelectric memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5330863A JPH07192476A (en) 1993-12-27 1993-12-27 Ferroelectric memory

Publications (1)

Publication Number Publication Date
JPH07192476A true JPH07192476A (en) 1995-07-28

Family

ID=18237370

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5330863A Pending JPH07192476A (en) 1993-12-27 1993-12-27 Ferroelectric memory

Country Status (1)

Country Link
JP (1) JPH07192476A (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191971B1 (en) 1998-03-17 2001-02-20 Kabushiki Kaisha Toshiba Ferroelectric memory device
KR100296917B1 (en) * 1999-06-28 2001-07-12 박종섭 Apparatus for generating reference voltage in ferroelectric memory device
US6278630B1 (en) 1997-12-26 2001-08-21 Nec Corporation Ferroelectric memory device with a high-speed read circuit
US6341082B2 (en) 2000-03-06 2002-01-22 Sharp Kabushiki Kaisha Ferroelectric memory capable of suppressing deterioration of dummy cells and drive method therefor
JP2003282841A (en) * 2001-12-29 2003-10-03 Hynix Semiconductor Inc Wiring of nonvolatile ferroelectric memory
JP2004348953A (en) * 2003-05-20 2004-12-09 Agilent Technol Inc DYNAMIC REFERENCE VOLTAGE CALIBRATION INTEGRATED IN FeRAM
US6839289B2 (en) 2002-03-27 2005-01-04 Oki Electric Industry Co., Ltd. Semiconductor storage device
US7885131B2 (en) 2005-02-08 2011-02-08 Nec Corporation Resistance change semiconductor memory device and method of reading data with a first and second switch circuit
KR20180100451A (en) * 2016-02-01 2018-09-10 마이크론 테크놀로지, 인크 Cell-based reference voltage generation

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6278630B1 (en) 1997-12-26 2001-08-21 Nec Corporation Ferroelectric memory device with a high-speed read circuit
US6191971B1 (en) 1998-03-17 2001-02-20 Kabushiki Kaisha Toshiba Ferroelectric memory device
KR100296917B1 (en) * 1999-06-28 2001-07-12 박종섭 Apparatus for generating reference voltage in ferroelectric memory device
US6341082B2 (en) 2000-03-06 2002-01-22 Sharp Kabushiki Kaisha Ferroelectric memory capable of suppressing deterioration of dummy cells and drive method therefor
DE10110707B4 (en) * 2000-03-06 2006-03-16 Sharp K.K. Ferroelectric memory with reference cell selection circuit and 2T1C memory cells
JP2003282841A (en) * 2001-12-29 2003-10-03 Hynix Semiconductor Inc Wiring of nonvolatile ferroelectric memory
US6839289B2 (en) 2002-03-27 2005-01-04 Oki Electric Industry Co., Ltd. Semiconductor storage device
JP2004348953A (en) * 2003-05-20 2004-12-09 Agilent Technol Inc DYNAMIC REFERENCE VOLTAGE CALIBRATION INTEGRATED IN FeRAM
US7885131B2 (en) 2005-02-08 2011-02-08 Nec Corporation Resistance change semiconductor memory device and method of reading data with a first and second switch circuit
KR20180100451A (en) * 2016-02-01 2018-09-10 마이크론 테크놀로지, 인크 Cell-based reference voltage generation
JP2019511074A (en) * 2016-02-01 2019-04-18 マイクロン テクノロジー,インク. Cell-based reference voltage generation
US10607677B2 (en) 2016-02-01 2020-03-31 Micron Technology, Inc. Cell-based reference voltage generation

Similar Documents

Publication Publication Date Title
US6728128B2 (en) Dummy cell structure for 1T1C FeRAM cell array
KR100263084B1 (en) Dynamic adjusting reference voltage for ferroelectric circuits
US6301145B1 (en) Ferroelectric memory and method for accessing same
KR100714300B1 (en) Semiconductor device
JP3549602B2 (en) Semiconductor storage device
US6873536B2 (en) Shared data buffer in FeRAM utilizing word line direction segmentation
JP5400259B2 (en) Semiconductor memory device
JP3753331B2 (en) Ferroelectric memory device
US20030231524A1 (en) Semiconductor memory device
KR20050072060A (en) 3t1d memory cells using gated diodes and methods of use thereof
US20030090948A1 (en) Semiconductor device having memory cells coupled to read and write data lines
US20030137892A1 (en) Semiconductor memory device
JP2011146104A (en) Semiconductor device and information processing system containing the same
JPH08203266A (en) Ferroelectric memory device
KR100910458B1 (en) Apparatus comprising a memory circuit and method of routing wordlines in a memory circuit
JP2001351386A (en) Semiconductor memory and its operation method
JPH06208796A (en) Semiconductor memory
JPH07192476A (en) Ferroelectric memory
JP3787361B2 (en) Ferroelectric memory device
US6545902B2 (en) Ferroelectric memory device
JP3636233B2 (en) Word driver circuit and memory circuit using the same
JP3274220B2 (en) Semiconductor memory and driving method thereof
KR100231404B1 (en) Small-sized multi-valued semiconductor memory device
TW421742B (en) Semiconductor memory apparatus
JPH0793978A (en) Semiconductor memory and driving method for semiconductor memory